KR102004772B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 노출되도록 배치된 복수의 제1 내부 전극; 상기 세라믹 본체 내에서 상기 제1 내부 전극과 번갈아 적층되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 측면을 통해 번갈아 노출되도록 배치된 복수의 제2 내부 전극; 상기 세라믹 본체의 제1 및 제2 단면에서 적어도 일 주면으로 연장되게 형성되며, 상기 제1 내부 전극의 양 단면과 각각 연결된 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 제1 및 제2 측면에서 적어도 일 주면을 통해 서로 연결되게 형성되며, 상기 제2 내부 전극과 연결된 그라운드 단자; 를 포함하는 적층 세라믹 커패시터를 제공한다.
Description
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
이러한 적층 세라믹 커패시터 중에 하나로, 세라믹 본체의 양 단면을 통해 노출된 제1 내부 전극과 세라믹 본체의 양 측면을 통해 노출된 제2 내부 전극과 상기 제1 및 제2 내부 전극과 각각 연결된 3개의 외부 단자를 갖는 일명 3단자 커패시터가 개시되어 있다.
이러한 상기 3단자 적층 세라믹 커패시터는 그 특성 상 칩 두께가 작을수록 내부 전극의 적층 수가 감소하여 내부 전극과 외부 전극의 연결성 불량이 발생하여 ESL이 상승될 수 있다.
그러나, 종래의 3단자 커패시터는, 제2 내부 전극이 세라믹 본체의 양 측면을 통해 동시에 노출되는 구조로서 제2 내부 전극과 그라운드 단자 간의 접촉 불량이 발생하더라도 캐패시턴스가 정상으로 측정될 뿐만 아니라 Rdc의 증가 폭이 작아서, 그 불량 상태를 용이하게 선별하기 곤란한 문제점이 있었다.
하기 특허문헌 1은 내부 전극, 외부 전극 및 그라운드 단자를 포함하는 적층 세라믹 커패시터를 개시하고 있다.
당 기술 분야에서는, 3단자 적층 세라믹 커패시터에서 내부 전극과 그라운드 단자 간의 접촉 불량이 발생한 경우, 그 불량 상태를 용이하게 선별할 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 노출되도록 배치된 복수의 제1 내부 전극; 상기 세라믹 본체 내에서 상기 제1 내부 전극과 번갈아 적층되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 측면을 통해 번갈아 노출되도록 배치된 복수의 제2 내부 전극; 상기 세라믹 본체의 제1 및 제2 단면에서 적어도 일 주면으로 연장되게 형성되며, 상기 제1 내부 전극의 양 단면과 각각 연결된 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 제1 및 제2 측면에서 적어도 일 주면을 통해 서로 연결되게 형성되며, 상기 제2 내부 전극과 연결된 그라운드 단자; 를 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 측면은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 내부 전극; 상기 세라믹 본체 내에서 상기 제1 내부 전극과 번갈아 적층되며, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 측면을 통해 번갈아 노출되도록 배치된 복수의 제2 내부 전극; 상기 세라믹 본체의 제1 및 제2 단면에서 적어도 일 주면으로 연장되게 형성되며, 상기 제1 내부 전극의 노출되는 부분과 연결된 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 제1 및 제2 측면에서 적어도 일 주면을 통해 서로 연결되게 형성되며, 상기 제2 내부 전극과 연결된 그라운드 단자; 를 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 세라믹 본체는 길이 및 폭이 두께에 비해 2배 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 그라운드 단자는 상기 세라믹 본체의 제1 및 제2 주면과 제1 및 제2 측면을 감싸는 띠 형태로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제2 내부 전극은 상기 그라운드 단자의 제1 및 제2 측면과 각각 연결된 제1 및 제2 내부 연결 도체를 번갈아 가질 수 있다.
본 발명의 일 실시 형태에 따르면, 제2 내부 전극이 유전체층을 사이에 두고 세라믹 본체의 제1 및 제2 측면을 통해 번갈아 노출되어, 제2 내부 전극과 그라운드 단자 간의 접촉 불량이 발생한 경우 용량 저하가 나타나 그 불량 상태를 용이하게 선별할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극이 적층된 구조를 개략적으로 나타낸 분해사시도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극이 적층된 구조를 개략적으로 나타낸 분해사시도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판 위에 실장된 상태를 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극이 적층된 구조를 개략적으로 나타낸 분해사시도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극이 적층된 구조를 개략적으로 나타낸 분해사시도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판 위에 실장된 상태를 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극이 적층된 구조를 개략적으로 나타낸 분해사시도이다.
본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 두께 방향으로 적층된 세라믹 본체(110)와, 제1 및 제2 외부 전극(131, 132)과, 그라운드 단자(133)와, 복수의 제1 내부 전극(121)과, 복수의 제2 내부 전극(122, 123)을 포함한다. 즉, 본 실시 형태의 적층 세라믹 커패시터(100)는 총 3개의 외부 단자를 갖는 일명 3단자 커패시터로 볼 수 있다.
도 1 및 도 2를 참조하면, 세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다. 본 실시 형태는 내장형으로 주로 사용되는 두께가 얇은 제품에 관한 것으로서, 이때 세라믹 본체(110)는 길이 및 폭이 두께에 비해 2배 이상으로 형성될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상을 가질 수 있다. 본 실시 형태에서는 세라믹 본체(110)의 서로 대향하는 두께 방향의 단면을 제1 및 제2 주면으로, 제1 및 제2 주면을 연결하며 서로 대향하는 길이 방향의 단면을 제1 및 제2 단면으로, 서로 대향하는 폭 방향의 단면을 제1 및 제2 측면으로 정의하기로 한다. 이때, 본 실시 형태에서, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 본체(110)의 제2 주면(도 1에서 하부 면)으로 정의한다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 내부 전극(121) 및 제2 내부 전극(122, 123)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 두께 방향으로 번갈아 가며 적층된다.
이때, 제1 내부 전극(121) 및 제2 내부 전극(122, 123)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
제1 내부 전극(121)은 세라믹 본체(110) 내에서 각각의 유전체층(111)을 사이에 두고 세라믹 본체(110)의 제1 및 제2 단면을 통해 동시에 노출되도록 형성된다.
제2 내부 전극(122, 123)은 세라믹 본체(110) 내에서 각각의 유전체층(111)을 사이에 두고 세라믹 본체(110)의 제1 및 제2 측면을 통해 번갈아 노출되도록 배치된다.
이러한 제2 내부 전극(122, 123)은 그라운드 단자(133)의 제1 및 제2 측면과 각각 연결되도록 제1 및 제2 단면을 통해 번갈아 노출된 제1 및 제2 내부 연결 도체(122a, 123a)를 번갈아 포함한다.
이때, 제1 및 제2 내부 연결 도체(122a, 123a)는 제2 내부 전극(!22, 123)과 유전체층(111)의 제1 및 제2 측면(1, 2)을 연결하는 직선형으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 내부 전극(121) 및 제2 내부 전극(122, 123)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 연결 도체(123, 124)는 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 제1 및 제2 단면에서 실장 면인 제2 주면에 까지 연장되게 형성된다.
이때, 제1 및 제2 외부 전극(131, 132)에는 제1 내부 전극(121)의 세라믹 본체(110) 외부로 노출되는 양 단부가 각각 연결되어 전기적으로 접속된다.
그라운드 단자(133)는 세라믹 본체(110)의 제1 및 제2 측면에서 실장 면인 제2 주면으로 연장되게 형성된다.
이때, 그라운드 단자(133)의 제1 및 제2 측면에는 제2 내부 전극(122, 123)의 세라믹 본체(110) 외부로 노출되는 제1 및 제2 내부 연결 도체(122a, 123a)가 각각 전기적으로 연결되어 접속된다.
이러한 제1 및 제2 외부전극(131, 132)과 그라운드 단자(133)는 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스(glass)일 수 있다.
이때, 제1 및 제2 외부전극(131, 132)과 그라운드 단자(133)를 형성하는 방법은 특별히 제한되지 않으며, 세라믹 본체(110)를 디핑(dipping)하여 형성할 수 있으며, 필요시 도금 등의 다른 방법을 사용할 수 있음은 물론이다.
한편, 제1 및 제2 외부전극(131, 132)과 그라운드 단자(133) 위에는 도금층(미도시)을 형성할 수 있다.
상기 도금층은 제1 및 제2 외부전극(131, 132)과 그라운드 단자(133) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것이다.
변형 예
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극이 적층된 구조를 개략적으로 나타낸 분해사시도이다.
여기서, 세라믹 본체(110), 제2 내부 전극(122, 123), 제1 및 제2 외부 전극(131, 132) 및 그라운드 단자(133)가 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 내부 전극(121)을 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 3을 참조하면, 본 실시 형태는 제1 내부 전극(1210, 1220)이 세라믹 본체(110)의 제1 및 제2 단면을 통해 동시에 노출되는 것이 아니라, 적층되는 방향을 따라 세라믹 본체(110)의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 것이다.
이때, 세라믹 본체(110) 내에 적층되는 제1 내부 전극(1210, 1220) 및 제2 내부 전극(122, 123)은, 세라믹 본체(110)의 제1 단면을 통해 노출되는 제1 내부 전극(1210), 세라믹 본체(110)의 제1 측면을 통해 노출되는 제2 내부 전극(122), 세라믹 본체(110)의 제2 단면을 통해 노출되는 제1 내부 전극(1220) 및 세라믹 본체(110)의 제2 측면을 통해 노출되는 제2 내부 전극(123)의 순서로 반복하여 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 내부 전극(1210, 1220) 및 제2 내부 전극(123, 124)의 적층되는 순서는 필요시 적절히 변경될 수 있다.
실시예
하기 표 1은 종래의 제2 내부 전극이 세라믹 본체의 제1 및 제2 측면을 통해 동시에 노출되는 구조(비교예)와 본 실시 형태에 따라 제2 내부 전극이 세라믹 본체의 제1 및 제2 측면을 통해 번갈아 노출되도록 배치된 구조(실시예)에서의 제2 내부 전극과 제2 외부 전극의 접촉 불량율, 캐패시턴스, ESL 및 ESL 불량품에 대한 측정 선별 가능 여부를 나타낸 것이다.
| # | 제2 내부 전극과 제2 외부 전극의 접촉불량율 |
캐패시턴스 | ESL | ESL불량품에 대한 측정선별 가능여부 |
|
| 비교예 | 1 | 0% | 4.362uF | 64.2pH | - |
| 2 | 20% | 4.358uF | 83.6pH | 불가능 | |
| 3 | 40% | 4.364uF | 97.5pH | ||
| 4 | 60% | 4.363uF | 116.0pH | ||
| 5 | 80% | 4.359uF | 133.7pH | ||
| 6 | 100% | 4.366uF | 150.6pH | ||
| 실시예 | 7 | 0% | 4.353uF | 63.9pH | - |
| 8 | 20% | 3.481uF | 83.7pH | 가능 | |
| 9 | 40% | 2.610uF | 96.9pH | ||
| 10 | 60% | 1.739uF | 115.8pH | ||
| 11 | 80% | 0.870uF | 133.4pH | ||
| 12 | 100% | < 0.000uF | 149.8pH |
표 1을 참조하면, 샘플 1과 샘플 7은 제2 내부 전극과 제2 외부 전극의 접촉 불량율이 0%인 정상 제품이므로, ESL 불량품에 대한 측정선별 가능여부를 판단하지 않는다.
비교예 중 불량 제품인 샘플 2 내지 6의 경우, 저주파 영역에서는 캐패시턴스(capacitance)로 동작하고 고주파 영역이 되어야 비로서 3단자의 ESL 특성이 나타나므로 고주파 영역에서의 ESL 불량품에 대한 측정 선별이 매우 곤란하였다. 즉, 제2 내부 전극과 제2 외부 전극의 접촉 불량율의 차이에도 불구하고 정상 제품인 샘플 1과 불량 제품인 샘플 2 내지 6의 캐패시턴스 차이가 거의 없어서 ESL 불량품에 대한 측정선별이 불가능하였다.
반면에, 실시예 중 불량 제품인 샘플 8 내지 12의 경우, 제2 내부 전극과 제2 외부 전극의 접촉 불량율의 차이에 따라 정상 제품인 샘플 7과 불량 제품인 샘플 8 내지 12의 캐패시턴스 차이가 확인 가능하여 ESL 불량품에 대한 측정선별이 용이하였다.
적층 세라믹 커패시터의 실장 기판
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판 위에 실장된 상태를 나타낸 사시도이다.
도 4를 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100)가 적용되는 실장 기판(200)은 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(211, 212, 213)를 포함한다.
여기서, 적층 세라믹 커패시터(100)는 세라믹 본체(110)의 제2 주면이 인쇄회로기판(210)과 마주보도록 실장되며, 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(211, 212) 상에, 그라운드 단자(133)는 제3 전극 패드(213) 상에 접촉되게 위치한 상태에서 솔더(미도시)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 121, 1210, 1220 ; 제1 내부 전극
122, 123 ; 제2 내부 전극
122a, 123a ; 제1 및 제2 내부 연결 도체 200 ; 실장 기판
210 ; 인쇄회로기판
211, 212, 213 ; 제1 내지 제3 전극 패드
111 ; 유전체층 121, 1210, 1220 ; 제1 내부 전극
122, 123 ; 제2 내부 전극
122a, 123a ; 제1 및 제2 내부 연결 도체 200 ; 실장 기판
210 ; 인쇄회로기판
211, 212, 213 ; 제1 내지 제3 전극 패드
Claims (9)
- 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 노출되도록 배치된 복수의 제1 내부 전극;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 측면을 통해 각각 노출되도록 배치된 복수의 제2-1 및 제2-2 내부 전극;
상기 세라믹 본체의 제1 및 제2 단면에서 적어도 일 주면으로 각각 연장되게 형성되며, 상기 제1 내부 전극의 양 단면과 각각 연결된 제1 및 제2 외부 전극; 및
상기 세라믹 본체의 제1 및 제2 측면에서 적어도 일 주면을 통해 서로 연결되게 형성되며, 상기 제2-1 및 제2-2 내부 전극과 연결된 그라운드 단자; 를 포함하고,
내부 전극이 상기 제1 내부 전극, 상기 제2-1 내부 전극, 상기 제1 내부 전극, 상기 제2-2 내부 전극의 순서로 반복하여 적층되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 세라믹 본체는 길이 및 폭이 두께에 비해 2배 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 그라운드 단자는 상기 세라믹 본체의 제1 및 제2 주면과 제1 및 제2 측면을 감싸는 띠 형태로 이루어진 것을 특징으로 하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제2-1 및 제2-2 내부 전극은 상기 그라운드 단자의 제1 및 제2 측면과 각각 연결된 제1 및 제2 내부 연결 도체를 각각 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
- 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 각각 노출되도록 배치된 복수의 제1-1 및 제1-2 내부 전극;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 측면을 통해 각각 노출되도록 배치된 복수의 제2-1 및 제2-2 내부 전극;
상기 세라믹 본체의 제1 및 제2 단면에서 적어도 일 주면으로 연장되게 각각 형성되며, 상기 제1-1 및 제1-2 내부 전극의 노출되는 부분과 각각 연결된 제1 및 제2 외부 전극; 및
상기 세라믹 본체의 제1 및 제2 측면에서 적어도 일 주면을 통해 서로 연결되게 형성되며, 상기 제2-1 및 제2-2 내부 전극과 연결된 그라운드 단자; 를 포함하고,
내부 전극이 상기 제1-1 내부 전극, 제2-1 내부 전극, 제1-2 내부 전극, 제2-2 내부 전극의 순서로 반복하여 적층되는 적층 세라믹 커패시터.
- 제5항에 있어서,
상기 세라믹 본체는 길이 및 폭이 두께에 비해 2배 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
- 제5항에 있어서,
상기 그라운드 단자는 상기 세라믹 본체의 제1 및 제2 주면과 제1 및 제2 측면을 감싸는 띠 형태로 이루어진 것을 특징으로 하는 적층 세라믹 커패시터.
- 제5항에 있어서,
상기 제2-1 및 제2-2 내부 전극은 상기 그라운드 단자의 제1 및 제2 측면과 각각 연결된 제1 및 제2 내부 연결 도체를 각각 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
- 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및
상기 제1 내지 제3 전극 패드 위에 제1 및 제2 외부 전극과 그라운드 단자가 각각 설치된 제1항 내지 제8항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
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| KR1020130133962A KR102004772B1 (ko) | 2013-11-06 | 2013-11-06 | 적층 세라믹 커패시터 및 그 실장 기판 |
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|---|---|---|---|
| KR1020130133962A KR102004772B1 (ko) | 2013-11-06 | 2013-11-06 | 적층 세라믹 커패시터 및 그 실장 기판 |
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