KR20220085717A - 적층형 커패시터 및 그 실장 기판 - Google Patents

적층형 커패시터 및 그 실장 기판 Download PDF

Info

Publication number
KR20220085717A
KR20220085717A KR1020210171498A KR20210171498A KR20220085717A KR 20220085717 A KR20220085717 A KR 20220085717A KR 1020210171498 A KR1020210171498 A KR 1020210171498A KR 20210171498 A KR20210171498 A KR 20210171498A KR 20220085717 A KR20220085717 A KR 20220085717A
Authority
KR
South Korea
Prior art keywords
capacitor body
floating electrode
electrode
capacitor
floating
Prior art date
Application number
KR1020210171498A
Other languages
English (en)
Inventor
이기섭
이아영
유충현
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to CN202111496502.4A priority Critical patent/CN114639545A/zh
Priority to JP2021203022A priority patent/JP2023046197A/ja
Priority to US17/552,786 priority patent/US11869718B2/en
Publication of KR20220085717A publication Critical patent/KR20220085717A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 발명은, 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 번갈아 적층되는 복수의 제1 및 제2 유전체층과 복수의 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커패시터 바디의 제3 및 제4 면에 수직인 방향을 제1 방향으로, 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향을 제2 방향으로 정의하고, 상기 내부 전극은, 상기 제1 유전체층 상에 제1 방향으로 서로 이격되게 배치되고, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 내부 전극; 상기 제1 유전체층 상에서 상기 제1 및 제2 내부 전극 사이에 배치되는 제1 부유 전극; 및 상기 제2 유전체층 상에 제1 방향으로 서로 이격되게 배치되는 제2 및 제3 부유 전극; 을 포함하고, 상기 제2 부유 전극은 상기 제1 내부 전극의 일부 및 상기 제1 부유 전극의 일부와 오버랩 되고, 상기 제3 부유 전극은 상기 제2 내부 전극의 일부 및 상기 제1 부유 전극의 일부와 오버랩 되며, 제1 방향으로 상기 커패시터 바디의 길이를 L로, 상기 제1 부유 전극과 상기 제1 내부 전극의 간격 또는 상기 제1 부유 전극과 상기 제2 내부 전극의 간격을 a로 정의할 때, a/L이 0.113 이상인 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYERED CAPACITOR AND BOARD FOR MOUNTING THE SAME}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층형 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
최근에는 친환경 자동차 및 전기 자동차가 급부상하여 자동차 내부의 전력 구동 시스템 등에 대한 중요도가 증가하고 있고, 이에 전장용에서의 전력 구동 시스템에 필요한 적층형 커패시터의 수요도 증가하고 있다.
이러한 전장용의 적층형 커패시터의 경우, 고용량의 구현이 가능하고, 진동 및 변형에 대한 우수한 내구성이 요구되며, 고전압에 사용 가능하도록 설계된다.
적층형 커패시터의 내전압을 상승시키기 위한 방안으로, 부유 전극을 사용하여 전압을 분할하는 방식이 있다.
그러나, 이 경우, 적층형 커패시터의 신뢰성이 열화되는 문제가 발생할 수 있다.
국내공개특허 2017-0011247 일본공개특허 2000-12377 일본공개특허 2000-40634
본 발명의 목적은, 부유 전극을 사용하여 내전압 특성을 상승시키면서도 일정 수준의 신뢰성을 확보할 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 번갈아 적층되는 복수의 제1 및 제2 유전체층과 복수의 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커패시터 바디의 제3 및 제4 면에 수직인 방향을 제1 방향으로, 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향을 제2 방향으로 정의하고, 상기 내부 전극은, 상기 제1 유전체층 상에 제1 방향으로 서로 이격되게 배치되고, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 내부 전극; 상기 제1 유전체층 상에서 상기 제1 및 제2 내부 전극 사이에 배치되는 제1 부유 전극; 및 상기 제2 유전체층 상에 제1 방향으로 서로 이격되게 배치되는 제2 및 제3 부유 전극; 을 포함하고, 상기 제2 부유 전극은 상기 제1 내부 전극의 일부 및 상기 제1 부유 전극의 일부와 오버랩 되고, 상기 제3 부유 전극은 상기 제2 내부 전극의 일부 및 상기 제1 부유 전극의 일부와 오버랩 되며, 제1 방향으로 상기 커패시터 바디의 길이를 L로, 상기 제1 부유 전극과 상기 제1 내부 전극의 간격 또는 상기 제1 부유 전극과 상기 제2 내부 전극의 간격을 a로 정의할 때, a/L이 0.113 이상인 적층형 커패시터.
본 발명의 일 실시 예에서, 상기 제2 부유 전극과 상기 커패시터 바디의 제3 면의 간격, 또는 상기 제3 부유 전극과 상기 커패시터 바디의 제4 면의 간격을 b로 정의할 때, b/L이 0.09 이상일 수 있다.
본 발명의 일 실시 예에서, 제2 방향으로, 상기 커패시터 바디의 길이를 W로, 상기 제1 및 제2 내부 전극, 상기 제1 부유 전극 중 하나와 상기 커패시터 바디의 제5 또는 제6 면의 간격을 c로 정의할 때, c/W가 0.138 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 형성되고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.
본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 제1항의 적층형 커패시터; 를 포함하고, 상기 적층형 커패시터의 제1 및 제2 외부 전극이 상기 제1 및 제2 전극 패드에 각각 접속되도록 실장되는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층형 커패시터에서 부유 전극 적용에 의해 발생하는 신뢰성 저하를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2(a) 및 도 2(b)는 도 1에 적용되는 제1 및 제2 내부 전극과 제1 내지 제3 부유 전극의 배치 구조를 나타낸 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4은 도 1의 II-II'선 단면도이다.
도 5는 본 발명의 내부 전극과 부유 전극의 구조를 가지는 적층형 커패시터에서, 커패시터 바디의 길이(L)에 대한 제1 부유 전극과 제1 또는 제2 내부 전극의 간격(a)의 비율(a/L)에 따라 변화하는 적층형 커패시터의 MTTF를 나타낸 그래프이다.
도 6은 도 5에서 각 샘플의 평균 MTTF를 나타낸 그래프이다.
도 7은 본 발명의 내부 전극과 부유 전극의 구조를 가지는 적층형 커패시터에서, 커패시터 바디의 길이(L)에 대한 제1 또는 제2 부유 전극과 커패시터 바디의 길이 방향의 일면 사이의 간격(b)의 비율(b/L)에 따라 변화하는 적층형 커패시터의 MTTF를 나타낸 그래프이다.
도 8은 도 7에서 각 샘플의 평균 MTTF를 나타낸 그래프이다.
도 9는 본 발명의 내부 전극과 부유 전극의 구조를 가지는 적층형 커패시터에서, 커패시터 바디의 폭(W)에 대한 제1 또는 제2 부유 전극, 또는 제1 부유 전극과 커패시터 바디의 폭 방향의 일면 사이의 간격(c)의 비율(c/W)에 따라 변화하는 적층형 커패시터의 MTTF를 나타낸 그래프이다.
도 10은 도 9에서 각 샘플의 평균 MTTF를 나타낸 그래프이다.
도 11은 본 발명의 일 실시 예에 따른 적층형 커패시터와 기판의 결합 구조를 개략적으로 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
또한, 설명에 앞서, 본 발명의 방향에 대해 정의하면 도 1에 나타난 X는 길이 방향이고, Y는 폭 방향이며, Z는 두께 방향을 의미한다. 또한, 이하 설명에서, X방향은 제1 방향으로, Y방향은 제2 방향으로 병행하여 설명할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2(a) 및 도 2(b)는 도 1에 적용되는 제1 및 제2 내부 전극과 제1 내지 제3 부유 전극의 배치 구조를 나타낸 평면도이고, 도 3은 도 1의 I-I'선 단면도이고, 도 4은 도 1의 II-II'선 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 복수의 유전체층(111)과 복수의 내부 전극을 포함하는 커패시터 바디(110)와, 제1 및 제2 외부 전극(130, 140)를 포함한다.
이때, 상기 내부 전극은 제1 및 제2 내부 전극(121, 122)와 제1 내지 제3 부유 전극(123, 124, 125)를 포함한다.
커패시터 바디(110)는 복수의 제1 및 제2 유전체층(111, 112)을 Z방향으로 번갈아 적층한 다음 소성한 것으로서, 인접하는 각각의 제1 및 제2 유전체층(111, 112) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다. 이때, 커패시터 바디(110)는 대체로 육면체 형상을 가질 수 있다.
제1 및 제2 유전체층(111, 112)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 유전체층(111, 112)에는 상기 세라믹 분말과 함께, 필요시 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
이때, 상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 중 적어도 하나일 수 있다.
도 3과 4를 참조하면, 적층형 커패시터(100)의 단면에서, 내부 전극이 미형성된 부분을 마진부로 정의할 수 있다.
이때, 상기 마진부 중에서 Z방향으로 커패시터 바디(110)의 상부 및 하부에 위치한 마진부는 상부 및 하부 커버(113, 114)로 정의할 수 있다.
상부 및 하부 커버(113, 114)는 내부 전극이 형성된 제1 또는 제2 유전체층(111, 112)과 마찬가지로 복수의 세라믹 시트가 소결되어 형성될 수 있으며, 내부 전극이 미형성된다는 점을 제외하고는 커패시터 바디(110)의 중앙부에 위치한 제1 또는 제2 유전체층(111, 112)과 유사한 구조를 가진다.
본 실시 예에서, 하나의 제1 유전체층(111) 상에는 제1 및 제2 내부 전극(121, 122)과 제1 부유 전극(123)이 배치되고, 하나의 제2 유전체층(112) 상에는 제2 및 제3 부유 전극(124, 125)이 배치된다.
또한, 제1 및 제2 내부 전극(121, 122)과 제1 내지 제3 부유 전극(123-125)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 하나의 제1 유전체층(111)을 형성하는 하나의 세라믹 시트 상의 적어도 일면에 X방향으로 서로 이격되게 형성되며, 커패시터 바디(110) 내에서 커패시터 바디(110)의 길이 방향의 양면인 제3 및 제4 면(3, 4)을 통해 각각 인출되도록 형성된다.
제1 부유 전극(123)은 제1 유전체층(111) 상에 X방향으로 제1 및 제2 내부 전극(121, 122)과 이격되게 배치되고, 커패시터 바디(110)의 제3-6면(3-6)으로부터도 이격되게 배치된다.
제2 및 제3 부유 전극(124, 125)은 제2 유전체층(112) 상에 배치되어 커패시터 바디(110) 내에서 제1 및 제2 내부 전극(121, 122), 제1 부유 전극(123)과 Z방향으로 번갈아 배치되며, 하나의 제2 유전체층(112) 상에 X방향으로 서로 이격되게 배치된다.
또한, 제2 및 제3 부유 전극(124, 125)는 커패시터 바디의 제3-6면(3-6)으로부터도 이격되게 배치된다.
이때, 제2 부유 전극(124)은 일 단부가 제1 내부 전극(121)의 일부와 Z방향으로 오버랩 되고, 타 단부는 제1 부유 전극(123)의 일부와 Z방향으로 오버랩 된다.
제3 부유 전극(125)은 일 단부가 제2 내부 전극(122)의 일부와 Z방향으로 오버랩 되고, 타 단부는 제1 부유 전극(123)의 일부와 Z방향으로 오버랩 된다.
한편, 제1 및 제2 내부 전극(121, 122)과 제1 부유 전극(123)의 Y방향의 길이는, 제2 및 제3 부유 전극(124, 125)의 Y방향의 길이 보다 길게 형성될 수 있다.
이러한 내부 전극들의 구조에 따라 제1 및 제2 외부 전극에 전압이 인가되면, 적층형 커패시터가 용량을 형성할 수 있게 되는 것이다.
그리고, 본 실시 예의 적층형 커패시터(100)는 커패시터 바디(110)의 X방향의 제3 및 제4 면(3, 4)에 각각 형성되며, 커패시터 바디(110)의 X방향의 제3 및 제4 면(3, 4)을 통해 각각 노출된 제1 및 제2 내부 전극(121, 122)과 접촉되어 각각 전기적으로 접속되는 제1 및 제2 외부 전극(130, 140)를 포함할 수 있다.
이러한 제1 및 제2 외부 전극(130, 140은 도전성 금속으로 형성되는 제1 및 제2 도전층(131, 141)을 포함하고, 제1 및 제2 도전층(131, 141)은 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 도전층(131, 141)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각 형성되고, 제1 및 제2 내부 전극(121, 122)과 각각 접속되는 제1 및 제2 접속부(131a, 141a) 및 제1 및 제2 접속부(131a, 141a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 각각 연장되는 제1 및 제2 밴드부(131b, 141b)를 각각 포함할 수 있다.
이때, 제1 및 제2 밴드부(131b, 141b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
또한, 제1 및 제2 외부 전극(130, 140)은 필요시 제1 및 제2 도전층(131, 141)을 각각 커버하도록 제1 및 제2 도금층(132, 142)이 각각 형성될 수 있다.
제1 및 제2 도금층(132, 142)은 제1 및 제2 도전층(131, 141) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층132, 142)은 적층형 커패시터(100)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것이다.
또한, 제1 및 제2 도금층(132, 142)은 제1-1 및 2-1 접속부(132a, 142a)와, 제1-2 및 제2-2 밴드부(132b, 142b)를 포함할 수 있다.
제1-1 접속부(132a)는 제1 도전층(131)의 제1 접속부(131a) 상에 형성되는 부분이고, 제1-1 밴드부(132b)는 제1-1 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1-1 밴드부(132b)는 제1 밴드부(131b)를 커버하며, 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제2-1 접속부(142a)는 제2 도전층(141)의 제2 접속부(141a) 상에 형성되는 부분이고, 제2-1 밴드부(142b)는 제2-1 접속부(142a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제4-1 밴드부(142b)는 제2 밴드부(141b)를 커버하며, 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
본 실시 예에 따르면, 내부 전극의 배치가 부유 전극 구조로 이루어져 적층형 커패시터가 고전압을 구현할 수 있고, 전압 분할 방식으로 일정 수준의 신뢰성을 확보할 수 있다.
부유 전극 구조의 적층형 커패시터에서, 부유 전극과 내부 전극의 간격, 마진, 부유 전극 간의 거리 등에 따라 적층형 커패시터의 신뢰성이 변화된다.
본 실시 예에서는, 내부 전극의 간격과 마진 등을 적절한 비율로 조절하여, 이러한 고압 품에서의 신뢰성을 더욱 향상시킬 수 있다.
아래는 커패시터 바디의 사이즈와 내부 전극의 간격, 마진 등에 따라 변화하는 적층형 커패시터의 MTTF(Mean Time To Failure)를 비교하여 나타낸 것이다.
MTTF는 105℃, 1.5Vr의 조건에서 단순가동시간 또는 장비사용시간을 측정하여 평균 failure 시간을 구한 것이다.
a B C a/L (%) b/L (%) c/W (%) MTTF
1 0.15 0.25 0.25 6.8 11.3 17.2 18.13
2 0.20 0.25 0.25 9.0 11.3 17.2 17.52
3 0.25 0.25 0.25 11.3 11.3 17.2 19.39
4 0.30 0.25 0.25 13.5 11.3 17.2 21.34
표 1은 X방향으로 커패시터 바디의 길이를 L로, Y방향으로 커패시터 바디의 폭을 W로, 제1 부유 전극과 제1 내부 전극의 간격 또는 제1 부유 전극과 제2 내부 전극의 간격을 a로, 제2 부유 전극과 커패시터 바디의 제3 면의 간격, 또는 제3 부유 전극과 커패시터 바디의 제4 면의 간격을 b로, 제1 및 제2 내부 전극, 제1 부유 전극 중 하나와 커패시터 바디의 제5 또는 제6 면의 간격을 c로 각각 정의할 때, a/L의 변화에 따른 MTTF의 변화를 나타낸 것이다.
여기서, 시험에 사용된 적층형 커패시터의 L은 2.22mm이고, W는 1.45mm이고, b는 0.25mm이고 c는 0.25mm로 한다.
표 1과 도 5 및 도 6을 참조하면, a/L이 9.0%인 #2에서 MTTF가 최소 값을 가지며, a/L이 11.3% 이상인 #3에서부터 MTTF가 점진적으로 증가하는 경향을 보이는 것을 알 수 있다.
따라서, X방향으로 커패시터 바디의 길이를 L로, 제1 부유 전극과 제1 내부 전극의 간격 또는 제1 부유 전극과 제2 내부 전극의 간격을 a로 정의할 때, a/L은 0.113 이상이 될 수 있다.
a b C a/L (%) b/L (%) c/W (%) MTTF
5 0.25 0.1 0.25 11.3 4.5 17.2 16.74
6 0.25 0.15 0.25 11.3 6.8 17.2 16.63
7 0.25 0.2 0.25 11.3 9.0 17.2 17.2
8 0.25 0.25 0.25 11.3 11.3 17.2 19.4
9 0.25 0.3 0.25 11.3 13.5 17.2 20.34
표 2는 제2 부유 전극과 커패시터 바디의 제3 면의 간격, 또는 제3 부유 전극과 커패시터 바디의 제4 면의 간격을 b로 정의할 때, b/L의 변화에 따른 MTTF의 변화를 나타낸 것이다.
여기서, 시험에 사용된 적층형 커패시터의 사이즈는 앞서 시험과 동일하게 L은 2.22mm이고, W는 1.45mm이다. 그리고, 앞의 시험에서 임계점이 되는 표 1의 #3을 적용하여 a는 0.25mm이고 c는 0.25mm로 한다.
표 2와 도 7 및 도 8을 참조하면, b/L이 9.0% 이상인 #7에서부터 MTTF가 점진적으로 증가하는 경향을 보이는 것을 알 수 있다.
따라서, 제2 부유 전극과 커패시터 바디의 제3 면의 간격, 또는 제3 부유 전극과 커패시터 바디의 제4 면의 간격을 b로 정의할 때, b/L은 0.09 이상이 될 수 있다.
a b C a/L (%) b/L (%) c/W (%) MTTF
10 0.25 0.25 0.1 11.3 11.3 6.9 16.2
11 0.25 0.25 0.15 11.3 11.3 10.3 16.53
12 0.25 0.25 0.2 11.3 11.3 13.8 18.33
13 0.25 0.25 0.25 11.3 11.3 17.2 19.39
14 0.25 0.25 0.3 11.3 11.3 20.7 22.29
표 3은 Y방향으로 커패시터 바디의 길이를 W로, 제1 및 제2 내부 전극, 제1 부유 전극 중 하나와 커패시터 바디의 제5 또는 제6 면의 간격을 c로 정의할 때, c/W의 변화에 따른 MTTF의 변화를 나타낸 것이다.
여기서, 시험에 사용된 적층형 커패시터의 사이즈는 앞서 시험과 동일하게 L은 2.22mm이고, W는 1.45mm이다. 그리고, a는 0.25mm이고 b는 0.25mm로 한다.
표 3와 도 9 및 도 10을 참조하면, c/W가 13.8% 이상인 #12에서부터 MTTF가 크게 증가하는 경향을 보이는 것을 알 수 있다.
따라서, Y방향으로, 커패시터 바디의 길이를 W로, 제1 및 제2 내부 전극, 제1 부유 전극 중 하나와 커패시터 바디의 제5 또는 제6 면의 간격을 c로 정의할 때, c/W는 0.138 이상이 될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 적층형 커패시터와 기판의 결합 구조를 개략적으로 나타낸 사시도이다.
도 11을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층 형 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.
여기서, 적층 세라믹 커패시터(100)는 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터로 이하에서는 자세한 설명은 중복을 피하기 위해 생략하도록 한다.
또한, 본 실시 예는 도 4의 적층형 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 일 예로서, 도 7에 도시된 적층형 커패시터 등도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층형 커패시터
110 ; 커패시터 바디
111, 112 ; 제1 및 제2 유전체층
113, 114 ; 상부 및 하부 커버
121, 122 ; 제1 및 제2 내부 전극
123, 124, 125 ; 제1 내지 제3 부유 전극
130, 140 ; 제1 및 제2 외부 전극

Claims (10)

  1. 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 번갈아 적층되는 복수의 제1 및 제2 유전체층과 복수의 내부 전극을 포함하는 커패시터 바디; 및
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고,
    상기 커패시터 바디의 제3 및 제4 면에 수직인 방향을 제1 방향으로, 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향을 제2 방향으로 정의하고,
    상기 내부 전극은,
    상기 제1 유전체층 상에 제1 방향으로 서로 이격되게 배치되고, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 내부 전극;
    상기 제1 유전체층 상에서 상기 제1 및 제2 내부 전극 사이에 배치되는 제1 부유 전극; 및
    상기 제2 유전체층 상에 제1 방향으로 서로 이격되게 배치되는 제2 및 제3 부유 전극; 을 포함하고,
    상기 제2 부유 전극은 상기 제1 내부 전극의 일부 및 상기 제1 부유 전극의 일부와 오버랩 되고,
    상기 제3 부유 전극은 상기 제2 내부 전극의 일부 및 상기 제1 부유 전극의 일부와 오버랩 되며,
    제1 방향으로 상기 커패시터 바디의 길이를 L로, 상기 제1 부유 전극과 상기 제1 내부 전극의 간격 또는 상기 제1 부유 전극과 상기 제2 내부 전극의 간격을 a로 정의할 때, a/L이 0.113 이상인 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제2 부유 전극과 상기 커패시터 바디의 제3 면의 간격, 또는 상기 제3 부유 전극과 상기 커패시터 바디의 제4 면의 간격을 b로 정의할 때, b/L이 0.09 이상인 적층형 커패시터.
  3. 제1항에 있어서,
    제2 방향으로, 상기 커패시터 바디의 길이를 W로, 상기 제1 및 제2 내부 전극, 상기 제1 부유 전극 중 하나와 상기 커패시터 바디의 제5 또는 제6 면의 간격을 c로 정의할 때, c/W가 0.138 이상인 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제2 부유 전극과 상기 커패시터 바디의 제3 면의 간격, 또는 상기 제3 부유 전극과 상기 커패시터 바디의 제4 면의 간격을 b로 정의할 때, b/L이 0.09 이상이고,
    제2 방향으로, 상기 커패시터 바디의 길이를 W로, 상기 제1 및 제2 내부 전극, 상기 제1 부유 전극 중 하나와 상기 커패시터 바디의 제5 또는 제6 면의 간격을 c로 정의할 때, c/W가 0.138 이상인 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부 전극과 제1 부유 전극의 제2 방향의 길이가, 제2 및 제3 부유 전극의 제2 방향의 길이 보다 긴 적층형 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은,
    상기 커패시터 바디의 제3 및 제4 면에 각각 형성되고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및
    상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 적층형 커패시터.
  7. 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
    적층형 커패시터; 를 포함하고,
    상기 적층형 커패시터는, 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 번갈아 적층되는 복수의 제1 및 제2 유전체층과 복수의 내부 전극을 포함하는 커패시터 바디; 및
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고,
    상기 커패시터 바디의 제3 및 제4 면에 수직인 방향을 제1 방향으로, 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향을 제2 방향으로 정의하고,
    상기 내부 전극은,
    상기 제1 유전체층 상에 제1 방향으로 서로 이격되게 배치되고, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 내부 전극;
    상기 제1 유전체층 상에서 상기 제1 및 제2 내부 전극 사이에 배치되는 제1 부유 전극; 및
    상기 제2 유전체층 상에 제1 방향으로 서로 이격되게 배치되는 제2 및 제3 부유 전극; 을 포함하고,
    상기 제2 부유 전극은 상기 제1 내부 전극의 일부 및 상기 제1 부유 전극의 일부와 오버랩 되고,
    상기 제3 부유 전극은 상기 제2 내부 전극의 일부 및 상기 제1 부유 전극의 일부와 오버랩 되며,
    제1 방향으로 상기 커패시터 바디의 길이를 L로, 상기 제1 부유 전극과 상기 제1 내부 전극의 간격 또는 상기 제1 부유 전극과 상기 제2 내부 전극의 간격을 a로 정의할 때, a/L이 0.113 이상이고,
    상기 적층형 커패시터의 제1 및 제2 외부 전극이 상기 제1 및 제2 전극 패드에 각각 접속되도록 실장되는 적층형 커패시터의 실장 기판.
  8. 제7항에 있어서,
    상기 적층형 커패시터는, 상기 제2 부유 전극과 상기 커패시터 바디의 제3 면의 간격, 또는 상기 제3 부유 전극과 상기 커패시터 바디의 제4 면의 간격을 b로 정의할 때, b/L이 0.09 이상인 적층형 커패시터의 실장 기판.
  9. 제7항에 있어서,
    상기 적층형 커패시터는, 제2 방향으로, 상기 커패시터 바디의 길이를 W로, 상기 제1 및 제2 내부 전극, 상기 제1 부유 전극 중 하나와 상기 커패시터 바디의 제5 또는 제6 면의 간격을 c로 정의할 때, c/W가 0.138 이상인 적층형 커패시터의 실장 기판.
  10. 제7항에 있어서,
    상기 적층형 커패시터는,
    상기 제2 부유 전극과 상기 커패시터 바디의 제3 면의 간격, 또는 상기 제3 부유 전극과 상기 커패시터 바디의 제4 면의 간격을 b로 정의할 때, b/L이 0.09 이상이고,
    제2 방향으로, 상기 커패시터 바디의 길이를 W로, 상기 제1 및 제2 내부 전극, 상기 제1 부유 전극 중 하나와 상기 커패시터 바디의 제5 또는 제6 면의 간격을 c로 정의할 때, c/W가 0.138 이상인 적층형 커패시터의 실장 기판.
KR1020210171498A 2020-12-15 2021-12-03 적층형 커패시터 및 그 실장 기판 KR20220085717A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202111496502.4A CN114639545A (zh) 2020-12-15 2021-12-09 多层电容器和其上安装有多层电容器的板
JP2021203022A JP2023046197A (ja) 2020-12-15 2021-12-15 積層型キャパシタ及びその実装基板
US17/552,786 US11869718B2 (en) 2020-12-15 2021-12-16 Multilayer capacitor and board having the same mounted thereon

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200175198 2020-12-15
KR20200175198 2020-12-15

Publications (1)

Publication Number Publication Date
KR20220085717A true KR20220085717A (ko) 2022-06-22

Family

ID=82217016

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210171498A KR20220085717A (ko) 2020-12-15 2021-12-03 적층형 커패시터 및 그 실장 기판

Country Status (1)

Country Link
KR (1) KR20220085717A (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012377A (ja) 1998-06-17 2000-01-14 Murata Mfg Co Ltd 積層セラミック電子部品及びその製造方法
JP2000040634A (ja) 1998-07-24 2000-02-08 Matsushita Electric Ind Co Ltd 積層セラミックコンデンサの製造方法
KR20170011247A (ko) 2015-07-22 2017-02-02 삼성전기주식회사 적층 세라믹 커패시터

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012377A (ja) 1998-06-17 2000-01-14 Murata Mfg Co Ltd 積層セラミック電子部品及びその製造方法
JP2000040634A (ja) 1998-07-24 2000-02-08 Matsushita Electric Ind Co Ltd 積層セラミックコンデンサの製造方法
KR20170011247A (ko) 2015-07-22 2017-02-02 삼성전기주식회사 적층 세라믹 커패시터

Similar Documents

Publication Publication Date Title
KR101912279B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR102129920B1 (ko) 적층 세라믹 전자부품 및 그에 포함된 인터포저
US9343236B2 (en) Multilayer ceramic capacitor and board having the same mounted thereon
KR101474126B1 (ko) 적층 세라믹 전자 부품 및 그 실장 기판
KR20150072804A (ko) 적층 세라믹 커패시터
KR101489815B1 (ko) 적층 세라믹 커패시터
KR20190116149A (ko) 적층형 커패시터 및 그 실장 기판
KR101843269B1 (ko) 적층형 커패시터 및 그 실장 기판
KR102126416B1 (ko) 적층 세라믹 전자부품 집합체
KR20190121220A (ko) 적층 세라믹 전자부품
KR20220033179A (ko) 전자 부품 및 그 실장 기판
KR102048155B1 (ko) 적층 세라믹 전자부품
KR20190116166A (ko) 적층형 커패시터
KR20170011247A (ko) 적층 세라믹 커패시터
KR20190121216A (ko) 적층 세라믹 전자부품
KR102145316B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR20220085717A (ko) 적층형 커패시터 및 그 실장 기판
KR20220084603A (ko) 적층형 커패시터 및 그 실장 기판
KR20220060321A (ko) 적층형 커패시터 및 그 실장 기판
KR20190116138A (ko) 적층형 커패시터 및 그 실장 기판
KR20190121207A (ko) 전자 부품
KR102694711B1 (ko) 전자 부품
KR102004772B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR102551222B1 (ko) 적층형 커패시터
KR102426203B1 (ko) 적층형 커패시터

Legal Events

Date Code Title Description
E902 Notification of reason for refusal