KR102126416B1 - 적층 세라믹 전자부품 집합체 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디와, 각각 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극을, 각각 포함하는 복수의 적층 세라믹 전자부품; 및 복수의 적층 세라믹 전자부품의 하부에 배치된 절연 바디와, 절연 바디에 배치되고 복수의 적층 세라믹 전자부품 각각의 제1 외부전극 중 적어도 일부에 연결된 제1 단자전극과, 절연 바디에 배치되고 복수의 적층 세라믹 전자부품 각각의 제2 외부전극 중 적어도 일부에 연결된 제2 단자전극을 포함하는 인터포저; 를 포함하고, 복수의 적층 세라믹 전자부품 각각의 제1 외부전극은 서로 접하고, 복수의 적층 세라믹 전자부품 각각의 제2 외부전극은 서로 접할 수 있다.

Description

적층 세라믹 전자부품 집합체 {Multilayer ceramic electronic component array}
본 발명은 적층 세라믹 전자부품 집합체에 관한 것이다.
적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 IT부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전장부품으로서도 널리 사용되고 있다.
적층 세라믹 전자부품은 내부의 압전현상에 의해 어쿠스틱 노이즈(acoustic noise)를 발생시킬 수 있다. 이러한 어쿠스틱 노이즈는 기판으로 전파되어 사람이 인지할 수 있는 소음을 유발할 수 있다.
공개특허공보 제10-2017-0039390호
본 발명은 어쿠스틱 노이즈를 저감할 수 있는 적층 세라믹 전자부품 집합체를 제공한다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디와, 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극을, 각각 포함하는 복수의 적층 세라믹 전자부품; 및 상기 복수의 적층 세라믹 전자부품의 하부에 배치된 절연 바디와, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제1 외부전극 중 적어도 일부에 연결된 제1 단자전극과, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제2 외부전극 중 적어도 일부에 연결된 제2 단자전극을 포함하는 인터포저; 를 포함하고, 상기 복수의 적층 세라믹 전자부품은 각각의 제1 외부전극이 인접 적층 세라믹 전자부품의 제1 외부전극에 접하도록 상기 인터포저의 상부에 배열되고, 상기 복수의 적층 세라믹 전자부품은 각각의 제2 외부전극이 인접 적층 세라믹 전자부품의 제2 외부전극에 접하도록 상기 인터포저의 상부에 배열되고, 상기 제1 및 제2 단자전극은 각각 상기 절연 바디의 길이방향 측면에 위치한 제1 및 제2 함몰영역을 포함할 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디와, 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극을, 각각 포함하는 복수의 적층 세라믹 전자부품; 상기 복수의 적층 세라믹 전자부품의 하부에 배치된 절연 바디와, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제1 외부전극 중 적어도 일부에 연결된 제1 단자전극과, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제2 외부전극 중 적어도 일부에 연결된 제2 단자전극을 포함하는 인터포저; 및 상기 복수의 적층 세라믹 전자부품 각각의 세라믹 바디에 접하고 상기 유전체층보다 더 유연한 절연부재; 를 포함하고, 상기 복수의 적층 세라믹 전자부품은 각각의 세라믹 바디가 인접 적층 세라믹 전자부품의 세라믹 바디를 마주보도록 상기 인터포저의 상부에 배열되고, 상기 절연부재는 적어도 일부가 상기 복수의 적층 세라믹 전자부품의 사이에서 상기 복수의 적층 세라믹 전자부품 각각에 접하도록 배치되고, 상기 제1 및 제2 단자전극은 각각 상기 절연 바디의 상면에서 상기 복수의 적층 세라믹 전자부품 사이에 위치한 제1 및 제2 홈을 포함할 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는, 큰 캐패시턴스를 확보하면서도 어쿠스틱 노이즈를 저감할 수 있으며, 기판에 대한 강한 고착강도를 가질 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체에 포함된 적층 세라믹 전자부품을 나타낸 사시도이다.
도 2는 도 1에 도시된 적층 세라믹 전자부품의 내부전극의 형태를 예시한 사시도이다.
도 3a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체를 나타낸 사시도이다.
도 3b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체에서 함몰영역이 추가된 형태를 나타낸 사시도이다.
도 4a는 적층 세라믹 전자부품의 외부전극 연쇄를 나타낸 사시도이다.
도 4b는 적층 세라믹 전자부품의 절연부재 연쇄를 나타낸 사시도이다.
도 4c는 적층 세라믹 전자부품의 솔더 연쇄를 나타낸 사시도이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체의 내부전극 평행구조를 나타낸 측면도이다.
도 6a 내지 도 6d는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체에 포함된 인터포저의 다양한 형태를 예시한 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 캐패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체에 포함된 적층 세라믹 전자부품을 나타낸 사시도이다.
도 1을 참조하면, 적층 세라믹 전자부품(100)은 세라믹 바디(110), 제1 및 제2 외부전극(131, 132)를 포함할 수 있다.
세라믹 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(T)의 양 측면을 갖는 육면체로 형성될 수 있다. 이러한 세라믹 바디(110)는 복수의 유전체층을 두께 방향(T)으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 바디(110)의 형상, 치수 및 유전체층의 적층 수(1개 이상)가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
세라믹 바디(110)에 배치된 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
예를 들어, 세라믹 바디(110)는 육면체에서 8개 코너가 둥근 형태를 가질 수 있다. 이에 따라, 세라믹 바디(110)의 내구성, 신뢰성은 향상될 수 있으며, 상기 코너에서의 제1 및 제2 외부전극(131, 132)의 구조적 신뢰성을 향상시킬 수 있다.
유전체층(111)은 그 두께를 적층 세라믹 전자부품(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 세라믹 분말에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
유전체층 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
예를 들어, 유전체층은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
제1 및 제2 외부전극(131, 132)은 각각 제1 및 제2 내부전극에 연결되도록 세라믹 바디(110)의 제1 및 제2 외측(예: 길이방향 일측 및 타측)에 배치될 수 있으며, 제1 및 제2 내부전극과 기판 사이를 전기적으로 연결시키도록 구성될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금으로 구현될 수도 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은, Cu 또는 Ni을 포함하는 제1 및 제2 전극층과, 제1 및 제2 전극층 상에 배치되고 Ni 또는 Sn을 포함하는 제1 및 제2 도금층을 포함할 수 있다.
제1 및 제2 전극층은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법이나 세라믹 바디(110)의 두께 방향(T)의 적어도 일면 상에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하는 방법으로 형성될 수 있으며, 시트(Sheet) 전사, 패드(Pad) 전사 방식에 의해 형성될 수도 있다.
제1 및 제2 도금층은 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다.
도 2는 도 1에 도시된 적층 세라믹 전자부품의 내부전극의 형태를 예시한 사시도이다.
도 2를 참조하면, 세라믹 바디(110)는 제1 및 제2 내부전극(121, 122)을 포함하고, 제1 및 제2 내부전극(121, 122)의 사이에 배치된 유전체층을 포함한다.
제1 및 제2 내부전극(121, 122)은 서로 다른 극성을 갖도록 유전체층을 사이에 두고 제1 및 제2 외측(예: 길이방향 일측 및 타측)으로 교대로 노출되도록 적층된다.
상기 제1 내부전극(121)과 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향을 따라 세라믹 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부전극(121, 122)은 세라믹 바디(110)의 길이 방향 양 측면으로 번갈아 노출되는 부분을 통해 세라믹 바디(110)의 길이 방향(L)의 양 측면에 형성된 제1 및 제2 외부전극(131, 132)과 각각 전기적으로 연결될 수 있다.
예를 들어, 제1 및 제2 내부전극(121, 122)은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다.
상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성하여 세라믹 바디(110)를 제작할 수 있다.
따라서, 제1 및 제2 외부 전극에 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 전자부품(100)의 정전 용량은 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
즉, 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적이 극대화될 경우 동일 사이즈의 캐패시터라도 정전 용량은 극대화될 수 있다.
이러한 제1 및 제2 내부전극(121, 122)의 폭은 용도에 따라 결정될 수 있는데, 예를 들어 0.4㎛ 이하일 수 있다. 또한, 제1 및 제2 내부전극(121, 122)의 층수는 400층 이상일 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
유전체층의 두께는 제1 및 제2 내부전극(121, 122) 사이의 간격에 대응되므로, 적층 세라믹 전자부품(100)의 정전 용량은 유전체층의 두께가 짧을수록 클 수 있다.
제1 및 제2 내부전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
세라믹 바디(110)의 내전압 특성은 제1 및 제2 내부전극(121, 122)의 간격이 길수록 향상될 수 있다.
만약 적층 세라믹 전자부품(100)이 전장부품과 같이 높은 내전압 특성이 요구될 경우, 적층 세라믹 전자부품(100)은 유전체층의 평균두께가 제1 및 제2 내부전극(121, 122)의 평균두께의 2배를 초과하도록 설계될 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 높은 내전압 특성을 가져서 전장부품으로 사용될 수 있다.
또한, 세라믹 바디(110)의 내구성(예: 휨강도)은 세라믹 바디(110)의 폭이 두께의 0.5배를 초과할 경우에 높은 신뢰도를 가질 수 있다.
적층 세라믹 전자부품(100)의 캐패시턴스는 제1 및 제2 내부전극(121, 122)의 적층수와 오버랩 영역 면적이 클수록 커질 수 있다. 상기 적층수는 적층 세라믹 전자부품(100)의 두께가 클수록 많아질 수 있으며, 상기 오버랩 영역 면적은 적층 세라믹 전자부품(100)의 길이 및/또는 폭이 클수록 커질 수 있다. 따라서, 적층 세라믹 전자부품(100)의 캐패시턴스는 사이즈에 종속적일 수 있다.
그러나, 적층 세라믹 전자부품(100)은 사이즈가 커질수록 제조과정에서 불량을 유발할 가능성이 높아질 수 있다.
예를 들어, 적층 세라믹 전자부품(100)은 사이즈가 커질수록 절단공정시 더 많은 스트레스를 받을 수 있으며, 소성시 내부의 소성 불균형에 따라 내부 번아웃(burn out)을 유발할 수 있다.
도 3a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체를 나타낸 사시도이다.
도 3a를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는, 복수의 적층 세라믹 전자부품(100a, 100b, 100c) 및 인터포저(200a)를 포함한다.
즉, 하나의 적층 세라믹 전자부품은 복수의 적층 세라믹 전자부품(100a, 100b, 100c)으로 분할될 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는, 큰 캐패시턴스를 가지면서도 제조과정에서 불량을 줄일 수 있다.
복수의 적층 세라믹 전자부품(100a, 100b, 100c)은 도 1 및 도 2에 도시된 적층 세라믹 전자부품과 동일하게 설계될 수 있다.
인터포저(200a)는 복수의 적층 세라믹 전자부품(100a, 100b, 100c)의 배치공간을 제공할 수 있으며, 절연 바디(210), 제1 및 제2 단자전극(221, 222)을 포함한다.
또한, 인터포저(200a)는 복수의 적층 세라믹 전자부품(100a, 100b, 100c)에서 발생할 수 있는 어쿠스틱 노이즈(acoustic noise)가 인터포저(200a) 하측의 기판으로 전달되는 것을 억제하면서 어쿠스틱 노이즈를 감쇄시킬 수 있다. 이에 따라, 어쿠스틱 노이즈는 저감될 수 있다.
예를 들어, 절연 바디(210)는 인쇄회로기판(PCB)의 절연층과 동일한 재료로 구현될 수 있으며, 알루미나와 같은 고강성(high Young's modulus)으로 구현됨으로써, 복수의 적층 세라믹 전자부품(100a, 100b, 100c)의 어쿠스틱 노이즈를 효율적으로 저감시킬 수 있다.
제1 및 제2 단자전극(221, 222)은 하측의 기판과 복수의 적층 세라믹 전자부품(100a, 100b, 100c) 사이의 전기적으로 연결시킬 수 있다. 즉, 제1 및 제2 단자전극(221, 222)은 각각 제1 및 제2 외부전극(131, 132)에 전기적으로 연결될 수 있다.
도 3b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체에서 함몰영역이 추가된 형태를 나타낸 사시도이다.
도 3b를 참조하면, 인터포저(200b)는 절연 바디(210)의 길이방향 측면에 위치한 제1 함몰영역과 제2 함몰영역(232)을 포함할 수 있다. 즉, 제1 및 제2 단자전극(221, 222)은 각각 제1 함몰영역과 제2 함몰영역(232)을 포함할 수 있다.
제1 함몰영역과 제2 함몰영역(232)은 적층 세라믹 전자부품 집합체의 기판 실장시에 솔더의 적어도 일부분이 배치될 수 있는 공간이다. 솔더에서 복수의 적층 세라믹 전자부품(100a, 100b, 100c)의 측면까지 상승하는 부분의 비율은 솔더의 적어도 일부분이 제1 함몰영역과 제2 함몰영역(232)에 위치함에 따라 감소할 수 있다. 솔더에서 복수의 적층 세라믹 전자부품(100a, 100b, 100c)의 측면에 위치한 부분이 어쿠스틱 노이즈의 경로로 작용할 수 있으므로, 적층 세라믹 전자부품 집합체의 어쿠스틱 노이즈는 상기 솔더에서 복수의 적층 세라믹 전자부품(100a, 100b, 100c)의 측면까지 상승하는 부분의 비율이 낮을수록 더 효율적으로 저감될 수 있다.
한편, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는 도 4a 내지 도 4c에 도시된 복수의 적층 세라믹 전자부품(100a, 100b, 100c) 사이의 연쇄 구조들 중 적어도 하나를 사용하여 어쿠스틱 노이즈를 효율적으로 저감시킬 수 있다.
도 4a는 적층 세라믹 전자부품의 외부전극 연쇄를 나타낸 사시도이다.
도 4a를 참조하면, 복수의 적층 세라믹 전자부품 각각의 제1 외부전극(131)은 서로 접하고, 복수의 적층 세라믹 전자부품 각각의 제2 외부전극(132)은 서로 접할 수 있다.
이에 따라, 복수의 적층 세라믹 전자부품 각각의 어쿠스틱 노이즈의 적어도 일부분은 서로 상쇄될 수 있으며, 복수의 적층 세라믹 전자부품의 실장시 고착강도는 향상될 수 있다.
하기의 표 1은 제1 및 제2 외부전극(131, 132)의 접촉 여부에 따른 어쿠스틱 노이즈를 나타낸다. 여기서, 인터포저의 두께는 0.2mm이고, 적층 세라믹 전자부품 1개는 1005 사이즈이고, 적층 세라믹 전자부품 1개의 캐패시턴스는 47uF이고, 내부전극과 인터포저는 서로 수직으로 배치된다.
유형 평균 샘플1 샘플2 샘플3 샘플4 샘플5
단일 / 인터포저 무 38.4dB 38.1dB 37.6dB 38.5dB 38.7dB 39.1dB
외부전극 서로 이격 31.8dB 32.0dB 33.5dB 31.1dB 31.7dB 30.8dB
외부전극 서로 접합 29.5dB 29.5dB 30.2dB 29.6dB 28.9dB 29.5dB
표 1을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는 인터포저 상의 복수의 적층 세라믹 전자부품이 제1 및 제2 외부전극의 접촉을 통해 서로 연계된 구조를 가짐으로써, 어쿠스틱 노이즈를 저감시킬 수 있다.
하기의 표 2는 제1 및 제2 외부전극(131, 132)의 접촉 여부에 따른 실장시 고착강도를 나타낸다. 여기서, 고착강도는 적층 세라믹 전자부품에 측방향으로 힘을 인가할 때 적층 세라믹 전자부품이 이탈되는 기준 힘을 나타낸다. 실험조건은 표 1과 동일하다.
유형 평균 샘플1 샘플2 샘플3 샘플4 샘플5
단일 / 인터포저 무 13.3N 12.8N 13.5N 15.4N 10.9N 13.7N
외부전극 서로 이격 4.3N 4.2N 4.8N 3.1N 5.0N 4.5N
외부전극 서로 접합 33.2N 30.2N 31.8N 28.2N 40.1N 35.6N
표 2를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는 인터포저 상의 복수의 적층 세라믹 전자부품이 제1 및 제2 외부전극의 접촉을 통해 서로 연계된 구조를 가짐으로써, 고착강도를 향상시킬 수 있다.
도 4b는 적층 세라믹 전자부품의 절연부재 연쇄를 나타낸 사시도이다.
도 4b를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는, 복수의 적층 세라믹 전자부품 각각의 세라믹 바디(110)에 접하고 세라믹 바디(110) 및/또는 유전체층보다 더 유연한 절연부재(150)를 더 포함할 수 있다.
이에 따라, 복수의 적층 세라믹 전자부품 각각의 어쿠스틱 노이즈는 더욱 효율적으로 상쇄될 수 있다.
예를 들어, 상기 절연부재(150)는 에폭시(epoxy)를 포함하여 복수의 적층 세라믹 전자부품 각각의 어쿠스틱 노이즈를 더욱 효율적으로 상쇄될 수 있으나, 이에 한정되지 않는다.
하기의 표 3은 절연부재(150) 유무에 따른 어쿠스틱 노이즈를 나타낸다. 여기서, 절연부재(150)는 에폭시이며, 제1 및 제2 외부전극(131, 132)은 서로 접합되며, 나머지 실험조건은 표 1과 동일하다.
유형 평균 샘플1 샘플2 샘플3 샘플4 샘플5
단일 / 인터포저 무 38.4dB 38.1dB 37.6dB 38.5dB 38.7dB 39.1dB
절연부재 무 29.5dB 29.5dB 30.2dB 29.6dB 28.9dB 29.5dB
절연부재 유 26.8dB 26.4dB 27.1dB 27.4dB 26.8dB 26.5dB
표 3을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는 절연부재(150)를 포함함으로써, 어쿠스틱 노이즈를 더욱 저감시킬 수 있다.
하기의 표 4는 절연부재(150) 유무에 따른 실장시 고착강도를 나타낸다. 실험조건은 표 3과 동일하다.
유형 평균 샘플1 샘플2 샘플3 샘플4 샘플5
단일 / 인터포저 무 13.3N 12.8N 13.5N 15.4N 10.9N 13.7N
절연부재 무 29.8N 30.2N 31.8N 28.2N 27.1N 31.6N
절연부재 유 34.1N 31.7N 30.9N 33.7N 35.4N 38.7N
표 4를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는 절연부재(150)를 포함함으로써, 고착강도를 더욱 향상시킬 수 있다.
도 4c는 적층 세라믹 전자부품의 솔더 연쇄를 나타낸 사시도이다.
도 4c를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체는, 제1 솔더 및 제2 솔더(240)를 더 포함할 수 있다.
제1 솔더는 제1 단자전극에 접하고 적어도 일부분이 복수의 적층 세라믹 전자부품 각각의 제1 외부전극(131)의 사이에 위치할 수 있다.
제2 솔더(240)는 제2 단자전극에 접하고 적어도 일부분이 복수의 적층 세라믹 전자부품 각각의 제2 외부전극(132)의 사이에 위치할 수 있다.
여기서, 도 4b에 도시된 절연부재는 상기 제1 솔더와 제2 솔더(240)에 접하도록 배치될 수 있다.
이에 따라, 절연부재(150)는 제1 솔더 및 제2 솔더(240)와도 연쇄될 수 있으므로, 어쿠스틱 노이즈를 더욱 효율적으로 저감시킬 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체의 내부전극 평행구조를 나타낸 측면도이다.
도 5a 및 도 5b를 참조하면, 복수의 적층 세라믹 전자부품 각각의 제1 내부전극(121)은 서로 평행하게 배치되고, 복수의 적층 세라믹 전자부품 각각의 제2 내부전극(122)은 서로 평행하게 배치될 수 있다.
이에 따라, 복수의 적층 세라믹 전자부품 각각의 어쿠스틱 노이즈(AN)는 서로 반대방향 변위를 가질 수 있으므로, 서로 효율적으로 상쇄될 수 있다.
도 6a 내지 도 6d는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 집합체에 포함된 인터포저의 다양한 형태를 예시한 사시도이다.
도 6a를 참조하면, 인터포저(200a)는 함몰영역과 홈 중 어느 하나도 가지지 않을 수 있다.
도 6b를 참조하면, 인터포저(200b)는 제1 및 제2 함몰영역(231, 232)과 홈 중 제1 및 제2 함몰영역(231, 232)만 가질 수 있다.
도 6c를 참조하면, 인터포저(200c)는 함몰영역과 제1 및 제2 홈(241, 242) 중 제1 및 제2 홈(241, 242)만 가질 수 있다.
도 6d를 참조하면, 인터포저(200d)는 제1 및 제2 함몰영역(231, 232)과 제1 및 제2 홈(241, 242)을 모두 가질 수 있다.
제1 및 제2 홈(241, 242)은 절연 바디(210)의 상면에서 복수의 적층 세라믹 전자부품 사이에 위치할 수 있다.
이에 따라, 솔더는 상기 제1 및 제2 홈(241, 242)으로 스며들 수 있으므로, 솔더에서 복수의 적층 세라믹 전자부품의 측면까지 상승하는 부분의 비율은 감소할 수 있다. 따라서, 어쿠스틱 노이즈는 더욱 저감할 수 있다.
또한, 솔더의 절연부재에 대한 접촉면적은 솔더가 제1 및 제2 홈(241, 242)으로 스며듬에 따라 커질 수 있다. 따라서, 어쿠스틱 노이즈는 더욱 효율적으로 상쇄될 수 잇다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 전자부품
110 : 세라믹 바디
111: 유전체층
121, 122 : 제 1 및 제 2 내부전극
131, 132 : 제 1 및 제 2 외부전극
150 : 절연부재
200 : 인터포저
210 : 절연 바디
221 : 제1 단자전극
222 : 제2 단자전극
231 : 제1 함몰영역
232 : 제2 함몰영역
240 : 솔더(solder)
241 : 제1 홈(groove)
242 : 제2 홈(groove)

Claims (11)

  1. 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디와, 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극을, 각각 포함하는 복수의 적층 세라믹 전자부품; 및
    상기 복수의 적층 세라믹 전자부품의 하부에 배치된 절연 바디와, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제1 외부전극 중 적어도 일부에 연결된 제1 단자전극과, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제2 외부전극 중 적어도 일부에 연결된 제2 단자전극을 포함하는 인터포저; 를 포함하고,
    상기 복수의 적층 세라믹 전자부품은 각각의 제1 외부전극이 인접 적층 세라믹 전자부품의 제1 외부전극에 접하도록 상기 인터포저의 상부에 배열되고,
    상기 복수의 적층 세라믹 전자부품은 각각의 제2 외부전극이 인접 적층 세라믹 전자부품의 제2 외부전극에 접하도록 상기 인터포저의 상부에 배열되고,
    상기 제1 및 제2 단자전극은 각각 상기 절연 바디의 길이방향 측면에 위치한 제1 및 제2 함몰영역을 포함하는 적층 세라믹 전자부품 집합체.
  2. 제1항에 있어서,
    상기 복수의 적층 세라믹 전자부품 각각의 세라믹 바디에 접하고 상기 유전체층보다 더 유연한 절연부재를 더 포함하는 적층 세라믹 전자부품 집합체.
  3. 제2항에 있어서,
    상기 절연부재는 상기 복수의 적층 세라믹 전자부품 각각의 세라믹 바디의 일부분에만 접하고 상기 복수의 적층 세라믹 전자부품 각각의 세라믹 바디의 나머지 부분에 접하지 않도록 배치되는 적층 세라믹 전자부품 집합체.
  4. 제2항에 있어서,
    상기 절연부재는 에폭시(epoxy)를 포함하고,
    상기 복수의 적층 세라믹 전자부품 각각의 제1 내부전극은 서로 평행하게 배치되고,
    상기 복수의 적층 세라믹 전자부품 각각의 제2 내부전극은 서로 평행하게 배치된 적층 세라믹 전자부품 집합체.
  5. 삭제
  6. 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디와, 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극을, 각각 포함하는 복수의 적층 세라믹 전자부품; 및
    상기 복수의 적층 세라믹 전자부품의 하부에 배치된 절연 바디와, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제1 외부전극 중 적어도 일부에 연결된 제1 단자전극과, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제2 외부전극 중 적어도 일부에 연결된 제2 단자전극을 포함하는 인터포저; 를 포함하고,
    상기 복수의 적층 세라믹 전자부품은 각각의 제1 외부전극이 인접 적층 세라믹 전자부품의 제1 외부전극에 접하도록 상기 인터포저의 상부에 배열되고,
    상기 복수의 적층 세라믹 전자부품은 각각의 제2 외부전극이 인접 적층 세라믹 전자부품의 제2 외부전극에 접하도록 상기 인터포저의 상부에 배열되고,
    상기 제1 및 제2 단자전극은 각각 상기 절연 바디의 상면에서 상기 복수의 적층 세라믹 전자부품 사이에 위치한 제1 및 제2 홈을 포함하는 적층 세라믹 전자부품 집합체.
  7. 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디와, 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극을, 각각 포함하는 복수의 적층 세라믹 전자부품;
    상기 복수의 적층 세라믹 전자부품의 하부에 배치된 절연 바디와, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제1 외부전극 중 적어도 일부에 연결된 제1 단자전극과, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제2 외부전극 중 적어도 일부에 연결된 제2 단자전극을 포함하는 인터포저; 및
    상기 복수의 적층 세라믹 전자부품 각각의 세라믹 바디에 접하고 상기 유전체층보다 더 유연한 절연부재; 를 포함하고,
    상기 복수의 적층 세라믹 전자부품은 각각의 세라믹 바디가 인접 적층 세라믹 전자부품의 세라믹 바디를 마주보도록 상기 인터포저의 상부에 배열되고,
    상기 절연부재는 적어도 일부가 상기 복수의 적층 세라믹 전자부품의 사이에서 상기 복수의 적층 세라믹 전자부품 각각에 접하도록 배치되고,
    상기 제1 및 제2 단자전극은 각각 상기 절연 바디의 상면에서 상기 복수의 적층 세라믹 전자부품 사이에 위치한 제1 및 제2 홈을 포함하는 적층 세라믹 전자부품 집합체.
  8. 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디와, 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극을, 각각 포함하는 복수의 적층 세라믹 전자부품;
    상기 복수의 적층 세라믹 전자부품의 하부에 배치된 절연 바디와, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제1 외부전극 중 적어도 일부에 연결된 제1 단자전극과, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제2 외부전극 중 적어도 일부에 연결된 제2 단자전극을 포함하는 인터포저; 및
    상기 복수의 적층 세라믹 전자부품 각각의 세라믹 바디에 접하고 상기 유전체층보다 더 유연한 절연부재; 를 포함하고,
    상기 복수의 적층 세라믹 전자부품은 각각의 세라믹 바디가 인접 적층 세라믹 전자부품의 세라믹 바디를 마주보도록 상기 인터포저의 상부에 배열되고,
    상기 절연부재는 적어도 일부가 상기 복수의 적층 세라믹 전자부품의 사이에서 상기 복수의 적층 세라믹 전자부품 각각에 접하도록 배치되고,
    상기 제1 및 제2 단자전극은 각각 상기 절연 바디의 길이방향 측면에 위치한 제1 및 제2 함몰영역을 포함하는 적층 세라믹 전자부품 집합체.
  9. 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디와, 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극을, 각각 포함하는 복수의 적층 세라믹 전자부품;
    상기 복수의 적층 세라믹 전자부품의 하부에 배치된 절연 바디와, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제1 외부전극 중 적어도 일부에 연결된 제1 단자전극과, 상기 절연 바디에 배치되고 상기 복수의 적층 세라믹 전자부품 각각의 제2 외부전극 중 적어도 일부에 연결된 제2 단자전극을 포함하는 인터포저;
    상기 복수의 적층 세라믹 전자부품 각각의 세라믹 바디에 접하고 상기 유전체층보다 더 유연한 절연부재;
    상기 제1 단자전극에 접하고 적어도 일부분이 상기 복수의 적층 세라믹 전자부품 각각의 제1 외부전극의 사이에 위치한 제1 솔더; 및
    상기 제2 단자전극에 접하고 적어도 일부분이 상기 복수의 적층 세라믹 전자부품 각각의 제2 외부전극의 사이에 위치한 제2 솔더; 를 포함하고,
    상기 복수의 적층 세라믹 전자부품은 각각의 세라믹 바디가 인접 적층 세라믹 전자부품의 세라믹 바디를 마주보도록 상기 인터포저의 상부에 배열되고,
    상기 절연부재는 적어도 일부가 상기 복수의 적층 세라믹 전자부품의 사이에서 상기 복수의 적층 세라믹 전자부품 각각에 접하도록 배치되고,
    상기 절연부재와 상기 제1 및 제2 솔더는 상기 복수의 적층 세라믹 전자부품 사이에서 서로 접하는 적층 세라믹 전자부품 집합체.
  10. 제7항 내지 제9항 중 어느 하나에 있어서,
    상기 절연부재는 에폭시(epoxy)를 포함하는 적층 세라믹 전자부품 집합체.
  11. 제7항 내지 제9항 중 어느 하나에 있어서,
    상기 절연부재는 상기 복수의 적층 세라믹 전자부품 각각의 세라믹 바디의 일부분에만 접하고 상기 복수의 적층 세라믹 전자부품 각각의 세라믹 바디의 나머지 부분에 접하지 않도록 배치되는 적층 세라믹 전자부품 집합체.
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