JP2021097202A - 積層型キャパシタ及びその実装基板 - Google Patents
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Abstract
【課題】高容量、低ＥＳＲ、及び低ＥＳＬを有する積層型キャパシタ及びその実装基板を提供する。【解決手段】積層型キャパシタは、キャパシタ本体１１０と、第１及び第２外部電極１３１、１３２と、第１及び第２ビア電極１３３、１３４と、を含む。キャパシタ本体は、複数の第１及び第２誘電体層をＺ方向に交互に積層して焼成したものであって、第１ビア電極１３３は、キャパシタ本体１１０内においてＺ方向に貫通するように形成され、複数の第１内部電極１２１ａ、・・・と第１外部電極１３１を互いに接続し、第２ビア電極１３４は、キャパシタ本体１１０内においてＺ方向に貫通するように形成され、複数の第２内部電極１２２ａ、・・・と第２外部電極１３２を互いに接続する。【選択図】図２
Description
本発明は、積層型キャパシタ及びその実装基板に関するものである。
最近、スマートフォンの厚さが薄くなるにつれて、電子部品の軽量化、集積化、及び薄型化が急速に進んでいる。尚、電子機器に適用される受動素子は、能動素子よりもさらに多くの数を占めている。
かかる受動素子の中で、特に積層型キャパシタが多くの関心を集めている。これは、積層型キャパシタが他の受動素子に比べて回路上で数的に優勢であり、同時にマイクロエレクトロニクスの発展により大きい静電容量及び短い連結長さを有するデカップリングキャパシタが要求されているため、電気回路においてその重要性が増加しているためである。
また、かかる積層型キャパシタは、同一の静電容量で高効率を確保するために、低ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、等価直列抵抗）及び電源電流のリップルを最小化するために、低ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｉｎｄｕｃｔａｎｃｅ：等価直列インダクタンス）が要求されている。
本発明の目的は、高容量、低ＥＳＲ、及び低ＥＳＬを有する積層型キャパシタ及びその実装基板を提供することである。
本発明の一側面は、互いに対向する第１及び第２面、第１及び第２面と連結され、互いに対向する第３及び第４面、及び第１及び第２面と連結され、第３及び第４面と連結され、且つ互いに対向する第５及び第６面を含み、第１及び第２面を連結する第１方向に交互に積層される第１及び第２誘電体層ならびに複数の第１及び第２内部電極を含むキャパシタ本体と、上記キャパシタ本体の第１面において互いに離隔するように配置される第１及び第２外部電極と、上記キャパシタ本体内において、上記複数の第１内部電極と第１外部電極を接続する第１ビア電極と、上記キャパシタ本体内において、上記複数の第２内部電極と第２外部電極を接続する第２ビア電極と、を含み、１つの第１誘電体層に第１及び第２内部電極が互いに離隔するように配置され、１つの第２誘電体層に第１及び第２内部電極が互いに離隔するように配置され、且つ第１方向に上記第１誘電体層の第１内部電極と上記第２誘電体層の第２内部電極が互いに重なり、第１方向に上記第１誘電体層の第２内部電極と上記第２誘電体層の第１内部電極が互いに重なるように、上記第１及び第２誘電体層が第１方向に交互に積層される積層型キャパシタを提供する。
本発明の一実施形態において、上記第２誘電体層上に配置された第１及び第２内部電極は、上記第１誘電体層に配置された第１及び第２内部電極と第５及び第６面を連結する第２方向に対称する構造を有することができる。
本発明の一実施形態において、上記第１内部電極は、上記第１誘電体層に配置される第１−１内部電極と、上記第２誘電体層における上記第１−１内部電極と第１方向に重ならないように配置される第１−２内部電極と、上記第１−１内部電極と接続され、上記第１ビア電極と接続される第１−１接続部と、上記第１−２内部電極と接続され、上記第１−１接続部と第１方向に重なって上記第１ビア電極と接続される第１−２接続部と、を含み、上記第２内部電極は、上記第１誘電体層における上記第１−２内部電極と第１方向に重なるように配置される第２−１内部電極と、上記第２誘電体層に上記第１−１内部電極と第１方向に重なるように配置される第２−２内部電極と、上記第２−１内部電極と接続され、上記第２ビア電極と接続される第２−１接続部と、上記第２−２内部電極と接続され、上記第２−１接続部と第１方向に重なって上記第２ビア電極と接続される第２−２接続部と、を含むことができる。
本発明の一実施形態において、上記第１誘電体層、上記第２誘電体層、上記第１−１接続部、及び上記第１−２接続部には、上記第１ビア電極が第１方向に貫通するように第１ビア貫通孔が形成され、上記第１誘電体層、上記第２誘電体層、上記第２−１接続部、及び上記第２−２接続部には、上記第２ビア電極が第１方向に貫通するように第２ビア貫通孔が形成されることができる。
本発明の一実施形態において、上記第１及び第２内部電極はそれぞれ、「Ｌ」字状からなることができる。
本発明の一実施形態において、上記第１内部電極は、上記第１誘電体層に配置される第１−１内部電極と、上記第２誘電体層における上記第１−１内部電極と第１方向に重ならないように配置される２つの第１−２内部電極と、上記第１−１内部電極と接続され、上記第１ビア電極と接続される第１−１接続部と、上記複数の第１−２内部電極と接続され、上記第１−１接続部と第１方向に重なって上記第１ビア電極と接続される第１−２接続部と、を含み、上記第２内部電極は、上記第１誘電体層における上記複数の第１−２内部電極と第１方向にそれぞれ重なるように配置される複数の第２−１内部電極と、上記第２誘電体層に上記第１−１内部電極と第１方向に重なるように配置される第２−２内部電極と、上記複数の第２−１内部電極と接続され、上記第２ビア電極と接続される第２−１接続部と、上記第２−２内部電極と接続され、上記第２−１接続部と第１方向に重なって上記第２ビア電極と接続される第２−２接続部と、を含むことができる。
本発明の一実施形態において、上記第１誘電体層、上記第２誘電体層、上記第１−１接続部、及び上記第１−２接続部には、上記第１ビア電極が第１方向に貫通するように第１ビア貫通孔が形成され、上記第１誘電体層、上記第２誘電体層、上記第２−１接続部、及び上記第２−２接続部には、上記第２ビア電極が第１方向に貫通するように第２ビア貫通孔が形成されることができる。
本発明の一実施形態において、上記第１−１内部電極と上記第１−１接続部の結合体、及び第２−２内部電極と上記第２−２接続部の結合体がそれぞれ、「Ｔ」字状からなり、上記第１−２内部電極と上記第１−２接続部の結合体、及び第２−１内部電極と上記第２−１接続部の結合体がそれぞれ、「コ」字状からなることができる。
本発明の一実施形態において、上記第１内部電極は、上記第１誘電体層に第２方向に互いに離隔するように配置される複数の第１−１内部電極と、上記第２誘電体層における上記複数の第１−１内部電極と第１方向に重ならず、第２方向に互いに離隔するように配置される複数の第１−２内部電極と、上記複数の第１−１内部電極と接続され、上記第１ビア電極と接続される第１−１接続部と、上記複数の第１−２内部電極と接続され、上記第１−１接続部と第１方向に重なって上記第１ビア電極と接続される第１−２接続部と、を含み、上記第２内部電極は、上記第１誘電体層における上記複数の第１−２内部電極と第１方向にそれぞれ重なり、第２方向に互いに離隔するように配置される複数の第２−１内部電極と、上記第２誘電体層における上記複数の第１−１内部電極と第１方向にそれぞれ重なって第２方向に互いに離隔するように配置される複数の第２−２内部電極と、上記複数の第２−１内部電極と接続され、上記第２ビア電極と接続される第２−１接続部と、上記複数の第２−２内部電極と接続され、上記第２−１接続部と第１方向に重なって上記第２ビア電極と接続される第２−２接続部と、を含むことができる。
本発明の一実施形態において、上記第１誘電体層、上記第２誘電体層、上記第１−１接続部、及び上記第１−２接続部には、上記第１ビア電極が第１方向に貫通するように第１ビア貫通孔が形成され、上記第１誘電体層、上記第２誘電体層、上記第２−１接続部、及び上記第２−２接続部には、上記第２ビア電極が第１方向に貫通するように第２ビア貫通孔が形成されることができる。
本発明の他の側面は、一面に第１及び第２電極パッドを有する基板と、上記積層型キャパシタと、を含み、上記第１及び第２電極パッド上に上記積層型キャパシタの第１及び第２外部電極がそれぞれ接続されるように実装される積層型キャパシタの実装基板を提供する。
本発明の一実施形態によると、外部電極をキャパシタ本体の下面に位置するようにして製品の体積を増加させ、且つ内部電極の有効面積を制御することにより、積層型キャパシタが高容量を有するようにするとともに、ＥＳＲ及びＥＳＬを低減させることができるという効果を奏する。
以下、様々な実施例を参照して、本発明の好ましい実施形態を説明する。しかし、本発明の実施形態は、いくつかの他の形態に変形することができ、本発明の範囲が以下説明する実施形態に限定されるものではない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
さらに、明細書全体において、ある構成要素を「含む」というのは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
以下、本発明の実施形態を明確に説明するために、キャパシタ本体１１０の方向を定義すると、図面に示されているＸ、Ｙ、及びＺはそれぞれ、キャパシタ１１０の長さ方向、幅方向、及び厚さ方向を示す。
図１は本発明の一実施形態による積層型キャパシタを概略的に示す斜視図であり、図２は図１の透明斜視図であり、図３（ａ）及び図３（ｂ）は図１の積層型キャパシタの第１及び第２誘電体層ならびに第１及び第２内部電極を示す平面図であり、図４は図１の積層型キャパシタの第１及び第２誘電体層の積層構造を示す分離斜視図であり、図５は図１のＩ−Ｉ'線に沿った断面図である。
図１〜図５を参照すると、本実施形態による積層型キャパシタ１００は、キャパシタ本体１１０と、第１及び第２外部電極１３１、１３２と、第１及び第２ビア電極１３３、１３４と、を含む。
キャパシタ本体１１０は、複数の第１及び第２誘電体層１１１、１１２をＺ方向に交互に積層して焼成したものであって、キャパシタ本体１１０の互いに隣接する第１及び第２誘電体層１１１、１１２間の境界は、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認しにくいほど一体化することができる。
このとき、キャパシタ本体１１０は、おおよそ六面体形状であってもよいが、本発明がこれに限定されるものではない。また、キャパシタ本体１１０の形状、寸法、及び第１及び第２誘電体層１１１、１１２の積層数が本実施形態の図面に示されたものに限定されるものではない。
本実施形態では、説明の便宜のために、キャパシタ本体１１０のＺ方向に互いに対向する両面を第１及び第２面１、２、第１及び第２面１、２と連結され、Ｘ方向に互いに対向する両面を第３及び第４面３、４、第１及び第２面１、２と連結され、第３及び第４面３、４と連結され、且つＹ方向に互いに対向する第５及び第６面５、６と定義する。
第１及び第２誘電体層１１１、１１２は、高誘電率のセラミック材料を含むことができ、例えば、チタン酸バリウム（ＢａＴｉＯ３系）又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系セラミック粉末などを含むことができるが、十分な静電容量を得ることができる限り本発明がこれに限定されるものではない。
また、第１及び第２誘電体層１１１、１１２には、上記セラミック粉末とともに、セラミック添加剤、有機溶剤、可塑剤、結合剤、及び分散剤などが添加されることができる。
上記セラミック添加剤は、例えば、遷移金属酸化物又は遷移金属炭化物、希土類元素、マグネシウム（Ｍｇ）又はアルミニウム（Ａｌ）などを用いることができる。
かかるキャパシタ本体１１０は、キャパシタの容量形成に寄与する部分としての活性領域と、上下マージン部としてＺ方向に上記活性領域の上下部にそれぞれ形成される上部及び下部カバー領域と、を含むことができる。
上記上部及び下部カバー領域は、内部電極を含んでいないことを除いては、第１及び第２誘電体層１１１、１１２と同一の材料及び構成を有することができる。
かかる上部及び下部カバー領域は、単一の誘電体層又は２つ以上の誘電体層を、上記活性領域の上下面にそれぞれＺ方向に積層して形成することができ、基本的には物理的又は化学的ストレスによる内部電極の損傷を防止する役割を果たすことができる。
そして、キャパシタ本体１１０は、第１内部電極及び第２内部電極を含む。
上記第１及び第２内部電極は、互いに異なる極性が印加される電極であって、第１及び第２誘電体層１１１、１１２の一面において互いに離隔するように配置される。
このとき、第１及び第２内部電極は、キャパシタ本体１１０の端から離隔するように配置され、第１内部電極は第１外部電極１３１と接続され、第２内部電極は第２外部電極１３２と接続される。
上記のような構成により、第１及び第２外部電極１３１、１３２に所定の電圧が印加されると、第１内部電極と第２内部電極の間に電荷が蓄積される。
このとき、積層型キャパシタ１００の静電容量は、活性領域においてＺ方向に沿って互いに重なる第１及び第２内部電極の重なり面積と比例するようになる。
また、第１及び第２内部電極を形成する材料は、特に制限されず、例えば、白金（Ｐｔ）、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料、及びニッケル（Ｎｉ）及び銅（Ｃｕ）のうち１つ以上の物質からなる導電性ペーストを用いて形成することができる。
このとき、上記導電性ペーストの印刷方法は、スクリーン印刷法又はグラビア印刷法などを用いることができるが、本発明がこれに限定されるものではない。
第１及び第２外部電極１３１、１３２には、互いに異なる極性の電圧が提供され、キャパシタ本体１１０の第１面１においてＸ方向に互いに離隔するように配置され、第１及び第２ビア電極１３３、１３４を介してそれぞれ複数の第１及び第２内部電極と接続されて電気的に連結されることができる。
本実施形態において、第１及び第２外部電極１３１、１３２はキャパシタ本体１１０の第１面１のみに形成される。
これにより、積層型キャパシタの全体的な実装面積が、キャパシタ本体の左右に外部電極が形成される従来の構造に比べて相対的に減少するため、基板の実装密度を向上させることができる。
このとき、第１及び第２外部電極１３１、１３２は、第１及び第２外部電極１３１、１３２の表面をそれぞれカバーするように形成されるめっき層をさらに含むことができる。
第１ビア電極１３３は、キャパシタ本体１１０内においてＺ方向に貫通するように形成され、複数の第１内部電極と第１外部電極１３１を互いに接続する。
かかる第１ビア電極１３３は、内部電極の有効面積を増加させることができるように、キャパシタ本体１１０の第３面３に隣接して形成されることができる。
本実施形態では、２つの第１ビア電極１３３がキャパシタ本体１１０内においてＹ方向に離隔するように配置されることを図示して説明しているが、本発明はこれに限定されるものではない。尚、第１ビア電極１３３は、１つであってもよく、３つ以上であってもよい。
第２ビア電極１３４は、キャパシタ本体１１０内においてＺ方向に貫通するように形成され、複数の第２内部電極と第２外部電極１３２を互いに接続する。
かかる第２ビア電極１３４は、内部電極の有効面積を増加させることができるように、キャパシタ本体１１０の第４面４に隣接して形成されることができる。
本実施例では、２つの第２ビア電極１３４がキャパシタ本体１１０内においてＹ方向に離隔するように配置されることを図示して説明しているが、本発明はこれに限定されるものではない。尚、第２ビア電極１３４は、１つであってもよく、３つ以上であってもよい。
本発明は、第１誘電体層１１１及び第２誘電体層１１２にそれぞれ２つ以上の内部電極が配置される。このとき、第１及び第２内部電極は、第１誘電体層１１１に互いに離隔するように配置され、第２誘電体層１１２にも互いに離隔するように配置される。
すなわち、１つの第１誘電体層１１１に第１及び第２内部電極が互いに離隔するように配置され、１つの第２誘電体層１１２に第１及び第２内部電極が互いに離隔するように配置され、且つキャパシタ本体１１０はＺ方向に第１誘電体層１１１の第１内部電極と第２誘電体層１１２の第２内部電極が互いに重なり、Ｚ方向に第１誘電体層１１１の第２内部電極と第２誘電体層１１２の第１内部電極が互いに重なるように、第１及び第２誘電体層１１１、１１２がＺ方向に交互に積層されて形成されることができる。
また、第１誘電体層１１１に形成された第１内部電極と第２誘電体層１１２に形成された第１内部電極は、Ｙ方向に互いに対称する構造を成すことができる。
尚、第１誘電体層１１１に形成された第２内部電極と第２誘電体層１１２に形成された第２内部電極は、Ｙ方向に互いに対称する構造を成すことができる。
本実施形態において、第１内部電極は、第１−１内部電極１２１ａ、第１−２内部電極１２３ａ、第１−１接続部１２１ｂ、及び第１−２接続部１２３ｂを含むことができる。
第１−１内部電極１２１ａは、第１誘電体層１１１において端から離隔するように配置されることができる。
第１−２内部電極１２３ａは、第２誘電体層１１２において端から離隔するように配置され、第１−１内部電極１２１ａとＺ方向に重ならないように配置される。
第１−１接続部１２１ｂは、第１−１内部電極１２１ａの端部からＹ方向に図面上の左側に延長される部分であって、第１ビア電極１３３と接続される。
第１−２接続部１２３ｂは、第１−２内部電極１２３ａの端部からＹ方向に図面上の右側に延長される部分であって、第１−１接続部１２１ｂとＺ方向に重なる位置に配置され、第１ビア電極１３３と接続される。
第１−１接続部１２１ｂ及び第１−２接続部１２３ｂは、内部電極の有効面積を増加させることができるように、キャパシタ本体１１０の第３面３に隣接して形成されることができる。
すなわち、第１−１内部電極１２１ａは、第１誘電体層１１１においてＹ方向に図面上の右側に偏って形成され、第１−２内部電極１２３ａは、第２誘電体層１１２でＹ方向に図面上の左側に偏って形成され、且つ第１及び第２誘電体層１１１、１１２がＺ方向に積層されるようにキャパシタ本体１１０を形成するとき、第１−１内部電極１２１ａと第１−２内部電極１２３ａがＺ方向に重ならない。
そして、第１−１接続部１２１ｂ及び第１−２接続部１２３ｂと、第１誘電体層１１１及び第２誘電体層１１２において第１−１接続部１２１ｂ及び第１−２接続部１２３ｂと対応する部分に、第１ビア電極１３３がＺ方向に貫通して接続されるように、第１ビア貫通孔１２１ｃ、１２３ｃが形成されることができる。
また、このような構成に応じて、上記それぞれの第１−１内部電極１２１ａと第１−１接続部１２１ｂの結合体、及び第１−２内部電極１２３ａと第１−２接続部１２３ｂの結合体は、「Ｌ」字状からなることができる。
第２内部電極は、第２−１内部電極１２２ａ、第２−２内部電極１２４ａ、第２−１接続部１２２ｂ、及び第２−２接続部１２４ｂを含むことができる。
第２−１内部電極１２２ａは、第１誘電体層１１１において端から離隔するように配置されることができる。
第２−２内部電極１２４ａは、第２誘電体層１１２において端から離隔するように配置され、第２−１内部電極１２２ａとＺ方向に重ならないように配置される。
第２−１接続部１２２ｂは、第２−１内部電極１２２ａの端部からＹ方向に図面上の右側に延長される部分であって、第２ビア電極１３４と接続される。
第２−２接続部１２４ｂは、第２−２内部電極１２４ａの端部からＹ方向に図面上の左側に延長される部分であって、第２−１接続部１２２ｂとＺ方向に重なる位置に配置され、第２ビア電極１３４と接続される。
第２−１接続部１２２ｂ及び第２−２接続部１２４ｂは、内部電極の有効面積を増加させることができるように、キャパシタ本体１１０の第４面４に隣接して形成されることができる。
すなわち、第２−１内部電極１２２ａは、第１誘電体層１１１においてＹ方向に図面上の左側に偏って形成され、第２−２内部電極１２４ａは、第２誘電体層１１２においてＹ方向に図面上の右側に偏って形成され、且つ第１及び第２誘電体層１１１、１１２がＺ方向に積層されるようにキャパシタ本体１１０を形成するとき、第２−１内部電極１２２ａと第２−２内部電極１２４ａがＺ方向に重ならない。
そして、第２−１接続部１２２ｂ及び第２−２接続部１２４ｂと、第１誘電体層１１１及び第２誘電体層１１２において第２−１接続部１２２ｂ及び第２−２接続部１２４ｂと対応する部分に、第２ビア電極１３４がＺ方向に貫通して接続されるように、第２ビア貫通孔１２２ｃ、１２４ｃが形成されることができる。
尚、このような構成により、上記それぞれの第２−１内部電極１２２ａと第２−１接続部１２２ｂの結合体、及び第２−２内部電極１２４ａと第２−２接続部１２４ｂの結合体は、「Ｌ」字状からなることができる。
図６（ａ）及び図６（ｂ）は本発明の積層型キャパシタの第１及び第２内部電極の他の実施例を示す平面図である。
図６（ａ）及び図６（ｂ）を参照すると、上記第１内部電極は、第１誘電体層１１１に配置される第１−１内部電極１４１ａと、第２誘電体層１１２においてＺ方向に第１−１内部電極１４１ａと重ならないように配置される２つの第１−２内部電極１４２、１４３と、を含む。
また、第１−１接続部１４１ｂは、第１−１内部電極１４１ａの端部と接続され、第１ビア電極１３３と接続される。
第１−２接続部１４４は、２つの第１−２内部電極１４２、１４３の端部と接続され、第１−１接続部１４１ａとＺ方向に重なって第１ビア電極１３３と接続される。
このとき、第１誘電体層１１１、第２誘電体層１１２、第１−１接続部１４１ｂ、及び第１−２接続部１４４には、第１ビア電極１３３がＺ方向に貫通するように、第１ビア貫通孔が形成される。
上記第２内部電極は、第１誘電体層１１１に２つの第１−２内部電極１４２、１４３とＺ方向にそれぞれ重なるように配置される２つの第２−１内部電極１５１、１５２と、第２誘電体層１１２に第１−１内部電極１４１ａとＺ方向に重なるように配置される第２−２内部電極１５４ａと、を含む。
また、第２−１接続部１５３は、２つの第２−１内部電極１５１、１５２の端部と接続され、第２ビア電極１３４と接続される。
第２−２接続部１５４ｂは、第２−２内部電極１５４ａと接続され、第２−１接続部１５３とＺ方向に重なる位置に形成されて第２ビア電極１３４と接続される。
このとき、第１誘電体層１１１、第２誘電体層１１２、第２−１接続部１５３、及び第２−２接続部１５４ｂには、第２ビア電極１３４がＺ方向に貫通するように、第２ビア貫通孔１５３ａ、１５４ｃが形成される。
そして、第１−１内部電極１４１ａと第１−１接続部１４１ｂの結合体、及び第２−２内部電極１５４ａと第２−２接続部１５４ｂの結合体はそれぞれ、「Ｔ」字状からなることができる。
また、２つの第１−２内部電極１４２、１４３と第１−２接続部１４４の結合体、及び２つの第２−１内部電極１５１、１５２と第２−１接続部１５３の結合体はそれぞれ、「コ」字状からなることができる。
一方、本発明の他の実施例によると、上記第１内部電極は上記第１誘電体層に第２方向に互いに離隔するように配置される複数の第１−１内部電極と、上記第２誘電体層における上記複数の第１−１内部電極と第１方向に重ならず、第２方向に互いに離隔するように配置される複数の第１−２内部電極と、上記複数の第１−１内部電極と接続され、上記第１ビア電極と接続される第１−１接続部と、上記複数の第１−２内部電極と接続され、上記第１−１接続部と第１方向に重なって上記第１ビア電極と接続される第１−２接続部と、を含むことができる。
また、上記第２内部電極は、上記第１誘電体層における上記複数の第１−２内部電極と第１方向にそれぞれ重なり、第２方向に互いに離隔するように配置される複数の第２−１内部電極と、上記第２誘電体層における上記複数の第１−１内部電極と第１方向にそれぞれ重なり、第２方向に互いに離隔するように配置される複数の第２−２内部電極と、上記複数の第２−１内部電極と接続され、上記第２ビア電極と接続される第２−１接続部と、上記複数の第２−２内部電極と接続され、上記第２−１接続部と第１方向に重なって上記第２ビア電極と接続される第２−２接続部と、を含むことができる。
このように構成される本発明の他の実施形態によると、積層型キャパシタの電流パスの数を上述した一実施形態よりもさらに多く増加させることができることから、磁場の方向が互いに相殺されて、インダクタンス成分が減少するようにするという効果をさらに向上させることで、積層型キャパシタのＥＳＬ及びＥＳＲをより低くすることができる。
以下、図面を参照して、かかる実施例について具体的に説明する。但し、本発明は、以下説明する実施例によって限定されるものではない。
図７（ａ）及び図７（ｂ）は本発明の積層型キャパシタの第１及び第２内部電極のさらに他の実施例を示す平面図である。
図７（ａ）及び図７（ｂ）を参照すると、上記第１内部電極は、第１誘電体層１１１においてＹ方向に互いに離隔するように配置される２つの第１−１内部電極１６１、１６２と、第２誘電体層１１２においてＺ方向に２つの第１−１内部電極１６１、１６２と重ならず、Ｙ方向に互いに離隔するように配置される２つの第１−２内部電極１６４、１６５と、を含む。
また、第１−１接続部１６３は、２つの第１−１内部電極１６１、１６２の端部と接続され、第１ビア電極１３３と接続される。
第１−２接続部１６６は、２つの第１−２内部電極１６４、１６５の端部と接続され、第１−１接続部１６３とＺ方向に重なって第１ビア電極１３３と接続される。
このとき、第１誘電体層１１１、第２誘電体層１１２、第１−１接続部１６３、及び第１−２接続部１６６には、第１ビア電極１３３がＺ方向に貫通して第１内部電極と第１外部電極１３１を接続するように、第１ビア貫通孔１６３ａ、１６６ａが形成される。
上記第２内部電極は、第１誘電体層１１１において２つの第１−２内部電極１６４、１６５とＺ方向にそれぞれ重なってＹ方向に互いに離隔するように配置される２つの第２−１内部電極１７１、１７２と、第２誘電体層１１２において２つの第１−１内部電極１６１、１６２とＺ方向にそれぞれ重なってＹ方向に互いに離隔するように配置される２つの第２−２内部電極１７４、１７５と、を含む。
また、第２−１接続部１７３は、２つの第２−１内部電極１７１、１７２の端部と接続され、第２ビア電極１３４と接続される。
第２−２接続部１７６は、２つの第２−２内部電極１７４、１７５の端部と接続され、第２−１接続部１７３とＺ方向に重なって第２ビア電極１３４と接続される。
このとき、第１誘電体層１１１、第２誘電体層１１２、第２−１接続部１７３、及び第２−２接続部１７６には、第２ビア電極１３４がＺ方向に貫通して第２内部電極と第２外部電極１３２を接続するように、第２ビア貫通孔１７３ａ、１７６ａが形成される。
図８（ａ）及び図８（ｂ）は本発明の積層型キャパシタの第１及び第２内部電極のさらに他の実施例を示す平面図である。
図８（ａ）及び図８（ｂ）を参照すると、上記第１内部電極は、第１誘電体層１１１においてＹ方向に互いに離隔するように配置される５つの第１−１内部電極１８０−１８４と、第２誘電体層１１２においてＺ方向に５つの第１−１内部電極１８０−１８４と重ならず、Ｙ方向に互いに離隔するように配置される５つの第１−２内部電極１８５−１８９と、を含む。
また、第１−１接続部１８０ａは、５つの第１−１内部電極１８０−１８４の端部と接続され、第１ビア電極１３３と接続される。
第１−２接続部１８５ａは、５つの第１−２内部電極１８５−１８９の端部と接続され、第１−１接続部１８０ａとＺ方向に重なって第１ビア電極１３３と接続される。
このとき、第１誘電体層１１１、第２誘電体層１１２、第１−１接続部１８０ａ、及び第１−２接続部１８５ａには、第１ビア電極１３３がＺ方向に貫通して第１内部電極と第１外部電極１３１を接続するように、第１ビア貫通孔１８０ｂ、１８５ｂが形成される。
上記第２内部電極は、第１誘電体層１１１において５つの第１−２内部電極１８５−１８９とＺ方向にそれぞれ重なってＹ方向に互いに離隔するように配置される５つの第２−１内部電極１９０−１９４と、第２誘電体層１１２において５つの第１−１内部電極１８０−１８４とＺ方向にそれぞれ重なってＹ方向に互いに離隔するように配置される５つの第２−２内部電極１９５−１９９と、を含む。
また、第２−１接続部１９０ａは、５つの第２−１内部電極１９０−１９４の端部と接続され、第２ビア電極１３４と接続される。
第２−２接続部１９５ａは、５つの第２−２内部電極１９５−１９９の端部と接続され、第２−１接続部１９０ａとＺ方向に重なって第２ビア電極１３４と接続される。
このとき、第１誘電体層１１１、第２誘電体層１１２、第２−１接続部１９０ａ、及び第２−２接続部１９５ａには、第２ビア電極１３４がＺ方向に貫通して第２内部電極と第２外部電極１３２を接続するように、第２ビア貫通孔１９０ｂ、１９５ｂが形成される。
このように構成された本実施例の積層型キャパシタは、下面電極構造として製品の体積を増加させることができ、第１及び第２内部電極がＺ方向だけでなく、Ｙ方向にも重なることで、積層型キャパシタの容量形成に関与する内部電極の有効面積を最大化することができる。これにより、積層型キャパシタの静電容量を大幅に増加させることができる。
本実施例によると、従来の積層型キャパシタに比べて、内部電極の有効面積を約６８％程度増加させることができる。
また、電流が流れる導体は、電流パス（ｐａｔｈ）に沿って磁場が形成され、結果として、電流の流れを抑制する方向にインダクタンス（ｉｎｄｕｃｔａｎｃｅ）成分が必然的に発生するが、従来の積層型キャパシタの場合、第１及び第２内部電極が上下に配置されて電流パスが一つであった。
しかし、本実施例によると、積層型キャパシタの電流パスの数が大幅に増加し、電流の方向が互いに反対方向に配置され、磁場の方向が互いに相殺されて、インダクタンス成分が減少するようにすることで、積層型キャパシタのＥＳＬ及びＥＳＲを低減させることができる。
したがって、本発明の積層型キャパシタは、低ＥＳＬを必要とするいくつかのアプリケーション（Ａｐｐｌｉｃａｔｉｏｎ）、例えば、ＡＰ、スマートフォン（Ｓｍａｒｔｐｈｏｎｅ）、ノートブック型パソコン（Ｎｏｔｅｂｏｏｋ）、タブレット（Ｔａｂｌｅｔ）、及び電装などに効果的に適用することができる。
一方、本発明の積層型キャパシタは、必要に応じて、第１及び第２外部電極がキャパシタ本体の第１面においてＹ方向に互いに離隔するように配置し、第１及び第２内部電極も図面に示された状態で時計回りに９０度回転した状態にして構成されることができる。
図９を参照すると、本実施形態による積層型キャパシタの実装基板は、一面に第１及び第２電極パッド２２１、２２２を有する基板２１０と、基板２１０の上面において第１及び第２外部電極１３１、１３２が第１及び第２電極パッド２２１、２２２上にそれぞれ接続されるように実装される積層型キャパシタ１００と、を含む。
本実施例において、積層型キャパシタ１００は、はんだ２３１、２３２を介して基板２１０に実装されることが図示且つ説明されているが、本発明はこれに限定されず、必要に応じて、はんだの代わりに導電性ペーストなどを用いることができる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００ 積層型キャパシタ
１１０ キャパシタ本体
１１１ 第１誘電体層
１１２ 第２誘電体層
１２１ａ 第１−１内部電極
１２１ｂ 第１−１接続部
１２１ｃ 第１ビア貫通孔
１２３ａ 第１−２内部電極
１２３ｂ 第１−２接続部
１２３ｃ 第１ビア貫通孔
１２２ａ 第２−１内部電極
１２２ｂ 第２−１接続部
１２２ｃ 第２ビア貫通孔
１２４ａ 第２−２内部電極
１２４ｂ 第２−２接続部
１２４ｃ 第２ビア貫通孔
１３１、１３２ 第１及び第２外部電極
１３３、１３４ 第１及び第２ビア電極
１１０ キャパシタ本体
１１１ 第１誘電体層
１１２ 第２誘電体層
１２１ａ 第１−１内部電極
１２１ｂ 第１−１接続部
１２１ｃ 第１ビア貫通孔
１２３ａ 第１−２内部電極
１２３ｂ 第１−２接続部
１２３ｃ 第１ビア貫通孔
１２２ａ 第２−１内部電極
１２２ｂ 第２−１接続部
１２２ｃ 第２ビア貫通孔
１２４ａ 第２−２内部電極
１２４ｂ 第２−２接続部
１２４ｃ 第２ビア貫通孔
１３１、１３２ 第１及び第２外部電極
１３３、１３４ 第１及び第２ビア電極
Claims (11)
- 互いに対向する第１及び第２面、第１及び第２面と連結され、互いに対向する第３及び第４面、及び第１及び第２面と連結され、第３及び第４面と連結され、且つ互いに対向する第５及び第６面を含み、第１及び第２面を連結する第１方向に交互に積層される第１及び第２誘電体層、及び複数の第１及び第２内部電極を含むキャパシタ本体と、
前記キャパシタ本体の第１面において互いに離隔するように配置される第１及び第２外部電極と、
前記キャパシタ本体内において、前記複数の第１内部電極と第１外部電極を接続する第１ビア電極と、
前記キャパシタ本体内において、前記複数の第２内部電極と第２外部電極を接続する第２ビア電極と、を含み、
１つの第１誘電体層に第１及び第２内部電極が互いに離隔するように配置され、１つの第２誘電体層に第１及び第２内部電極が互いに離隔するように配置され、且つ第１方向に前記第１誘電体層の第１内部電極と前記第２誘電体層の第２内部電極が互いに重なり、第１方向に前記第１誘電体層の第２内部電極と前記第２誘電体層の第１内部電極が互いに重なるように、前記第１誘電体層と第２誘電体層が第１方向に交互に積層される、積層型キャパシタ。 - 前記第２誘電体層に配置された第１及び第２内部電極は、前記第１誘電体層に配置された第１及び第２内部電極と第５及び第６面を連結する第２方向に対称する構造を有する、請求項１に記載の積層型キャパシタ。
- 前記第１内部電極は、
前記第１誘電体層に配置される第１−１内部電極と、
前記第２誘電体層における前記第１−１内部電極と第１方向に重ならないように配置される第１−２内部電極と、
前記第１−１内部電極と接続され、前記第１ビア電極と接続される第１−１接続部と、
前記第１−２内部電極と接続され、前記第１−１接続部と第１方向に重なって前記第１ビア電極と接続される第１−２接続部と、を含み、
前記第２内部電極は、
前記第１誘電体層における前記第１−２内部電極と第１方向に重なるように配置される第２−１内部電極と、
前記第２誘電体層に前記第１−１内部電極と第１方向に重なるように配置される第２−２内部電極と、
前記第２−１内部電極と接続され、前記第２ビア電極と接続される第２−１接続部と、
前記第２−２内部電極と接続され、前記第２−１接続部と第１方向に重なって前記第２ビア電極と接続される第２−２接続部と、を含む、請求項１または２に記載の積層型キャパシタ。 - 前記第１誘電体層、前記第２誘電体層、第１−１接続部、及び前記第１−２接続部には、前記第１ビア電極が第１方向に貫通するように、第１ビア貫通孔が形成され、
前記第１誘電体層、前記第２誘電体層、第２−１接続部、及び前記第２−２接続部には、前記第２ビア電極が第１方向に貫通するように、第２ビア貫通孔が形成される、請求項３に記載の積層型キャパシタ。 - それぞれの前記第１及び第２内部電極が「Ｌ」字状からなる、請求項３または４に記載の積層型キャパシタ。
- 前記第１内部電極は、
前記第１誘電体層に配置される第１−１内部電極と、
前記第２誘電体層における前記第１−１内部電極と第１方向に重ならないように配置される２つの第１−２内部電極と、
前記第１−１内部電極と接続され、前記第１ビア電極と接続される第１−１接続部と、
前記複数の第１−２内部電極と接続され、前記第１−１接続部と第１方向に重なって前記第１ビア電極と接続される第１−２接続部と、を含み、
前記第２内部電極は、
前記第１誘電体層における前記複数の第１−２内部電極と第１方向にそれぞれ重なるように配置される複数の第２−１内部電極と、
前記第２誘電体層における前記第１−１内部電極と第１方向に重なるように配置される第２−２内部電極と、
前記複数の第２−１内部電極と接続され、前記第２ビア電極と接続される第２−１接続部と、
前記第２−２内部電極と接続され、前記第２−１接続部と第１方向に重なって前記第２ビア電極と接続される第２−２接続部と、を含む、請求項１に記載の積層型キャパシタ。 - 前記第１誘電体層、前記第２誘電体層、第１−１接続部、及び前記第１−２接続部には、前記第１ビア電極が第１方向に貫通するように、第１ビア貫通孔が形成され、
前記第１誘電体層、前記第２誘電体層、第２−１接続部、及び前記第２−２接続部には、前記第２ビア電極が第１方向に貫通するように、第２ビア貫通孔が形成される、請求項６に記載の積層型キャパシタ。 - 前記第１−１内部電極と前記第１−１接続部の結合体、及び第２−２内部電極と前記第２−２接続部の結合体がそれぞれ「Ｔ」字状からなり、
前記第１−２内部電極と前記第１−２接続部の結合体、及び第２−１内部電極と前記第２−１接続部の結合体がそれぞれ「コ」字状からなる、請求項６または７に記載の積層型キャパシタ。 - 前記第１内部電極は、
前記第１誘電体層に第２方向に互いに離隔するように配置される複数の第１−１内部電極と、
前記第２誘電体層における前記複数の第１−１内部電極と第１方向に重ならず、第２方向に互いに離隔するように配置される複数の第１−２内部電極と、
前記複数の第１−１内部電極と接続され、前記第１ビア電極と接続される第１−１接続部と、
前記複数の第１−２内部電極と接続され、前記第１−１接続部と第１方向に重なって前記第１ビア電極と接続される第１−２接続部と、を含み、
前記第２内部電極は、
前記第１誘電体層に前記複数の第１−２内部電極と第１方向にそれぞれ重なって第２方向に互いに離隔するように配置される複数の第２−１内部電極と、
前記第２誘電体層における前記複数の第１−１内部電極と第１方向にそれぞれ重なって第２方向に互いに離隔するように配置される複数の第２−２内部電極と、
前記複数の第２−１内部電極と接続され、前記第２ビア電極と接続される第２−１接続部と、
前記複数の第２−２内部電極と接続され、前記第２−１接続部と第１方向に重なって前記第２ビア電極と接続される第２−２接続部と、を含む、請求項１に記載の積層型キャパシタ。 - 前記第１誘電体層、前記第２誘電体層、第１−１接続部、及び前記第１−２接続部には、前記第１ビア電極が第１方向に貫通するように、第１ビア貫通孔が形成され、
前記第１誘電体層、前記第２誘電体層、第２−１接続部、及び前記第２−２接続部には、前記第２ビア電極が第１方向に貫通するように第２ビア貫通孔が形成される、請求項９に記載の積層型キャパシタ。 - 一面に第１及び第２電極パッドを有する基板と、
互いに対向する第１及び第２面、第１及び第２面と連結され、互いに対向する第３及び第４面、及び第１及び第２面と連結され、第３及び第４面と連結され、且つ互いに対向する第５及び第６面を含み、第１及び第２面を連結する第１方向に交互に積層される第１及び第２誘電体層、及び複数の第１及び第２内部電極を含むキャパシタ本体と、前記キャパシタ本体の第１面において互いに離隔するように配置される第１及び第２外部電極と、前記キャパシタ本体内において、前記複数の第１内部電極と第１外部電極を接続する第１ビア電極と、前記キャパシタ本体内において、前記複数の第２内部電極と第２外部電極を接続する第２ビア電極と、を含み、１つの第１誘電体層に第１及び第２内部電極が互いに離隔するように配置され、１つの第２誘電体層に第１及び第２内部電極が互いに離隔するように配置され、且つ第１方向に前記第１誘電体層の第１内部電極と前記第２誘電体層の第２内部電極が互いに重なり、第１方向に前記第１誘電体層の第２内部電極と前記第２誘電体層の第１内部電極が互いに重なるように、前記第１誘電体層と第２誘電体層が第１方向に交互に積層される積層型キャパシタと、を含み、
前記第１及び第２電極パッド上に前記第１及び第２外部電極がそれぞれ接続されるように実装される、積層型キャパシタの実装基板。
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