KR102527709B1 - 적층 세라믹 전자부품 - Google Patents

적층 세라믹 전자부품 Download PDF

Info

Publication number
KR102527709B1
KR102527709B1 KR1020180137296A KR20180137296A KR102527709B1 KR 102527709 B1 KR102527709 B1 KR 102527709B1 KR 1020180137296 A KR1020180137296 A KR 1020180137296A KR 20180137296 A KR20180137296 A KR 20180137296A KR 102527709 B1 KR102527709 B1 KR 102527709B1
Authority
KR
South Korea
Prior art keywords
thickness
internal electrodes
dielectric layer
ceramic body
disposed
Prior art date
Application number
KR1020180137296A
Other languages
English (en)
Other versions
KR20190121215A (ko
Inventor
김경준
이장현
정해석
이도
강병성
전호인
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020180137296A priority Critical patent/KR102527709B1/ko
Priority to US16/274,636 priority patent/US10755860B2/en
Priority to CN201910287834.8A priority patent/CN111180201B/zh
Publication of KR20190121215A publication Critical patent/KR20190121215A/ko
Priority to US16/943,463 priority patent/US11017953B2/en
Application granted granted Critical
Publication of KR102527709B1 publication Critical patent/KR102527709B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor

Abstract

본 발명은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 복수의 제1 및 제2 내부전극과 각각 전기적으로 연결되는 제1 및 제2 외부전극을 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고, 상기 액티브부 내에 배치된 복수의 제1 및 제2 내부 전극 중 적어도 하나의 제1 및 제2 내부전극 사이에는 버퍼 영역이 배치되며, 상기 유전체층의 두께를 td라 하면, 상기 버퍼 영역의 두께(tb)는 0 〈 tb〈 150 μm + td 를 만족하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 {Multi-layered ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 내전압 특성을 향상시킨 고압용 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
한편, 고전압이 인가되는 용도에 이용하는 적층 세라믹 전자 부품은 높은 내전압 특성을 가져야 할 것이 강하게 요구되고 있다.
그러나, 유전체층의 두께를 지나치게 얇게 하면 비교적 낮은 전압에서 파괴되어 고압에 적용하기 어렵다.
따라서, 고압에 적용하는 경우에는 유전체의 두께를 크게 하여 두께당 적용되는 전압을 작게 함으로써 높은 전압에 견디도록 설계하고 있다.
또한, 정격 용량의 고압화 및 고신뢰성화를 구현하기 위하여 적층 세라믹 커패시터의 중앙부에 두꺼운 유전체층을 삽입하는 방법이 적용되고 있으며, 반복된 내부 전극층의 중앙에 버퍼용 세라믹층을 삽입하는 구조가 된다.
그러나, 기존 버퍼용 세라믹층 구조의 경우 두께가 얇아 내전압 향상 효과가 미비하며, 버퍼용 세라믹층의 두께가 일정 수준 이상 두꺼워질 경우 내전압 향상 효과가 있으나 과도하게 두꺼워질 경우 액티브부의 두께가 얇아져서 내전압이 오히려 감소하므로 버퍼용 세라믹층의 두께에 대한 적절한 범위를 결정할 필요가 있다.
일본공개특허 2007-042743
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 내전압 특성을 향상시킨 고압용 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 복수의 제1 및 제2 내부전극과 각각 전기적으로 연결되는 제1 및 제2 외부전극을 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고, 상기 액티브부 내에 배치된 복수의 제1 및 제2 내부 전극 중 적어도 하나의 제1 및 제2 내부전극 사이에는 버퍼 영역이 배치되며, 상기 유전체층의 두께를 td라 하면, 상기 버퍼 영역의 두께(tb)는 0 〈 tb〈 150 μm + td 를 만족하는 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시형태에 따르면, 세라믹 바디의 액티브부에 포함되는 버퍼 영역의 두께를 조절함으로써, 내전압 특성이 우수한 고압용 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 도 1의 I-I' 단면도이다.
도 5는 도 3의 B 영역 확대도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 1의 I-I' 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극(121, 122)을 포함하며, 제1 방향으로 대향하는 제1 면(S1) 및 제2 면(S2), 상기 제1 면(S1) 및 제2 면(S2)과 연결되고, 제2 방향으로 대향하는 제3 면(S3) 및 제4 면(S4), 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함하는 세라믹 바디(110) 및 상기 세라믹 바디(110)의 외측에 배치되되, 상기 복수의 내부전극(121, 122)과 전기적으로 연결되는 외부전극(131, 132)을 포함하며, 상기 세라믹 바디(110)는 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극(121, 122)을 포함하여 용량이 형성되는 액티브부(A)와 상기 액티브부(A)의 상부 및 하부에 형성된 커버부(C1, C2)를 포함한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 바디(110)는 제1 방향으로 대향하는 제1 면(S1) 및 제2 면(S2), 상기 제1 면(S1) 및 제2 면(S2)과 연결되고, 제2 방향으로 대향하는 제3 면(S3) 및 제4 면(S4), 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함할 수 있다.
상기 제1 면(S1) 및 제2 면(S2)은 제1 방향인 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 제2 방향인 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 제3 방향인 폭 방향으로 마주보는 면으로 정의될 수 있다.
상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제3 면(S3) 또는 제4 면(S4)으로 일단이 노출된다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)의 일단은 제3 면(S3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(S4)으로 노출될 수 있다.
상기 제1 내부전극(121) 및 제2 내부전극(122)의 타단은 제4 면(S4) 또는 제3 면(S3)으로부터 일정 간격을 두고 형성된다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
상기 세라믹 바디의 제3 면(S3) 및 제4 면(S4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 커버부(C1) 및 하부 커버부(C2)로 구성될 수 있다.
상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(C1) 및 하부 커버부(C2)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 상부 커버부(C1) 및 하부 커버부(C2)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 세라믹 바디(110)의 길이 방향 양면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 바디(110)의 크기를 고려하여 1.0 μm 미만의 범위 내에 있도록 결정될 수 있으며, 0.2 μm 이상의 하한값을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 액티브부(A) 내에 배치된 복수의 제1 및 제2 내부 전극(121, 122) 중 적어도 하나의 제1 및 제2 내부전극(121, 122) 사이에는 버퍼 영역(112)이 배치된다.
환언하면, 상기 액티브부(A)는 제1 및 제2 내부 전극(121, 122)을 포함하는 복수 개의 유닛으로 구분할 수 있으며, 상기 유닛 중 하나의 유닛과 인접하는 유닛 사이에 버퍼 영역(112)이 배치된다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 두께를 td라 하면, 상기 버퍼 영역(112)의 두께(tb)는 0 〈 tb〈 150 μm + td 를 만족한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고압용 부품으로서, 절연 파괴 전압(Breakdown Voltage, BDV)을 높여 내전압 특성을 향상시키기 위하여, 상기 액티브부(A) 내에 배치된 복수의 제1 및 제2 내부 전극(121, 122) 중 적어도 하나의 제1 및 제2 내부전극(121, 122) 사이에는 버퍼 영역(112)이 배치되고, 상기 버퍼 영역(112)의 두께(tb)는 0 〈 tb〈 150 μm + td 를 만족한다.
여기서, 고압용이란 예를 들어 1 내지 5 KV 범위의 전압 대역을 의미하지만, 이에 제한되는 것은 아니며, 100 내지 630 V 범위의 중압용에도 적용될 수 있음은 물론이다.
또한, 상기 액티브부(A)가 상기 버퍼 영역(112)을 포함하지 않을 경우에는 적층 세라믹 전자부품에 인가되는 고압에 대하여 절연 파괴 전압이 낮아지는 문제가 있을 수 있다.
또한, 상기 버퍼 영역(112)의 두께(tb)가 150 μm + td 이상의 값을 가질 경우에는 버퍼 영역(112)의 두께(tb)가 두꺼워지면서 결과적으로 유전체층(111)의 두께(td)가 얇아지게 되므로, 절연 파괴 전압이 오히려 낮아진다.
즉, 상기 버퍼 영역(112)의 두께(tb)는 상기 유전체층(111)의 두께(td)가 일정할 경우 임계값까지는 증가할수록 절연 파괴 전압이 높아져서 내전압 특성이 향상되나, 임계값 이상의 두께에서는 절연 파괴 전압이 더 이상 높아지지 않고 일정하게 된다.
상기와 같이, 본 발명의 일 실시형태에서 상기 버퍼 영역(112)의 두께(tb)는 유전체층(111)의 두께(td)를 일정하게 한 경우 이를 기준으로 최대 임계값이 150 μm 라고 할 수 있다.
즉, 상기 버퍼 영역(112)의 두께(tb)는 150 μm + td 미만의 값에서는 절연 파괴 전압이 높아져서 내전압 특성이 향상될 수 있다.
반면, 상기 버퍼 영역(112)의 두께(tb)는 150 μm + td 이상의 값에서는 절연 파괴 전압이 오히려 낮아진다.
따라서, 본 발명의 일 실시형태에 따르면, 상기 액티브부(A) 내에 배치된 복수의 제1 및 제2 내부 전극(121, 122) 중 적어도 하나의 제1 및 제2 내부전극(121, 122) 사이에는 버퍼 영역(112)이 배치되고, 상기 버퍼 영역(112)의 두께(tb)는 0 〈 tb〈 150 μm + td 를 만족함으로써, 절연 파괴 전압이 높아져서 내전압 특성이 향상될 수 있다.
상기 유전체층(111)의 두께(td)는 평균 두께일 수 있으며, 그 두께는 1.2 μm 이상 2.8 μm 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 고압용으로서, 절연 파괴 전압을 높이기 위하여, 유전체층(111)의 두께는 제1 및 제2 내부전극(121, 122)의 두께보다 두꺼울 수 있다.
상기 유전체층(111)의 두께(td)는 후술하는 바와 같이 상기 제1 및 제2 내부전극(121, 122)의 두께(te)와의 관계가 td ＞ 2 × te 를 만족할 수 있다.
이와 같이, 상기 유전체층(111)의 두께가 제1 및 제2 내부전극(121, 122)의 두께보다 두껍게 형성함으로써, 고압용 적층 세라믹 커패시터를 구현할 수 있다.
이에 더하여, 본 발명의 일 실시형태에 따르면, 상기 버퍼 영역(112)의 두께(tb)가 0 〈 tb〈 150 μm + td 를 만족함으로써, 절연 파괴 전압이 높아져서 내전압 특성이 향상될 수 있다.
상기 버퍼 영역(112)의 두께(tb)는 예를 들어, 유전체층(111)의 두께(td)가 1.2 μm인 경우에는 150 μm + 1.2 μm의 두께 미만에서 절연 파괴 전압이 높아 내전압 특성이 향상될 수 있다.
또한, 상기 버퍼 영역(112)의 두께(tb)는 예를 들어, 유전체층(111)의 두께(td)가 2.8 μm 미만인 경우에는 150 μm + 2.8 μm의 두께 미만에서 절연 파괴 전압이 높아 내전압 특성이 향상될 수 있다.
상기 버퍼 영역(112)은 상기 유전체층(111)과 동일한 조성일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 버퍼 영역(112)은 상기 유전체층(111)과 동일한 조성일 경우, 상기 버퍼 영역(112)의 상부 또는 하부에 배치되는 유전체층(111)과의 결합이 우수할 수 있어 신뢰성 향상의 효과가 있다.
한편, 상기 버퍼 영역(112)의 두께(tb)는 0 〈 tb〈 100 μm + td 를 만족할 수 있다.
상기 버퍼 영역(112)의 두께(tb)가 0 〈 tb〈 100 μm + td 를 만족함으로써, 절연 파괴 전압이 높아져서 내전압이 향상되는 효과가 보다 우수할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 버퍼 영역(112)은 상기 세라믹 바디(110)의 중앙부에 1개가 배치될 수 있다.
고압용 적층 세라믹 커패시터에 있어서, 절연 파괴 전압이 낮아 내전압 신뢰성에 문제가 생기는 영역은 주로 세라믹 바디의 중앙부 영역이며, 본 발명의 일 실시형태에 따르면, 그 두께가 0 〈 tb〈 150 μm + td 를 만족하는 버퍼 영역(112)이 세라믹 바디(110)의 중앙부에 1개 배치됨으로써, 내전압 신뢰성이 우수하며 정전 용량이 저하되지 않은 적층 세라믹 커패시터를 구현할 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 도 1의 I-I' 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품에 있어서, 상기 버퍼 영역(112)은 상기 액티브부(A) 내에 복수 개가 배치될 수 있다.
도 4에서는 상기 버퍼 영역(112)이 세라믹 바디(110)의 중앙부에 1개 그리고 상부 및 하부에 각 1개씩 모두 3개가 배치된 형상을 도시하고 있으나, 이에 제한되는 것은 아니며, 상기 버퍼 영역(112)은 액티브부(A) 내에 2개가 배치될 수 있으며, 4개 이상이 배치될 수도 있다.
본 발명의 다른 실시형태에 따르면, 상기 버퍼 영역(112)이 상기 액티브부(A) 내에 복수 개가 배치됨으로써, 세라믹 바디(110) 내부에서 내전압에 취약한 각 영역에 상기 버퍼 영역(112)이 배치될 수 있어, 절연 파괴 전압 상승에 따른 내전압 신뢰성 향상 효과가 보다 우수할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 바디(110)의 제2 방향인 길이 방향 제3 면(S3) 및 제4 면(S4)에 각각 배치되되, 상기 세라믹 바디(110)의 제1 방향인 두께 방향 제1 면(S1) 및 제2 면(S2)으로 연장 배치될 수 있다.
상기 외부전극(131, 132)은 상기 세라믹 바디(111)의 외측에 배치되되, 상기 내부전극(121, 122)과 전기적으로 연결되는 전극층(131a, 132a)과 상기 전극층(131a, 132a) 상에 배치된 전도성 수지층(131b, 132b)을 포함할 수 있다.
상기 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.
상기 전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 전도성 수지층(131b, 132b)은 전극층(131a, 132a) 상에 형성되며, 전극층(131a, 132a)을 완전히 덮는 형태로 형성될 수 있다.
즉, 상기 전극층(131a, 132a)이 상기 세라믹 바디(110)의 양 단면에서 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 연장 배치된 끝단까지의 거리는 상기 전도성 수지층(131b, 132b)이 상기 세라믹 바디(110)의 양 단면에서 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 연장 배치된 끝단까지의 거리보다 짧을 수 있다.
상기 전도성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
상기 전도성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
도 5는 도 3의 B 영역 확대도이다.
도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품에 있어서, 상기 유전체층(111)의 두께(td)와 상기 내부전극(121, 122)의 두께(te)는 td ＞ 2 × te 를 만족할 수 있다.
즉, 본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 두께(td)는 상기 내부전극(121, 122)의 두께(te)의 2 배 보다 더 큰 것을 특징으로 한다.
일반적으로 고전압 전장용 전자부품은, 고전압 환경 하에서 절연파괴전압의 저하에 따른 신뢰성 문제가 주요한 이슈이다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고전압 환경 하에서 절연파괴전압의 저하를 막기 위하여 상기 유전체층(111)의 두께(td)는 상기 내부전극(121, 122)의 두께(te)의 2 배 보다 더 크게 함으로써, 내부 전극 간 거리인 유전체층의 두께를 증가시킴으로써, 절연파괴전압 특성을 향상시킬 수 있다.
상기 유전체층(111)의 두께(td)가 상기 내부전극(121, 122)의 두께(te)의 2 배 이하일 경우에는 내부 전극 간 거리인 유전체층의 두께가 얇아 절연파괴전압이 저하될 수 있다.
상기 내부전극(121, 122)의 두께(te)는 1 μm 미만일 수 있으며, 상기 유전체층(111)의 두께(td)는 2.8 μm 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다.
또한, 상기 유전체층(111)의 두께(td)는 1.2 μm 이상 2.8 μm 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극 패턴이 배치된 그린시트를 적층하여 세라믹 바디(110)를 만들었다.
이 때, 본 발명의 일 실시형태에 따르면, 별도로 제작된 버퍼 영역 형성용 세라믹 그린시트를 복수 매 적층하여 내부전극 패턴이 배치된 그린시트를 적층하는 과정에 삽입함으로써, 액티브부 내에 버퍼 영역을 형성할 수 있다.
또한, 상기와 같은 방법으로 제한되는 것은 아니며, 내부전극 패턴이 배치된 그린시트를 적층하는 과정에서 내부전극 패턴 상부에 버퍼 영역 형성용 세라믹 슬러리를 도포 혹은 인쇄함으로써, 액티브부 내에 버퍼 영역을 형성할 수도 있다.
상기 버퍼 영역 형성용 세라믹 슬러리를 도포 혹은 인쇄함으로써, 액티브부 내에 버퍼 영역을 형성할 경우 상기 도포 혹은 인쇄를 다중으로 수행할 수 있다.
다음으로, 상기 세라믹 바디의 외측에 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속 및 글라스를 포함하는 전극층을 형성할 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 전극층은 상기 세라믹 바디의 상하면 및 단부에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.
상기 전극층은 도전성 금속 대비 글라스를 5 부피% 이상 포함할 수 있다.
다음으로, 상기 전극층(131a, 132a) 상에 전도성 수지 조성물을 도포한 후 경화시켜 전도성 수지층(131b, 132b)을 형성할 수 있다.
상기 전도성 수지층(131b, 132b)은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속 및 베이스 수지를 포함하며, 상기 베이스 수지는 에폭시 수지일 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디
111: 유전체층 112: 버퍼 영역
121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 전극층 131b, 132b: 전도성 수지층

Claims (11)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 복수의 제1 및 제2 내부전극과 각각 전기적으로 연결되는 제1 및 제2 외부전극;을 포함하며,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고,
    상기 액티브부 내에 배치된 복수의 제1 및 제2 내부 전극 중 적어도 하나의 제1 및 제2 내부전극 사이에는 버퍼 영역이 배치되며,
    상기 유전체층의 두께를 td라 하면, 상기 버퍼 영역의 두께(tb)는 0 〈 tb〈 150 μm + td 를 만족하며,
    상기 유전체층의 두께(td)는 1.2 μm 이상 2.8 μm 미만이고,
    상기 유전체층의 두께(td)와 상기 내부전극의 두께(te)는 td ＞ 2 × te 를 만족하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 버퍼 영역의 두께(tb)는 0 〈 tb〈 100 μm + td 를 만족하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 버퍼 영역은 상기 세라믹 바디의 중앙부에 1개 배치된 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 버퍼 영역은 상기 액티브부 내에 복수 개가 배치된 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 내부전극의 두께(te)는 1 μm 미만인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 버퍼 영역의 유전 물질은 상기 유전체층의 유전 물질과 상이한 적층 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 버퍼 영역의 일 면은 상기 제1 및 제2 내부 전극 중 적어도 하나와 접하며, 타 면은 상기 유전체층과 접하는 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 및 제2 내부전극과 각각 전기적으로 연결되는 전극층 및 상기 전극층 상에 배치된 전도성 수지층을 포함하며, 상기 전극층 및 전도성 수지층은 상기 세라믹 바디의 제1 면 및 제2 면으로 연장하여 배치되는 적층 세라믹 전자부품.
  9. 제8항에 있어서,
    상기 전극층이 상기 세라믹 바디의 양 단면에서 상기 세라믹 바디의 제1 면 및 제2 면으로 연장 배치된 끝단까지의 거리는 상기 전도성 수지층이 상기 세라믹 바디의 양 단면에서 상기 세라믹 바디의 제1 면 및 제2 면으로 연장 배치된 끝단까지의 거리보다 짧은 적층 세라믹 전자부품.
  10. 제8항에 있어서,
    상기 전극층은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속을 포함하는 적층 세라믹 전자부품.
  11. 제8항에 있어서,
    상기 전도성 수지층은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속과 베이스 수지를 포함하는 적층 세라믹 전자부품.



KR1020180137296A 2018-11-09 2018-11-09 적층 세라믹 전자부품 KR102527709B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180137296A KR102527709B1 (ko) 2018-11-09 2018-11-09 적층 세라믹 전자부품
US16/274,636 US10755860B2 (en) 2018-11-09 2019-02-13 Multilayer ceramic electronic component
CN201910287834.8A CN111180201B (zh) 2018-11-09 2019-04-11 多层陶瓷电子组件
US16/943,463 US11017953B2 (en) 2018-11-09 2020-07-30 Multilayer ceramic electronic component

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180137296A KR102527709B1 (ko) 2018-11-09 2018-11-09 적층 세라믹 전자부품

Publications (2)

Publication Number Publication Date
KR20190121215A KR20190121215A (ko) 2019-10-25
KR102527709B1 true KR102527709B1 (ko) 2023-05-02

Family

ID=68420761

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180137296A KR102527709B1 (ko) 2018-11-09 2018-11-09 적층 세라믹 전자부품

Country Status (3)

Country Link
US (2) US10755860B2 (ko)
KR (1) KR102527709B1 (ko)
CN (1) CN111180201B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020202220A (ja) * 2019-06-07 2020-12-17 株式会社村田製作所 積層セラミック電子部品
KR20230089157A (ko) * 2021-12-13 2023-06-20 삼성전기주식회사 적층형 커패시터

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030041427A1 (en) * 2001-08-23 2003-03-06 Koji Hattori Multilayer ceramic electronic components and methods for manufacturing the same
US20160172109A1 (en) * 2013-07-10 2016-06-16 Taiyo Yuden Co., Ltd Multilayer ceramic capacitor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0373421U (ko) * 1989-07-20 1991-07-24
JPH1012475A (ja) * 1996-06-27 1998-01-16 Murata Mfg Co Ltd 積層型セラミック電子部品
TW504719B (en) * 2000-05-30 2002-10-01 Tdk Corp Multilayer ceramic capacitor and production method thereof
JP2007042743A (ja) 2005-08-01 2007-02-15 Tdk Corp 積層電子部品
JP5450696B2 (ja) * 2012-03-07 2014-03-26 太陽誘電株式会社 積層セラミックコンデンサ
KR101462754B1 (ko) * 2013-01-24 2014-11-17 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법.
JP2014220324A (ja) 2013-05-07 2014-11-20 株式会社村田製作所 積層セラミックコンデンサ
KR101994725B1 (ko) * 2013-10-25 2019-09-30 삼성전기주식회사 어레이형 적층 세라믹 전자 부품 및 그 실장 기판
KR101514559B1 (ko) * 2013-10-30 2015-04-22 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR102048094B1 (ko) * 2014-10-08 2019-11-22 삼성전기주식회사 전자 부품 및 이의 제조 방법
KR101642636B1 (ko) * 2015-01-05 2016-07-25 삼성전기주식회사 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장기판
JP6632808B2 (ja) * 2015-03-30 2020-01-22 太陽誘電株式会社 積層セラミックコンデンサ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030041427A1 (en) * 2001-08-23 2003-03-06 Koji Hattori Multilayer ceramic electronic components and methods for manufacturing the same
US20160172109A1 (en) * 2013-07-10 2016-06-16 Taiyo Yuden Co., Ltd Multilayer ceramic capacitor

Also Published As

Publication number Publication date
US20200357575A1 (en) 2020-11-12
US10755860B2 (en) 2020-08-25
CN111180201A (zh) 2020-05-19
KR20190121215A (ko) 2019-10-25
US11017953B2 (en) 2021-05-25
US20200152389A1 (en) 2020-05-14
CN111180201B (zh) 2023-02-17

Similar Documents

Publication Publication Date Title
KR102145315B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
KR20220106943A (ko) 적층 세라믹 전자부품 및 그 제조 방법
KR102121579B1 (ko) 적층 세라믹 전자부품
KR101496814B1 (ko) 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판
KR101397835B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR102029529B1 (ko) 적층 세라믹 커패시터
KR102191251B1 (ko) 적층 세라믹 전자부품
KR102295102B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR102076152B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
KR20170077548A (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR20190121176A (ko) 적층 세라믹 전자부품
KR20130111752A (ko) 내부전극용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 전자부품
KR20230040972A (ko) 적층 세라믹 커패시터 및 그 제조 방법
KR102527709B1 (ko) 적층 세라믹 전자부품
US11817259B2 (en) Multi-layered ceramic electronic component
US11222748B2 (en) Multi-layered ceramic electronic component
KR20170088794A (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR20200075287A (ko) 커패시터 부품
KR102426209B1 (ko) 적층 세라믹 전자부품
KR20190121186A (ko) 적층 세라믹 전자부품
KR102500107B1 (ko) 적층 세라믹 전자부품
KR102473420B1 (ko) 적층 세라믹 전자부품
KR102473419B1 (ko) 적층 세라믹 전자부품
US11164702B2 (en) Multi-layered ceramic electronic component having step absorption layer
KR20200105647A (ko) 적층 세라믹 커패시터 및 그 제조 방법

Legal Events

Date Code Title Description
G15R Request for early publication
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant