KR20230089157A - 적층형 커패시터 - Google Patents

적층형 커패시터 Download PDF

Info

Publication number
KR20230089157A
KR20230089157A KR1020210177581A KR20210177581A KR20230089157A KR 20230089157 A KR20230089157 A KR 20230089157A KR 1020210177581 A KR1020210177581 A KR 1020210177581A KR 20210177581 A KR20210177581 A KR 20210177581A KR 20230089157 A KR20230089157 A KR 20230089157A
Authority
KR
South Korea
Prior art keywords
buffer layer
internal electrode
young
modulus
dielectric layer
Prior art date
Application number
KR1020210177581A
Other languages
English (en)
Inventor
심원철
손수환
안영규
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020210177581A priority Critical patent/KR20230089157A/ko
Priority to US17/691,776 priority patent/US20230187136A1/en
Priority to JP2022047387A priority patent/JP2023087620A/ja
Priority to CN202210554280.5A priority patent/CN116264130A/zh
Publication of KR20230089157A publication Critical patent/KR20230089157A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/224—Housing; Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/13—Energy storage using capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

본 발명의 일 실시 예에 따른 적층형 커패시터는, 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디와, 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 각각 연결되도록 서로 이격되어 바디에 배치된 제1 및 제2 외부전극을 포함하고, 바디는 용량 영역에 배치되고 적어도 하나의 유전체층의 영률(Young's modulus)의 0배 초과 (50/135)배 이하의 영률을 가지는 버퍼층을 더 포함할 수 있다.

Description

적층형 커패시터{Multi-layer capacitor}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 전자기기 부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전기기기(차량 포함) 부품으로서도 널리 사용되고 있다.
적층형 커패시터에 사용될 수 있는 높은 유전율의 유전체 재료는 압전성도 가질 수 있으므로, 적층형 커패시터는 전압의 인가에 따른 역압전(또는 전왜) 현상으로 인한 내부 응력의 영향을 받을 수 있고, 내부 응력은 적층형 커패시터의 크랙(crack)을 유발하거나 내전압 특성을 저하시킬 수 있다.
공개특허공보 제10-2015-0125443호
본 발명은 내부 응력에 따른 크랙(crack)을 줄이거나 내전압 특성을 높일 수 있는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에 따른 적층형 커패시터는, 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및 상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 바디는 상기 용량 영역에 배치되고 상기 적어도 하나의 유전체층의 영률(Young's modulus)의 0배 초과 (50/135)배 이하의 영률을 가지는 버퍼층을 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 적층형 커패시터는, 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및 상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 바디는 상기 용량 영역에 배치되고 50GPa 이하의 영률(Young's modulus)을 가지는 버퍼층을 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 적층형 커패시터는, 내부 응력에 따른 크랙(crack)을 줄이거나 내전압 특성을 높일 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터가 기판에 실장된 구조를 나타낸 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 적층형 커패시터의 바디의 내부를 나타낸 사시도이다.
도 3a는 본 발명의 일 실시 예에 따른 적층형 커패시터와 그 내부를 나타낸 사시도이다.
도 3b는 본 발명의 일 실시 예에 따른 적층형 커패시터의 버퍼층에 복수의 더미 전극이 배치된 구조를 나타낸 사시도이다.
도 4는 도 3a의 A-A'를 나타낸 단면도이다.
도 5는 도 3a의 B-B'를 나타낸 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 적층형 커패시터의 내부 응력을 나타낸 그래프이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층형 커패시터를 설명하되, 특히 적층 세라믹 캐패시터(Multi-layer ceramic capacitor, MLCC)로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터가 기판에 실장된 구조를 나타낸 사시도이고, 도 2는 본 발명의 일 실시 예에 따른 적층형 커패시터의 바디의 내부를 나타낸 사시도이고, 도 3a는 본 발명의 일 실시 예에 따른 적층형 커패시터와 그 내부를 나타낸 사시도이고, 도 4는 도 3a의 A-A'를 나타낸 단면도이고, 도 5는 도 3a의 B-B'를 나타낸 단면도이다.
도 1, 도 2, 도 3a, 도 4 및 도 5를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는, 바디(110), 제1 외부전극(131) 및 제2 외부전극(132)를 포함할 수 있다.
바디(110)는 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 적어도 하나의 유전체층(111)을 사이에 두고 제1 방향(예: T 방향)으로 교대로 적층된 적층 구조를 포함할 수 있다.
예를 들어, 바디(110)는 적층 구조의 소성에 의해 세라믹 바디로 구성될 수 있다. 여기서, 바디(110)에 배치된 적어도 하나의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
예를 들어, 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(T)의 양 측면을 갖는 육면체로 형성될 수 있으며, 상기 육면체의 모서리 및/또는 코너는 연마됨에 따라 둥근 형태일 수 있다. 다만, 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
적어도 하나의 유전체층(111)은 그 두께를 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전율을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 적층형 커패시터(100)의 요구 규격에 따라, 세라믹 분말에 다양한 세라믹 첨가제(예: MgO, Al2O3, SiO2, ZnO), 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
적어도 하나의 유전체층(111)의 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 적층형 커패시터(100)의 요구 규격(예: 전자기기용 커패시터와 같이 소형화 및/또는 고용량이 요구되거나, 전기기기용 커패시터와 같이 높은 내전압 특성 및/또는 강한 강도가 요구되는 등)에 따라 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
예를 들어, 적어도 하나의 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향(예: T 방향)을 따라 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
예를 들어, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다. 상기 도전성 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법, 그라비아 인쇄법 및 잉크젯 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성함으로써, 바디(110)를 제작할 수 있다.
적층형 커패시터(100)의 정전용량은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 적층 방향(예: T 방향) 중첩 면적에 비례하고, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 총 적층 수에 비례하고, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 간격에 반비례할 수 있다. 상기 간격은 적어도 하나의 유전체층(111) 각각의 두께와 실질적으로 동일할 수 있다.
적층형 커패시터(100)는 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 간격이 짧을수록 두께 대비 더 큰 정전용량을 가질 수 있다. 반면, 적층형 커패시터(100)의 내전압은 상기 간격이 길수록 높을 수 있다. 따라서, 상기 간격은 적층형 커패시터(100)의 요구 규격(예: 전자기기용 커패시터와 같이 소형화 및/또는 고용량이 요구되거나, 전기기기용 커패시터와 같이 높은 내전압 특성 및/또는 강한 강도가 요구되는 등)에 따라 조절될 수 있다. 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각의 두께도 상기 간격의 영향을 받을 수 있다.
예를 들어, 적층형 커패시터(100)는 높은 내전압 특성 및/또는 강한 강도가 요구될 경우에 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 간격이 각각의 두께의 2배를 초과하도록 설계될 수 있다. 예를 들어, 적층형 커패시터(100)는 소형화 및/또는 고용량이 요구될 경우에 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각의 두께가 0.4㎛ 이하이고 총 적층수가 400층 이상이 되도록 설계될 수 있다.
제1 및 제2 외부전극(131, 132)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)에 각각 연결되도록 서로 이격되어 바디(110)에 배치될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132) 각각은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법, 도전성 페이스트를 인쇄하는 방법, 시트(Sheet) 전사, 패드(Pad) 전사 방법, 스퍼터 도금 또는 전해 도금 등으로 형성될 수 있다. 예를 들어, 제1 및 제2 외부전극(131, 132)은 상기 페이스트가 소성됨에 따라 형성된 소성층과 상기 소성층의 외면에 형성된 도금층을 포함할 수 있고, 상기 소성층과 상기 도금층 사이에 도전성 수지층을 더 포함할 수 있다. 예를 들어, 상기 도전성 수지층은 에폭시 같은 열경화성 수지에 도전성 입자가 함유됨에 따라 형성될 수 있다. 상기 금속 성분은 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 납(Pb), 주석(Sn) 등의 단독 또는 이들의 합금일 수 있으나, 이에 한정되지 않는다.
적층형 커패시터(100)는 기판(210)에 실장 또는 내장될 수 있고, 제1 및 제2 외부전극(131, 132)을 통해 기판(210) 상의 제1 및 제2 패드(221, 222)에 연결됨으로써, 기판(210)에 전기적으로 연결된 회로(예: 집적회로, 프로세서)에 전기적으로 연결될 수 있다.
솔더(230)는, 적층형 커패시터(100)의 제1 및 제2 외부전극(131, 132)이 기판(210)의 제1 및 제2 패드(221, 222) 상에 올려진 상태에서, 리플로우(reflow) 공정을 통해 제1 및 제2 외부전극(131, 132)과 제1 및 제2 패드(221, 222)에 접하도록 배치되어 이들을 고착시킬 수 있다. 솔더(230)는 제1 및 제2 외부전극(131, 132)에 함유될 수 있는 구리(Cu)보다 낮은 용융점을 가질 수 있고, 주석(Sn) 또는 주석계 합금을 포함할 수 있다.
도 3a, 도 4 및 도 5을 참조하면, 바디(110)는 상부 커버층(112), 하부 커버층(113) 및 코어 영역(115)을 포함할 수 있고, 코어 영역(115)은 마진 영역(114) 및 용량 영역(116)을 포함할 수 있다.
상부 및 하부 커버층(112, 113)은 제1 방향(예: T 방향)으로 코어 영역(115)을 사이에 두도록 배치되고 각각 적어도 하나의 유전체층(111) 각각보다 더 두꺼울 수 있다.
상부 및 하부 커버층(112, 113)은 외부 환경 요소(예: 수분, 도금액, 이물질)가 코어 영역(115)으로 침투하는 것을 막을 수 있고, 바디(110)를 외부 충격으로부터 보호할 수 있고, 바디(110)의 휨강도도 향상시킬 수 있다.
예를 들어, 상부 및 하부 커버층(112, 113)은 적어도 하나의 유전체층(111)와 동일한 재료나 다른 재료(예: 에폭시 수지와 같은 열경화성 수지)를 포함할 수 있다.
용량 영역(116)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 사이를 포함할 수 있으므로, 적층형 커패시터(100)의 정전용량을 형성할 수 있다.
용량 영역(116)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 적어도 하나의 유전체층(111)을 사이에 두고 제1 방향(예: T 방향)으로 교대로 적층된 적층 구조를 포함할 수 있고, 상기 적층 구조와 동일한 사이즈를 가질 수 있다.
마진 영역(114)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 경계선과 바디(110)의 표면 사이를 포함할 수 있다.
복수의 마진 영역(114)은 제1 방향(예: T 방향)에 수직인 제2 방향(예: W 방향)으로 용량 영역(116)을 사이에 두도록 배치될 수 있다. 예를 들어, 복수의 마진 영역(114)은 적어도 하나의 유전체층(111)과 유사한 방식(적층 방향 다름)으로 형성될 수 있다.
복수의 마진 영역(114)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 바디(110)에서 제2 방향(예: W 방향) 표면으로 노출되는 것을 막을 수 있으므로, 외부 환경 요소(예: 수분, 도금액, 이물질)가 상기 제2 방향 표면을 통해 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)으로 침투하는 것을 방지할 수 있고, 적층형 커패시터(100)의 신뢰성 및 수명을 향상시킬 수 있다. 또한, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은 복수의 마진 영역(114)으로 인해 제2 방향으로 효율적으로 확장하여 형성될 수 있으므로, 복수의 마진 영역(114)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 중첩 면적을 넓혀서 적층형 커패시터(100)의 정전용량 향상에도 기여할 수 있다.
도 2, 도 3a, 도 4 및 도 5를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는, 적어도 하나의 유전체층(111)의 영률(Young's modulus)보다 더 낮은 영률을 가지는 버퍼층(140)을 더 포함할 수 있다.
적층형 커패시터(100)의 단위 사이즈 대비 정전용량은 적어도 하나의 유전체층(111)의 유전율이 높을수록 클 수 있으므로, 적어도 하나의 유전체층(111)은 티탄산바륨(BaTiO3) 같이 유전율이 높은 재료를 포함할 수 있다. 티탄산바륨(BaTiO3) 같이 유전율이 높은 재료는 압전성도 가질 가능성도 높을 수 있으므로, 적층형 커패시터(100)에 전압이 인가됨에 따른 역압전(또는 전왜) 현상으로 인한 내부 응력도 형성할 수 있다.
적어도 하나의 유전체층(111)의 영률보다 더 낮은 영률을 가지는 버퍼층(140)은 적어도 하나의 유전체층(111)이 형성하는 내부 응력을 흡수할 수 있으므로, 바디(110)의 전반적인 응력을 줄일 수 있다. 바디(110)의 전반적인 응력이 감소할 경우, 바디(110)의 크랙(crack) 발생 가능성은 낮아질 수 있고, 바디(110)는 전기적 병목 포인트(예: 공극, 불안정한 내부전극 경계 등)를 줄일 수 있으므로, 내전압을 높일 수 있다.
버퍼층(140)의 영률이 낮다는 것은 버퍼층(140)이 유연하다는 것을 의미할 수 있다. 버퍼층(140)은 인접 응력을 흡수하는 과정에서 버퍼층(140)의 일부분에서 응력에 따른 1차적 변위를 발생시키고, 버퍼층(140)의 다른 부분에서 상기 1차적 변위에 따른 2차적 변위를 발생시킬 수 있고, 이러한 과정은 지속적일 수 있다.
즉, 버퍼층(140)이 인접 응력을 흡수하는 과정에서, 버퍼층(140)의 각 부분 간의 변위 편차는 커질 수 있으며, 큰 변위 편차는 버퍼층(140)과 인접 층(예: 내부전극, 유전체층) 사이의 경계에서의 응력 집중을 유발할 수 있다.
따라서, 버퍼층(140)은 적어도 하나의 유전체층(111)의 영률에 비해 상당히 작은 영률을 가짐으로써, 버퍼층(140)과 인접 층 간의 경계에서의 응력 집중에 따른 크랙과 전기적 병목 포인트까지도 방지할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 적층형 커패시터의 내부 응력을 나타낸 그래프이다.
도 6을 참조하면, 버퍼층이 없는 바디의 내부 응력 곡선(140WO)은 바디에서의 L 방향 위치에 따라 고르게 변하는 형태이고, 영률 차이가 크지 않은 버퍼층이 있는 바디의 내부 응력 곡선(140HYM)은 바디에서의 L 방향 위치에 따른 내부 응력 편차가 큰 형태일 수 있다.
영률 차이가 크지 않은 버퍼층이 있는 바디의 내부 응력 곡선(140HYM)의 최대 응력은, 버퍼층이 없는 바디의 내부 응력 곡선(140WO)의 해당 L 방향 위치에서의 값보다 높을 수 있다. 이는 버퍼층과 인접 층 간의 경계에서의 응력 집중에 따른 것일 수 있다.
버퍼층의 영률이 낮아질 경우, 내부 응력 곡선의 변화 방향(140LYM)은 전반적인 내부 응력이 낮아지는 방향일 수 있다. 내부 응력 곡선의 최대 응력이 버퍼층이 없는 바디의 내부 응력 곡선의 값보다 낮을 경우, 바디는 전반적인 내부 응력을 줄이면서도 버퍼층과 인접 층 간의 경계에서의 응력 집중도 줄일 수 있다.
아래의 표 1은 버퍼층의 영률에 따른 최대 응력을 나타낸다. 표 1에서 정규화된 최대 응력은 최대 응력에 대응되는 위치에 버퍼층이 없을 경우의 내부 응력을 상기 최대 응력에 나눈 값을 의미한다. 표 1의 값들은 유전체층이 티탄산바륨(BaTiO3)계 세라믹 재료를 포함하는 경우에 측정된 값이고, 티탄산바륨계 세라믹 재료의 영률은 135GPa일 수 있다.
버퍼층 영률 (도 6 부호) 최대 응력(MPa) 정규화된 최대 응력
버퍼층 없음 (140WO) 526 1
200GPa 578.6 1.1
100GPa (140HYM) 554.9 1.04
50GPa (140LYM) 525.5 0.99
25GPa 465.0 0.88
10GPa 328.6 0.62
5GPa 304.7 0.58
표 1을 참조하면, 영률이 100GPa인 버퍼층은 티탄산바륨의 영률보다 낮은 영률을 가지지만, 정규화된 최대 응력은 1보다 높을 수 있다. 영률이 50GPa인 버퍼층은 티탄산바륨의 영률보다 상당히 낮은 영률이므로, 정규화된 최대 응력은 1보다 낮을 수 있다.
따라서, 본 발명의 일 실시 예에 따른 적층형 커패시터는 유전체층의 영률의 0배 초과 (50/135)배 이하의 영률을 가지거나, 50GPa 이하의 영률을 가짐으로써, 전반적인 내부 응력을 줄이면서도 버퍼층과 인접 층 간의 경계에서의 응력 집중도 줄일 수 있으므로, 내부 응력에 따른 크랙(crack)을 줄이거나 내전압 특성을 높일 수 있다.
예를 들어, 버퍼층은 에폭시(epoxy), 폴리이미드(polyimide) 및 ABF(Ajinomoto Build-up Film) 중 적어도 하나를 포함할 수 있다. 에폭시의 영률은 3.8GPa일 수 있으므로, 티탄산바륨의 영률보다 상당히 낮을 수 있고, 정규화된 최대 응력은 0.56일 수 있다. 높은 유연성을 가지는 폴리이미드 및 ABF는 티탄산바륨의 영률보다 상당히 낮은 영률을 가질 수 있다. 버퍼층의 재료는 EDS(Energy Dispersive X-ray Spectroscopy) 분석을 통해 확인될 수 있다.
EDS를 구체적으로 설명하면, 적층형 커패시터의 샘플의 바디(110)를 중심을 포함하는 XZ면으로 절단 또는 연마하여 노출되는 단면은 전처리(예: 샘플의 고정 및 전기전도성이 작은 재료로 코팅)될 수 있고, 전자빔은 상기 전처리된 샘플에 주사될 수 있다. 이때, 상기 샘플의 각 부분은 전자빔에 따라 들뜬(excited) 상태에서 안정화되면서 X-ray를 방출할 수 있고, X-ray의 에너지값은 상기 샘플의 각 부분의 물질에 따라 다를 수 있다. 따라서, 수집기는 상기 X-ray를 수집할 수 있고, 컴퓨팅 시스템은 상기 X-ray의 에너지값을 특정 수치범위에 속하는지 여부를 비교함으로써 상기 샘플의 각 부분의 물질을 식별할 수 있고, 상기 물질에 기반하여 해당 부분의 영률을 판별할 수 있다.
다시, 도 2, 도 3a, 도 4 및 도 5를 참조하면, 적어도 하나의 제1 내부전극(121)의 개수는 2개 이상이고, 적어도 하나의 제2 내부전극(122)의 개수는 2개 이상이고, 적어도 하나의 유전체층(111)의 개수는 2개 이상이고, 적어도 하나의 제1 내부전극(121)의 일부는 버퍼층(140)의 상부에 배치되고 나머지는 버퍼층(140)의 하부에 배치될 수 있고, 적어도 하나의 제2 내부전극(122)의 일부는 버퍼층(140)의 상부에 배치되고 나머지는 버퍼층(140)의 하부에 배치될 수 있고, 적어도 하나의 유전체층(111)의 일부는 버퍼층(140)의 상부에 배치되고 나머지는 버퍼층(140)의 하부에 배치될 수 있다.
이에 따라, 버퍼층(140)은 상부에 배치된 유전체층의 내부 응력과 하부에 배치된 유전체층의 내부 응력을 사이에서 효율적으로 흡수할 수 있다.
적어도 하나의 유전체층(111)의 내부 응력은 수직(T 방향) 벡터 성분과 수평 벡터 성분을 가질 수 있고, 수직 벡터 성분에 비해 수평 벡터 성분이 서로 동일 방향 성분으로 중첩되는 비율이 더 높을 수 있고, 바디(110)는 중심으로부터 T 방향으로 대칭 구조에 가까울 수 있으므로, 바디(110)에서 내부 응력이 가장 큰 영역은 바디(110)의 중심을 포함하는 영역일 수 있다.
따라서, 버퍼층(140)은 바디(110)의 중심을 포함하는 영역에 배치됨으로써, 바디(110)의 내부 응력을 효율적으로 흡수할 수 있다.
버퍼층(140)의 응력 흡수 성능은 버퍼층(140)의 부피가 클수록 많을 수 있으므로, 버퍼층(140)은 적어도 하나의 유전체층(111) 각각보다 더 두꺼워짐으로써 더 많은 응력을 흡수할 수 있다. 적층형 커패시터(100)의 내부 응력은 인가되는 전압이 높을수록 커질 수 있는데, 버퍼층(140)은 적어도 하나의 유전체층(111) 각각보다 더 두꺼워짐으로써 고전압 인가에 따른 큰 내부 응력을 효율적으로 흡수할 수 있고, 적층형 커패시터(100)의 내전압은 높아질 수 있다.
예를 들어, 버퍼층(140)의 두께는 버퍼층(140)의 층수에 비례할 수 있으므로, 버퍼층(140)의 층수 조절을 통해 조절될 수 있다. 여기서, 1층의 두께는 적어도 하나의 유전체층(111) 각각의 두께와 동일할 수 있다. 또는, 버퍼층(140)은 두꺼운 1층으로 구현될 수도 있다. 버퍼층(140)의 두께는 TEM(Transmission Electron Microscopy), AFM(Atomic Force Microscope), SEM(Scanning Electron Microscope), 광학 현미경 및 surface profiler 중 적어도 하나를 사용한 분석에 의해 측정될 수 있으며, 바디(110)를 중심을 포함하는 XZ면으로 절단 또는 연마하여 노출되는 단면에서 버퍼층(140)의 Z 방향 길이를 X 방향에 대해 적분하여 X 방향 길이를 나눠서 측정될 수 있다.
예를 들어, 버퍼층(140)은 적어도 하나의 유전체층(111)의 소성시에 미리 적층되어 동시에 소성될 수 있다. 또는, 버퍼층(140)은 적어도 하나의 유전체층(111)의 소성 온도보다 더 낮은 온도로 미리 소성된 후에 소성된 적어도 하나의 유전체층(111) 상에 적층될 수 있고, 바디(110)는 버퍼층(140)이 적층된 상태에서 경화온도에서 압착되어 형성될 수 있다.
도 3b는 본 발명의 일 실시 예에 따른 적층형 커패시터의 버퍼층에 복수의 더미 전극이 배치된 구조를 나타낸 사시도이다.
도 3b를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100b)의 버퍼층(140b)는 제1 및 제2 더미 전극(141, 142)을 포함할 수 있고, 제1 및 제2 더미 전극(141, 142) 사이의 중심을 포함하는 영역(143)을 가질 수 있다.
제1 및 제2 더미 전극(141, 142)은 제1 및 제2 외부전극(131, 132)에 각각 연결되고 버퍼층(140b)에서 제1 방향(예: T 방향)으로 서로 중첩되지 않을 수 있다. 따라서, 제1 및 제2 더미 전극(141, 142)은 실질적으로 정전용량을 형성하지 않을 수 있고, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)과 적어도 하나의 유전체층(111)의 디라미네이션(delamination) 가능성을 줄일 수 있으며, 바디(110)의 구조적 안정성을 향상시킬 수 있으므로, 내전압도 높일 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 바디(body)
111: 유전체층
112: 상부 커버층
113: 하부 커버층
114: 마진 영역
115: 코어 영역
116: 용량 영역
121: 제1 내부전극
122: 제2 내부전극
131: 제1 외부전극
132: 제2 외부전극
140: 버퍼층(buffer layer)
141: 제1 더미 전극
142: 제2 더미 전극
143: 중심을 포함하는 영역

Claims (12)

  1. 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및
    상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고,
    상기 바디는 상기 용량 영역에 배치되고 상기 적어도 하나의 유전체층의 영률(Young's modulus)의 0배 초과 (50/135)배 이하의 영률을 가지는 버퍼층을 더 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 적어도 하나의 제1 내부전극은 복수의 제1 내부전극이고,
    상기 적어도 하나의 제2 내부전극은 복수의 제2 내부전극이고,
    상기 적어도 하나의 유전체층은 복수의 유전체층이고,
    상기 버퍼층의 위치는 상기 복수의 제1 내부전극의 사이이고 상기 복수의 제2 내부전극의 사이이고 상기 복수의 유전체층의 사이인 적층형 커패시터.
  3. 제2항에 있어서,
    상기 버퍼층은 상기 바디의 중심을 포함하는 영역에 배치되는 적층형 커패시터.
  4. 제2항에 있어서,
    상기 버퍼층은 상기 복수의 유전체층 각각보다 더 두꺼운 적층형 커패시터.
  5. 제1항에 있어서,
    상기 버퍼층은, 상기 제1 및 제2 외부전극에 각각 연결되고 상기 버퍼층에서 상기 제1 방향으로 서로 중첩되지 않는 제1 및 제2 더미 전극을 포함하는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 버퍼층은 에폭시(epoxy), 폴리이미드(polyimide) 및 ABF(Ajinomoto Build-up Film) 중 적어도 하나를 포함하는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 적어도 하나의 유전체층은 티탄산바륨(BaTiO3)계 세라믹 재료를 함유하고,
    상기 버퍼층의 영률은 50GPa 이하인 적층형 커패시터.
  8. 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및
    상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고,
    상기 바디는 상기 용량 영역에 배치되고 50GPa 이하의 영률(Young's modulus)을 가지는 버퍼층을 더 포함하는 적층형 커패시터.
  9. 제8항에 있어서,
    상기 버퍼층은 상기 바디의 중심을 포함하는 영역에 배치되는 적층형 커패시터.
  10. 제8항에 있어서,
    상기 버퍼층은 상기 복수의 유전체층 각각보다 더 두꺼운 적층형 커패시터.
  11. 제8항에 있어서,
    상기 버퍼층은, 상기 제1 및 제2 외부전극에 각각 연결되고 상기 버퍼층에서 상기 제1 방향으로 서로 중첩되지 않는 제1 및 제2 더미 전극을 포함하는 적층형 커패시터.
  12. 제8항에 있어서,
    상기 버퍼층은 에폭시(epoxy), 폴리이미드(polyimide) 및 ABF(Ajinomoto Build-up Film) 중 적어도 하나를 포함하는 적층형 커패시터.
KR1020210177581A 2021-12-13 2021-12-13 적층형 커패시터 KR20230089157A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210177581A KR20230089157A (ko) 2021-12-13 2021-12-13 적층형 커패시터
US17/691,776 US20230187136A1 (en) 2021-12-13 2022-03-10 Multilayer capacitor
JP2022047387A JP2023087620A (ja) 2021-12-13 2022-03-23 積層型キャパシタ
CN202210554280.5A CN116264130A (zh) 2021-12-13 2022-05-20 多层电容器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210177581A KR20230089157A (ko) 2021-12-13 2021-12-13 적층형 커패시터

Publications (1)

Publication Number Publication Date
KR20230089157A true KR20230089157A (ko) 2023-06-20

Family

ID=86694894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210177581A KR20230089157A (ko) 2021-12-13 2021-12-13 적층형 커패시터

Country Status (4)

Country Link
US (1) US20230187136A1 (ko)
JP (1) JP2023087620A (ko)
KR (1) KR20230089157A (ko)
CN (1) CN116264130A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150125443A (ko) 2014-04-30 2015-11-09 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY120414A (en) * 1995-10-03 2005-10-31 Tdk Corp Multilayer ceramic capacitor
JP2001244116A (ja) * 2000-02-29 2001-09-07 Taiyo Yuden Co Ltd 電子部品及びその製造方法
JP2004214258A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
DE102005050638B4 (de) * 2005-10-20 2020-07-16 Tdk Electronics Ag Elektrisches Bauelement
WO2012002083A1 (ja) * 2010-06-30 2012-01-05 太陽誘電株式会社 コンデンサ及びその製造方法
GB2502971B (en) * 2012-06-11 2017-10-04 Knowles (Uk) Ltd A capacitive structure
CN107078145B (zh) * 2014-11-18 2019-05-07 王士原 经微结构增强吸收的光敏器件
DE102016110742A1 (de) * 2016-06-10 2017-12-14 Epcos Ag Filterbauelement zur Filterung eines Störsignals
US10410794B2 (en) * 2016-07-11 2019-09-10 Kemet Electronics Corporation Multilayer ceramic structure
US20180294102A1 (en) * 2017-04-10 2018-10-11 Presidio Components. Inc. Multilayer Broadband Ceramic Capacitor with Internal Air Gap Capacitance
US11443898B2 (en) * 2017-04-10 2022-09-13 Presidio Components. Inc. Multilayer broadband ceramic capacitor with internal air gap capacitance
KR102527709B1 (ko) * 2018-11-09 2023-05-02 삼성전기주식회사 적층 세라믹 전자부품

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150125443A (ko) 2014-04-30 2015-11-09 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법

Also Published As

Publication number Publication date
CN116264130A (zh) 2023-06-16
JP2023087620A (ja) 2023-06-23
US20230187136A1 (en) 2023-06-15

Similar Documents

Publication Publication Date Title
US10395840B1 (en) Multilayer ceramic electronic component
KR102129920B1 (ko) 적층 세라믹 전자부품 및 그에 포함된 인터포저
KR102586070B1 (ko) 적층 세라믹 전자부품
KR102270303B1 (ko) 적층형 커패시터 및 그 실장 기판
KR20190121200A (ko) 적층 세라믹 전자부품
US10395839B1 (en) Multilayer ceramic electronic component
KR102409107B1 (ko) 적층 세라믹 전자부품
KR102029597B1 (ko) 적층 세라믹 전자부품
KR102048155B1 (ko) 적층 세라믹 전자부품
KR102263865B1 (ko) 적층 세라믹 전자부품
KR20230103495A (ko) 적층형 커패시터
KR20230089157A (ko) 적층형 커패시터
KR20230103098A (ko) 적층형 커패시터
US20230139075A1 (en) Multilayer capacitor
KR102121578B1 (ko) 적층 세라믹 전자부품
US20230215648A1 (en) Multilayer capacitor
KR102442833B1 (ko) 적층 세라믹 전자부품
KR102449363B1 (ko) 적층 세라믹 전자부품
KR20230103099A (ko) 적층형 커패시터
KR20230096651A (ko) 적층형 커패시터
KR20230057674A (ko) 적층형 커패시터
KR20230086074A (ko) 적층형 커패시터
KR20230077153A (ko) 적층형 커패시터 및 적층형 커패시터 제조 방법
KR20200080208A (ko) 적층 세라믹 전자부품 및 그에 포함된 인터포저
KR20200040540A (ko) 적층 세라믹 전자부품