KR20230077153A - 적층형 커패시터 및 적층형 커패시터 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법은, 가이드 틀을 마련하는 단계와, 가이드 틀의 적어도 2개 면의 사이에서 적어도 2개 면에 각 측면의 적어도 일부분이 접하도록 적어도 하나의 유전체층을 형성하는 단계와, 가이드 틀의 적어도 2개 면의 사이에서 적어도 하나의 유전체층의 상면 상에 잉크젯 인쇄 방식으로 적어도 하나의 내부전극을 형성하는 단계와, 가이드 틀의 적어도 2개 면과 적어도 하나의 유전체층을 서로 분리하는 단계를 포함할 수 있다.
Description
본 발명은 적층형 커패시터 및 적층형 커패시터 제조 방법에 관한 것이다.
적층형 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 전자기기 부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전기기기(차량 포함) 부품으로서도 널리 사용되고 있다.
본 발명은 성능(예: 정전용량, 제조비용, 신뢰성, 내전압, 실장 효율) 대비 소형화에 유리한 적층형 커패시터 및 적층형 커패시터 제조 방법을 제공한다.
본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법은, 가이드 틀을 마련하는 단계; 상기 가이드 틀의 적어도 2개 면의 사이에서 상기 적어도 2개 면에 각 측면의 적어도 일부분이 접하도록 적어도 하나의 유전체층을 형성하는 단계; 상기 가이드 틀의 적어도 2개 면의 사이에서 상기 적어도 하나의 유전체층의 상면 상에 잉크젯 인쇄 방식으로 적어도 하나의 내부전극을 형성하는 단계; 및 상기 가이드 틀의 적어도 2개 면과 상기 적어도 하나의 유전체층을 서로 분리하는 단계; 를 포함할 수 있다.
본 발명의 일 실시 예에 따른 적층형 커패시터는, 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 적층 구조를 포함하는 바디; 및 상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극 각각의 두께인 TE는 0.25㎛ 이하이고, 상기 제1 및 제2 외부전극이 서로 마주보는 방향으로, 제1 공극(air gap)은 상기 적어도 하나의 제2 내부전극과 상기 제1 외부전극 사이에 위치하고, 상기 제1 및 제2 외부전극이 서로 마주보는 방향으로, 제2 공극은 상기 적어도 하나의 제1 내부전극과 상기 제2 외부전극 사이에 위치하고, 상기 바디의 상기 제1 방향의 일면에서 상기 적어도 하나의 제2 내부전극과 상기 제1 외부전극 사이에 상기 제1 방향으로 중첩되는 부분의 상기 제1 및 제2 외부전극이 서로 마주보는 방향에 대한 기울기는 θ1이고, 상기 바디의 상기 제1 방향의 일면에서 상기 적어도 하나의 제1 내부전극과 상기 제2 외부전극 사이에 상기 제1 방향으로 중첩되는 부분의 상기 제1 및 제2 외부전극이 서로 마주보는 방향에 대한 기울기는 θ2이고, {(θ1 + θ2) / 2}는 0도 초과 15도 미만일 수 있다.
본 발명의 일 실시 예에 따른 적층형 커패시터 및 적층형 커패시터 제조 방법은, 성능(예: 정전용량, 제조비용, 신뢰성, 내전압, 실장 효율) 대비 소형화에 유리할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 나타낸 사시도이다.
도 2는 도 1의 A-A'를 나타낸 단면도이다.
도 3은 도 1의 B-B'를 나타낸 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 적층형 커패시터의 소형화에 유리한 구조를 나타낸 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 가이드 틀을 마련하는 단계의 다양한 예를 나타낸 사시도이다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 적어도 하나의 유전체층을 형성하는 단계의 다양한 예를 나타낸 사시도이다.
도 7a 내지 도 7d는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 적어도 하나의 내부전극을 형성하는 단계의 다양한 예를 나타낸 사시도이다.
도 8은 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 적어도 하나의 유전체층과 적어도 하나의 내부전극이 적층된 구조(압착 가능 상태)에서 가이드 틀을 분리하기 전을 나타낸 사시도이다.
도 9a는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 분리하는 단계를 나타낸 사시도이다.
도 9b는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 절단하는 단계를 나타낸 사시도이다.
도 2는 도 1의 A-A'를 나타낸 단면도이다.
도 3은 도 1의 B-B'를 나타낸 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 적층형 커패시터의 소형화에 유리한 구조를 나타낸 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 가이드 틀을 마련하는 단계의 다양한 예를 나타낸 사시도이다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 적어도 하나의 유전체층을 형성하는 단계의 다양한 예를 나타낸 사시도이다.
도 7a 내지 도 7d는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 적어도 하나의 내부전극을 형성하는 단계의 다양한 예를 나타낸 사시도이다.
도 8은 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 적어도 하나의 유전체층과 적어도 하나의 내부전극이 적층된 구조(압착 가능 상태)에서 가이드 틀을 분리하기 전을 나타낸 사시도이다.
도 9a는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 분리하는 단계를 나타낸 사시도이다.
도 9b는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 절단하는 단계를 나타낸 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향(또는 제1 방향)과 동일한 개념으로 사용될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층형 커패시터를 설명하되, 특히 적층 세라믹 캐패시터(Multi-layer ceramic capacitor, MLCC)로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 나타낸 사시도이고, 도 2는 도 1의 A-A'를 나타낸 단면도이고, 도 3은 도 1의 B-B'를 나타낸 단면도이다. 도 1은 바디(110)의 내부를 나타내기 위해 약 1/4의 부피만큼 절단된 형태를 나타내나, 실제 적층형 커패시터(100)는 약 1/4의 부피만큼 절단되지 않을 수 있고, 중심에서부터 L 방향, W 방향 및 T 방향 각각을 기준으로 대략 대칭적인 형태일 수 있다.
도 1, 도 2 및 도 3을 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는, 바디(110), 제1 외부전극(131) 및 제2 외부전극(132)를 포함할 수 있다.
바디(110)는 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 적어도 하나의 유전체층(111)을 사이에 두고 제1 방향(예: T 방향)으로 교대로 적층된 적층 구조를 포함할 수 있다.
예를 들어, 바디(110)는 적층 구조의 소성에 의해 세라믹 바디로 구성될 수 있다. 여기서, 바디(110)에 배치된 적어도 하나의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
예를 들어, 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(T)의 양 측면을 갖는 육면체로 형성될 수 있으며, 상기 육면체의 모서리 및/또는 코너는 연마됨에 따라 둥근 형태일 수 있다. 다만, 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
적어도 하나의 유전체층(111)은 그 두께를 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전율을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 적층형 커패시터(100)의 요구 규격에 따라, 세라믹 분말에 다양한 세라믹 첨가제(예: MgO, Al2O3, SiO2, ZnO), 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
적어도 하나의 유전체층(111)의 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 적층형 커패시터(100)의 요구 규격(예: 전자기기용 커패시터와 같이 소형화 및/또는 고용량이 요구되거나, 전기기기용 커패시터와 같이 높은 내전압 특성 및/또는 강한 강도가 요구되는 등)에 따라 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
예를 들어, 적어도 하나의 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향(예: T 방향)을 따라 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
예를 들어, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다. 상기 도전성 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 잉크젯 인쇄 방식일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성함으로써, 바디(110)를 제작할 수 있다.
적층형 커패시터(100)의 정전용량은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 적층 방향(예: T 방향) 중첩 면적에 비례하고, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 총 적층 수에 비례하고, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 간격에 반비례할 수 있다. 상기 내부전극 간격은 적어도 하나의 유전체층(111) 각각의 두께와 실질적으로 동일할 수 있다.
적층형 커패시터(100)는 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 간격이 짧을수록 두께 대비 더 큰 정전용량을 가질 수 있다. 반면, 적층형 커패시터(100)의 내전압은 상기 내부전극 간격이 길수록 높을 수 있다. 따라서, 상기 내부전극 간격은 적층형 커패시터(100)의 요구 규격(예: 전자기기용 커패시터와 같이 소형화 및/또는 고용량이 요구되거나, 전기기기용 커패시터와 같이 높은 내전압 특성 및/또는 강한 강도가 요구되는 등)에 따라 조절될 수 있다. 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각의 두께도 상기 내부전극 간격의 영향을 받을 수 있다.
예를 들어, 적층형 커패시터(100)은 높은 내전압 특성 및/또는 강한 강도가 요구될 경우에 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 간격이 각각의 두께의 2배를 초과하도록 설계될 수 있다. 예를 들어, 적층형 커패시터(100)은 소형화 및/또는 고용량이 요구될 경우에 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각의 두께가 0.4㎛ 이하이고 총 적층수가 400층 이상이 되도록 설계될 수 있다.
제1 및 제2 외부전극(131, 132)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)에 각각 연결되도록 서로 이격되어 바디(110)에 배치될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132) 각각은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법, 도전성 페이스트를 인쇄하는 방법, 시트(Sheet) 전사, 패드(Pad) 전사 방법, 스퍼터 도금 또는 전해 도금 등으로 형성될 수 있다. 예를 들어, 제1 및 제2 외부전극(131, 132)은 상기 페이스트가 소성됨에 따라 형성된 소성층과 상기 소성층의 외면에 형성된 도금층을 포함할 수 있고, 상기 소성층과 상기 도금층 사이에 도전성 수지층을 더 포함할 수 있다. 예를 들어, 상기 도전성 수지층은 에폭시 같은 열경화성 수지에 도전성 입자가 함유됨에 따라 형성될 수 있다. 상기 금속 성분은 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 납(Pb), 주석(Sn) 등의 단독 또는 이들의 합금일 수 있으나, 이에 한정되지 않는다.
적층형 커패시터(100)은 외부 기판(예: 인쇄회로기판)에 실장 또는 내장될 수 있고, 제1 및 제2 외부전극(131, 132)을 통해 상기 외부 기판의 배선, 랜드, 솔더 및 범프 중 적어도 하나에 연결됨으로써, 상기 외부 기판에 전기적으로 연결된 회로(예: 집적회로, 프로세서)에 전기적으로 연결될 수 있다.
도 1, 도 2 및 도 3을 참조하면, 바디(110)는 상부 커버층(112), 하부 커버층(113) 및 코어 영역(115)을 포함할 수 있고, 코어 영역(115)은 마진 영역(114) 및 용량 영역(116)을 포함할 수 있다.
상부 및 하부 커버층(112, 113)은 제1 방향(예: T 방향)으로 코어 영역(115)을 사이에 두도록 배치되고 각각 적어도 하나의 유전체층(111) 각각보다 더 두꺼울 수 있다.
상부 및 하부 커버층(112, 113)은 외부 환경 요소(예: 수분, 도금액, 이물질)가 코어 영역(115)으로 침투하는 것을 막을 수 있고, 바디(110)를 외부 충격으로부터 보호할 수 있고, 바디(110)의 휨강도도 향상시킬 수 있다.
예를 들어, 상부 및 하부 커버층(112, 113)은 적어도 하나의 유전체층(111)와 동일한 재료나 다른 재료(예: 에폭시 수지와 같은 열경화성 수지)를 포함할 수 있다.
용량 영역(116)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 사이를 포함할 수 있으므로, 적층형 커패시터(100)의 정전용량을 형성할 수 있다.
용량 영역(116)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 적어도 하나의 유전체층(111)을 사이에 두고 제1 방향(예: T 방향)으로 교대로 적층된 적층 구조를 포함할 수 있고, 상기 적층 구조와 동일한 사이즈를 가질 수 있다.
마진 영역(114)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 경계선과 바디(110)의 표면 사이를 포함할 수 있다.
복수의 마진 영역(114)은 제1 방향(예: T 방향)에 수직인 제2 방향(예: W 방향)으로 용량 영역(116)을 사이에 두도록 배치될 수 있다. 예를 들어, 복수의 마진 영역(114)은 적어도 하나의 유전체층(111)과 유사한 방식(적층 방향 다름)으로 형성될 수 있다.
복수의 마진 영역(114)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 바디(110)에서 제2 방향(예: W 방향) 표면으로 노출되는 것을 막을 수 있으므로, 외부 환경 요소(예: 수분, 도금액, 이물질)가 상기 제2 방향 표면을 통해 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)으로 침투하는 것을 방지할 수 있고, 적층형 커패시터(100)의 신뢰성 및 수명을 향상시킬 수 있다. 또한, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은 복수의 마진 영역(114)으로 인해 제2 방향으로 효율적으로 확장하여 형성될 수 있으므로, 복수의 마진 영역(114)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 중첩 면적을 넓혀서 적층형 커패시터(100)의 정전용량 향상에도 기여할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 적층형 커패시터의 소형화에 유리한 구조를 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터는 각각 0.25㎛ 이하의 두께(TE)를 가지는 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)을 포함함으로써, 소형화에 유리해질 수 있다. 두께(TE)가 얇아질수록, 적어도 하나의 유전체층(111)의 두께(TD)도 얇아질 수 있고, 상부 및 하부 커버층(112, 113)과 제1 및 제2 외부전극(131, 132)의 두께도 얇아질 수 있기 때문이다.
예를 들어, 소형화된 바디(110)의 제1 및 제2 외부전극(131, 132)이 서로 마주보는 방향(예: L 방향)의 길이는 800㎛ 미만(예: 600㎛ 이하)이고, 소형화된 바디(110)의 상기 방향과 제1 방향(예: T 방향)에 수직인 방향(예: W 방향)의 폭은 400㎛ 미만(예: 300㎛ 이하)일 수 있다.
예를 들어, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은 0.25㎛ 이하와 같은 얇은 두께(TE)를 가지기 위해 잉크젯 인쇄 방식으로 형성될 수 있다. 잉크젯 인쇄 방식은 다른 인쇄 방식(예: 스크린 인쇄, 그라비아 인쇄)에 비해 상대적으로 도전성 페이스트의 점도 및/또는 인쇄위치를 더 자유롭고 섬세하게 설정할 수 있으므로, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 인쇄 해상도를 높이기 유리할 수 있다. 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 두께(TE) 대비 신뢰성(예: 연결성, 내전압 등)은 인쇄 해상도가 높을수록 높아질 수 있다.
따라서, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각의 두께(TE)가 0.25㎛ 이하일 경우, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)는 잉크젯 인쇄 방식에 의해 형성될 가능성이 높으나, 이에 한정되지는 않는다. 예를 들어, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은 0.25㎛ 이하의 두께(TE)를 가지더라도 신속한 인쇄를 위해 스크린 인쇄 및/또는 그라비아 인쇄에 의해 형성될 수도 있다. 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 잉크젯 인쇄 방식으로 형성되기 바람직할 수 있는 두께(TE)는 0.2㎛ 이상 0.25㎛ 이하일 수 있으나, 이에 한정되지 않는다.
적어도 하나의 유전체층(111)과 내부전극 간의 특성(예: 소성에 따른 부피 변화율) 및/또는 형태(예: 상면/하면 면적, 중심에서부터의 치우쳐짐 여부) 차이는, 바디(110)의 제조 과정(예: 압착, 소성)에서의 신뢰성 향상 한계로 작용할 수 있다.
제1 및 제2 외부전극(131, 132)이 서로 마주보는 방향(예: L 방향)으로, 제1 공극(151)은 적어도 하나의 제2 내부전극(122)과 제1 외부전극(131) 사이에 위치하고, 제2 공극(152)은 적어도 하나의 제1 내부전극(121)과 제2 외부전극(132) 사이에 위치할 수 있다.
제1 공극(151)은 적어도 하나의 제2 내부전극(122)과 제1 외부전극(131) 사이의 절연을 위한 L방향 마진의 적어도 일부분일 수 있고, 제2 공극(152)은 적어도 하나의 제1 내부전극(121)과 제2 외부전극(132) 사이의 절연을 위한 L방향 마진의 적어도 일부분일 수 있다.
L방향 마진의 적어도 일부분에 제1 및 제2 공극(151, 152)이 있을 경우, 제1 및 제2 공극(151, 152)은 적어도 하나의 유전체층(111)과 내부전극 간의 특성 및/또는 형태 차이에 따른 바디(110) 내부에서의 유동의 병목을 줄일 수 있으므로, 바디(110)의 제조 과정에서의 신뢰성(제1 신뢰성 요인)을 향상시킬 수 있다. 다만, L방향 마진의 제1 및 제2 공극(151, 152)은 L방향 마진의 단차(step)에 따른 신뢰성 한계(예: 내부전극간의 최소간격 감소에 따른 내전압 저하, 내부전극의 L방향 마진 근처에서의 끊어짐, 바디의 휨에 따른 실장 불량 가능성 등의 제2 신뢰성 요인)를 고려할 가능성을 높일 수 있다. 즉, 상기 제1 및 제2 신뢰성 요인은 L방향 마진의 관점에서 상충관계(trade-off)일 수 있다.
예를 들어, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 잉크젯 인쇄 방식에 의해 형성될 경우, 잉크젯 인쇄기는 L방향 마진의 적어도 일부분에 인쇄하지 않음으로써, 제1 및 제2 공극(151, 152)을 형성할 수 있다. 이에 따라, L방향 마진만큼의 인쇄 범위를 줄일 수 있으므로, 바디(110)는 잉크젯 인쇄 방식을 사용하더라도 더 신속하고 더 저렴하게 형성될 수 있다.
바디(110)의 제1 방향(예: T 방향)의 일면(예: 상면)에서 적어도 하나의 제2 내부전극(122)과 제1 외부전극(131) 사이에 제1 방향(예: T 방향)으로 중첩되는 부분의 제1 및 제2 외부전극(131, 132)이 서로 마주보는 방향(예: L 방향)에 대한 기울기는 θ1이고, 바디(110)의 제1 방향(예: T 방향)의 일면(예: 상면)에서 적어도 하나의 제1 내부전극(121)과 제2 외부전극(132) 사이에 제1 방향(예: T 방향)으로 중첩되는 부분의 제1 및 제2 외부전극(131, 132)이 서로 마주보는 방향(예: L 방향)에 대한 기울기는 θ2일 수 있다. 기울기인 θ1, θ2가 작을수록, L방향 마진의 단차에 따른 신뢰성 한계는 높아질 수 있다. 제1 및 제2 공극(151, 152)은 기울기인 θ1, θ2을 0도보다 크도록 만들 수 있고, 제1 및 제2 공극(151, 152)이 클수록 θ1, θ2도 커질 수 있다.
아래의 표 1은 기울기인 θ1, θ2에 따른 신뢰성(예: 내전압, 내부전극 끊어짐, 바디의 휨에 따른 실장 불량 가능성)을 나타낸다. 여기서, 신뢰성 OK는 해당 샘플의 신뢰성이 기준 신뢰성보다 높은 것을 나타내고, 신뢰성 NG는 해당 샘플의 신뢰성이 기준 신뢰성보다 낮은 것을 나타내며, 샘플 3과 샘플 4 간의 신뢰성 차이는 다른 인접 샘플 간의 신뢰성 차이에 비해 상대적으로 클 수 있으므로, 샘플 3과 샘플 4 사이의 신뢰성은 기준 신뢰성일 수 있다. 또는, 기준 신뢰성은 해당 샘플의 불량 여부를 결정하는 기준일 수도 있다.
| 샘플 순번 | {(θ1 + θ2) / 2} | 신뢰성 |
| 1 | 1도 | OK |
| 2 | 5도 | OK |
| 3 | 10도 | OK |
| 4 | 15도 | NG |
| 5 | 18도 | NG |
| 6 | 20도 | NG |
표 1을 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는 {(θ1 + θ2) / 2}가 0도 초과 15도 미만인 바디(110)를 포함함으로써, 0.25㎛ 이하의 얇은 두께(TE)의 내부전극이 적층된 구조를 가지면서도 신뢰성을 확보할 수 있으므로, 소형화에 유리할 수 있다.
적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각의 적층 수는 2개 이상일 수 있고, 바디(110)의 중심에 제1 방향(예: T 방향)으로 중첩되는 부분의 적어도 하나의 유전체층(111)의 두께는 TD일 수 있다. 복수의 제2 내부전극(122)과 제1 외부전극(131) 사이에서 복수의 제1 내부전극(122) 간의 간격과, 복수의 제1 내부전극(121)과 제2 외부전극(132) 사이에서 복수의 제2 내부전극(121) 간의 간격의 합에서 2를 나눈 두께는 TB일 수 있다. (TE + 2 * TD)는 TC일 수 있고, 바디(110)의 중심에 제1 방향(예: T 방향)으로 중첩되는 부분의 서로 인접한 3개 내부전극의 상부 내부전극과 하부 내부전극 사이의 간격일 수 있다.
아래의 표 2는 {TB / (TE + 2 * TD)}에 따른 신뢰성(예: 내전압, 내부전극 끊어짐, 바디의 휨에 따른 실장 불량 가능성)을 나타낸다. 샘플 10과 샘플 11 간의 신뢰성 차이는 다른 인접 샘플 간의 신뢰성 차이에 비해 상대적으로 클 수 있으므로, 샘플 10과 샘플 11 사이의 신뢰성은 기준 신뢰성일 수 있다.
| 샘플 순번 | {TB / (TE + 2 * TD)} | 신뢰성 |
| 7 | 0.95 | OK |
| 8 | 0.88 | OK |
| 9 | 0.85 | OK |
| 10 | 0.8 | OK |
| 11 | 0.74 | NG |
| 12 | 0.7 | NG |
표 2를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)의 TB는 (TE + 2 * TD)의 0.8배 이상 1배 미만일 수 있다. 이에 따라, 적층형 커패시터(100)는 0.25㎛ 이하의 얇은 두께(TE)의 내부전극이 적층된 구조를 가지면서도 신뢰성을 확보할 수 있으므로, 소형화에 유리할 수 있다.
한편, TB는 (TE + 2 * TD) 각각은, 복수의 제1 및 제2 내부전극(121, 122)에서, 제1 방향(예: T 방향)으로 바디(110)의 일면(예: 상면)에 가장 가까운 부분(예: 용량 영역의 상면)에서 바디(110)의 일면에 가장 먼 부분(예: 용량 영역의 하면)까지의 2% 지점을 포함하는 부분에서 측정되는 값일 수 있다.
TB, TE, TD, θ1 및 θ2 각각은, 바디(110)의 중심 지점을 포함하는 LT 평면이 노출되도록 바디(110)를 W 방향으로 연마하거나 절단함으로써 노출되는 LT 평면에서 측정될 수 있고, TB, TE 및 TD 각각은 해당 부분의 평균값으로 측정될 수 있다. 상기 평균값은 TB, TE 및 TD 각각에 해당되는 부분에서 L 방향으로 적분하고 해당되는 부분의 적분 방향 총 길이를 나눈 값으로 계산될 수 있다. 측정에 사용될 샘플의 개수는 특별히 한정되지 않으나, 10개 이상 20개 이하일 수 있다. 예를 들어, 측정에 사용될 샘플의 절반은 {(θ1 + θ2) / 2} 측정에 사용될 수 있고, 다른 절반은 {TB / (TE + 2 * TD)}의 측정에 사용될 수 있다.
TB, TE, TD, θ1 및 θ2 각각은, 마이크로미터, TEM(Transmission Electron Microscopy), AFM(Atomic Force Microscope), SEM(Scanning Electron Microscope), 광학 현미경(Optical Microscopy) 및 surface profiler 중 적어도 하나를 사용한 분석에 상기 LT 평면을 적용함에 의해 얻을 수 있는 이미지에 기반하여 측정될 수 있다. 예를 들어, TB, TE, TD, θ1 및 θ2 각각은 상기 이미지에서 해당 부분을 육안으로 구분하여 측정될 수 있고, 상기 이미지의 픽셀(pixel) 값들을 분류함으로써 해당 부분을 구분하여 측정될 수 있다. 여기서, 상기 이미지의 픽셀 값들에 대한 처리(예: 필터링, edge 검출 등)가 동반될 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 가이드 틀을 마련하는 단계의 다양한 예를 나타낸 사시도이다.
도 5a 내지 도 5c를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법은, 가이드 틀을 마련하는 단계(110-1a, 110-1b, 110-1c)를 포함할 수 있다.
도 5a 내지 도 5c를 참조하면, 가이드 틀(40)은 적어도 4개 면(40a, 40b, 40c, 40d)을 포함할 수 있다. 적어도 4개 면(40a, 40b, 40c, 40d)은 이후 단계에서 적어도 하나의 유전체층 및/또는 적어도 하나의 내부전극을 둘러쌀 수 있고, 적어도 4개 면(40a, 40b, 40c, 40d) 중 적어도 2개 면(40a, 40c)은 상기 이후 단계에서 적어도 하나의 유전체층 및/또는 적어도 하나의 내부전극의 각 측면에 접할 수 있다.
예를 들어, 가이드 틀(40)은 바디의 형태와 실질적으로 동일한 형태로 구현될 수 있고, 적어도 하나의 유전체층 및/또는 적어도 하나의 내부전극에 접한 상태에서 쉽게 분리될 수 있는 재료를 함유할 수 있고, 거푸집으로 구현될 수 있다.
도 5a 및 도 5c를 참조하면, 가이드 틀(40)은 적어도 하나의 유전체층과 적어도 하나의 내부전극을 지지하는 하면(40e, 45)을 더 포함할 수 있다. 이에 따라, 가이드 틀(40)은 적어도 하나의 유전체층과 적어도 하나의 내부전극이 적층된 구조의 안정성을 더 향상시킬 수 있다.
도 5c를 참조하면, 가이드 틀(40)의 하면(45)은 적어도 4개 면(40a, 40b, 40c, 40d)과 다른 재료로서 열가소성 절연 재료(예: PET(polyethylene terephthalate))를 포함할 수 있다. 이에 따라, 가이드 틀(40)은 적어도 하나의 유전체층과 적어도 하나의 내부전극이 적층된 구조에 대한 추가 공정(예: 압착, 소성)시의 안정성을 향상시킬 수 있다. 예를 들어, 가이드 틀(40)의 하면(45)과 적어도 4개 면(40a, 40b, 40c, 40d)은 서로 분리될 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 적어도 하나의 유전체층을 형성하는 단계의 다양한 예를 나타낸 사시도이다.
도 6a 및 도 6b를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법은, 가이드 틀(40)의 적어도 2개 면의 사이에서 적어도 2개 면에 각 측면의 적어도 일부분이 접하도록 적어도 하나의 유전체층(11)을 형성하는 단계(110-2a, 110-2b)를 포함할 수 있다.
이에 따라, 가이드 틀(40)은 적어도 하나의 유전체층(11)의 형태를 유지시킬 수 있으므로, 표 1의 {(θ1 + θ2) / 2}를 0도 초과 15도 미만으로 줄이거나, 표 2의 {TB / (TE + 2 * TD)}를 0.8 이상 1 미만으로 높일 수 있다.
도 6a를 참조하면, 적어도 하나의 유전체층(11)을 형성하는 단계(110-2a)는, 잉크젯 인쇄 방식으로 적어도 하나의 유전체층(11)을 형성하는 것을 포함할 수 있다. 잉크젯 인쇄 방식은 유전체 잉크젯 인쇄 헤드(50)가 L 방향 및 W 방향 이동하면서 유전체 잉크젯 인쇄 헤드(50) 내의 유전체(51)가 분사되는 방식일 수 있다. 여기서, 유전체(51)는 액적(droplet) 상태일 수 있고, 유전체 잉크젯 인쇄 헤드(50)의 토출구(outlet)를 통해 토출될 수 있다.
도 6b를 참조하면, 적어도 하나의 유전체층(11)은 미리 세라믹 시트로 구현된 상태에서 가이드 틀(40) 내에 삽입될 수도 있다.
도 7a 내지 도 7d는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 적어도 하나의 내부전극을 형성하는 단계의 다양한 예를 나타낸 사시도이다.
도 7a 내지 도 7d를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법은, 가이드 틀(40)의 적어도 2개 면의 사이에서 적어도 하나의 유전체층(11)의 상면 상에 잉크젯 인쇄 방식으로 적어도 하나의 내부전극(20)을 형성하는 단계(110-3a, 110-3b, 110-3c, 110-3d)를 포함할 수 있다. 여기서, 적어도 하나의 내부전극(20)은 각각의 두께가 0.25㎛ 이하가 되도록 형성될 수 있으나, 이에 한정되지 않는다. 잉크젯 인쇄 방식은 내부전극 잉크젯 인쇄 헤드(60)가 L 방향 및 W 방향 이동하면서 내부전극 잉크젯 인쇄 헤드(60) 내의 도전성 페이스트(61)가 분사되는 방식일 수 있다. 여기서, 도전성 페이스트(61)는 액적(droplet) 상태일 수 있고, 내부전극 잉크젯 인쇄 헤드(60)의 토출구(outlet)를 통해 토출될 수 있다.
도 7a 내지 도 7d에 도시된 적어도 하나의 내부전극을 형성하는 단계(110-3a, 110-3b, 110-3c, 110-3d)와 도 6a 및 도 6b에 도시된 적어도 하나의 유전체층을 형성하는 단계(110-2a, 110-2b)는, 각각 2번 이상 교대로 수행하여 복수의 내부전극(20)과 복수의 유전체층(11)을 형성하는 것을 포함할 수 있다.
도 7a를 참조하면, 적어도 하나의 유전체층(11)을 형성하는 단계(110-3a)는, 복수의 유전체층(11) 중 하나 상에 복수의 내부전극(20) 중 하나가 형성된 이후에 복수의 유전체층(11) 중 하나 상에서 복수의 내부전극(20) 중 하나가 형성되지 않은 공간(예: L방향 마진의 적어도 일부분)을 남기고 복수의 유전체층(11) 중 다른 하나를 형성하는 것을 포함할 수 있다.
상기 형성되지 않은 공간(예: L방향 마진의 적어도 일부분)은 적어도 하나의 유전체층(11)의 형태 유지의 한계로 작용할 수 있으나, 가이드 틀(40)은 적어도 하나의 유전체층(11)의 형태를 유지시킬 수 있으므로, 표 1의 {(θ1 + θ2) / 2}를 0도 초과 15도 미만으로 줄이거나, 표 2의 {TB / (TE + 2 * TD)}를 0.8 이상 1 미만으로 높일 수 있다. 또한, 가이드 틀(40)이 적어도 하나의 유전체층(11)의 형태를 유지시킬 수 있으므로, 도 4에 도시된 제1 및 제2 공극은 형성될 수 있다.
도 7b를 참조하면, 상기 형성되지 않은 공간(예: L방향 마진의 적어도 일부분)의 적어도 일부분에는 유전체 잉크젯 인쇄 헤드(50)로부터 유전체(51)가 분사될 수도 있다.
도 7c 및 도 7d를 참조하면, 적어도 하나의 내부전극(20)의 가이드 틀(40) 대비 크기는 더 커질 수 있다. 예를 들어, 적어도 하나의 내부전극(20)이 더 커지거나 가이드 틀(40)이 더 작아질 수 있다. 이에 따라, 절단 공정은 생략될 수 있다.
도 7d를 참조하면, 적어도 하나의 내부전극을 형성하는 단계(110-3d)는, 가이드 틀(40)의 적어도 2개 면에 각 측면의 적어도 일부분이 접하도록 적어도 하나의 내부전극(20)을 형성하는 것을 포함할 수 있다. 설계에 따라, 사이드 마진층은 가이드 틀(40)이 분리된 이후에 적어도 하나의 유전체층(11)의 2개 측면에 형성될 수 있고, 도 1에 도시된 마진 영역(114)의 적어도 일부분일 수 있다.
도 8은 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 적어도 하나의 유전체층과 적어도 하나의 내부전극이 적층된 구조(압착 가능 상태)에서 가이드 틀을 분리하기 전을 나타낸 사시도이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법은, 설계에 따라 압착이나 소성 같은 추가 단계(110-4)를 더 포함할 수 있다.
즉, 도 9a 및 도 9b에 도시될 단계의 이전에, 적어도 하나의 유전체층(11)과 적어도 하나의 내부전극이 적층된 구조는 제1 방향(예: T 방향)으로 압착될 수 있고, 소성될 수도 있다. 설계에 따라, 상기 적층된 구조는 도 1에 도시된 상부 커버층 및/또는 하부 커버층을 더 포함할 수 있다.
도 9a는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 분리하는 단계를 나타낸 사시도이다.
도 9a를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법은, 가이드 틀의 적어도 2개 면과 적어도 하나의 유전체층(11)을 서로 분리하는 단계(110-5a)를 포함할 수 있다.
가이드 틀이 하면을 포함할 경우, 가이드 틀은 적어도 4개 면과 하면이 서로 분리 가능하도록 설계될 수 있다. 즉, 가이드 틀의 일부분만 적어도 하나의 유전체층(11)으로부터 분리될 수도 있다.
도 9b는 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법의 절단하는 단계를 나타낸 사시도이다.
도 9b를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터 제조 방법은, 분리하는 단계(110-5a) 이후에 적어도 하나의 유전체층(11)과 적어도 하나의 내부전극이 적층된 구조를 절단하는 단계(110-5b)를 포함할 수 있다.
예를 들어, 상기 적층된 구조는 도 7a 및 도 7b에 도시된 내부전극(20)의 개수(예: 6개)만큼 분할되도록 절단면(CUT1, CUT2, CUT3)을 따라 절단될 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
40: 가이드 틀(guide frame)
45: 가이드 틀의 하면
50: 유전체 잉크젯 인쇄 헤드
51: 분사되는 유전체
60: 내부전극 잉크젯 인쇄 헤드
61: 분사되는 도전성 페이스트
100: 적층형 커패시터
110: 바디(body)
111: 유전체층
112: 상부 커버층
113: 하부 커버층
114: 마진 영역
115: 코어 영역
116: 용량 영역
121: 제1 내부전극
122: 제2 내부전극
131: 제1 외부전극
132: 제2 외부전극
45: 가이드 틀의 하면
50: 유전체 잉크젯 인쇄 헤드
51: 분사되는 유전체
60: 내부전극 잉크젯 인쇄 헤드
61: 분사되는 도전성 페이스트
100: 적층형 커패시터
110: 바디(body)
111: 유전체층
112: 상부 커버층
113: 하부 커버층
114: 마진 영역
115: 코어 영역
116: 용량 영역
121: 제1 내부전극
122: 제2 내부전극
131: 제1 외부전극
132: 제2 외부전극
Claims (16)
- 가이드 틀을 마련하는 단계;
상기 가이드 틀의 적어도 2개 면의 사이에서 상기 적어도 2개 면에 각 측면의 적어도 일부분이 접하도록 적어도 하나의 유전체층을 형성하는 단계;
상기 가이드 틀의 적어도 2개 면의 사이에서 상기 적어도 하나의 유전체층의 상면 상에 잉크젯 인쇄 방식으로 적어도 하나의 내부전극을 형성하는 단계; 및
상기 가이드 틀의 적어도 2개 면과 상기 적어도 하나의 유전체층을 서로 분리하는 단계; 를 포함하는 적층형 커패시터 제조 방법.
- 제1항에 있어서, 상기 가이드 틀은,
상기 적어도 하나의 유전체층과 상기 적어도 하나의 내부전극을 둘러싸고 상기 적어도 하나의 유전체층의 각 측면의 적어도 일부분에 접하는 적어도 4개 면을 포함하고,
상기 적어도 4개 면은 상기 적어도 2개 면을 포함하는 적층형 커패시터 제조 방법.
- 제2항에 있어서, 상기 가이드 틀은,
상기 적어도 하나의 유전체층과 상기 적어도 하나의 내부전극을 지지하는 하면을 더 포함하는 적층형 커패시터 제조 방법.
- 제3항에 있어서,
상기 가이드 틀의 하면은 상기 적어도 4개 면과 다른 재료로서 열가소성 절연 재료를 포함하는 적층형 커패시터 제조 방법.
- 제3항에 있어서, 상기 분리하는 단계는,
상기 적어도 4개 면과 상기 가이드 틀의 하면을 서로 분리하는 것을 포함하는 적층형 커패시터 제조 방법.
- 제1항에 있어서, 상기 분리하는 단계는,
상기 적어도 하나의 유전체층과 상기 적어도 하나의 내부전극이 적층된 구조가 적층 방향으로 압착된 이후에 상기 가이드 틀의 적어도 2개 면과 상기 적어도 하나의 유전체층을 서로 분리하는 것을 포함하는 적층형 커패시터 제조 방법.
- 제1항에 있어서,
상기 분리하는 단계 이후에 상기 적어도 하나의 유전체층과 상기 적어도 하나의 내부전극이 적층된 구조를 절단하는 단계를 더 포함하는 적층형 커패시터 제조 방법.
- 제1항에 있어서, 상기 적어도 하나의 유전체층을 형성하는 단계는,
잉크젯 인쇄 방식으로 상기 적어도 하나의 유전체층을 형성하는 것을 포함하는 적층형 커패시터 제조 방법.
- 제1항에 있어서, 상기 적어도 하나의 내부전극을 형성하는 단계는,
상기 가이드 틀의 적어도 2개 면에 각 측면의 적어도 일부분이 접하도록 상기 적어도 하나의 내부전극을 형성하는 것을 포함하는 적층형 커패시터 제조 방법.
- 제1항에 있어서,
상기 적어도 하나의 내부전극을 형성하는 단계와 상기 적어도 하나의 유전체층을 형성하는 단계는, 각각 2번 이상 교대로 수행하여 복수의 내부전극과 복수의 유전체층을 형성하는 것을 포함하고,
상기 적어도 하나의 유전체층을 형성하는 단계는, 상기 복수의 유전체층 중 하나 상에 상기 복수의 내부전극 중 하나가 형성된 이후에 상기 복수의 유전체층 중 하나 상에서 상기 복수의 내부전극 중 하나가 형성되지 않은 공간을 남기고 상기 복수의 유전체층 중 다른 하나를 형성하는 것을 포함하는 적층형 커패시터 제조 방법.
- 제1항에 있어서, 상기 적어도 하나의 내부전극을 형성하는 단계는,
상기 적어도 하나의 내부전극 각각의 두께가 0.25㎛ 이하가 되도록 상기 적어도 하나의 내부전극을 형성하는 것을 포함하는 적층형 커패시터 제조 방법.
- 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 적층 구조를 포함하는 바디; 및
상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고,
상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극 각각의 두께인 TE는 0.25㎛ 이하이고,
상기 제1 및 제2 외부전극이 서로 마주보는 방향으로, 제1 공극(air gap)은 상기 적어도 하나의 제2 내부전극과 상기 제1 외부전극 사이에 위치하고,
상기 제1 및 제2 외부전극이 서로 마주보는 방향으로, 제2 공극은 상기 적어도 하나의 제1 내부전극과 상기 제2 외부전극 사이에 위치하고,
상기 바디의 상기 제1 방향의 일면에서 상기 적어도 하나의 제2 내부전극과 상기 제1 외부전극 사이에 상기 제1 방향으로 중첩되는 부분의 상기 제1 및 제2 외부전극이 서로 마주보는 방향에 대한 기울기는 θ1이고,
상기 바디의 상기 제1 방향의 일면에서 상기 적어도 하나의 제1 내부전극과 상기 제2 외부전극 사이에 상기 제1 방향으로 중첩되는 부분의 상기 제1 및 제2 외부전극이 서로 마주보는 방향에 대한 기울기는 θ2이고,
{(θ1 + θ2) / 2}는 0도 초과 15도 미만인 적층형 커패시터.
- 제12항에 있어서,
상기 적어도 하나의 제1 내부전극은 복수의 제1 내부전극을 포함하고,
상기 적어도 하나의 제2 내부전극은 복수의 제2 내부전극을 포함하고,
상기 바디의 중심에 상기 제1 방향으로 중첩되는 부분의 상기 적어도 하나의 유전체층의 두께는 TD이고,
상기 복수의 제2 내부전극과 상기 제1 외부전극 사이에서 상기 복수의 제1 내부전극 간의 간격과, 상기 복수의 제1 내부전극과 상기 제2 외부전극 사이에서 상기 복수의 제2 내부전극 간의 간격의 합에서 2를 나눈 두께는 TB이고,
TB는 (TE + 2 * TD)의 0.8배 이상 1배 미만인 적층형 커패시터.
- 제13항에 있어서,
TB 및 (TE + 2 * TD) 각각은,
상기 복수의 제1 및 제2 내부전극에서, 상기 제1 방향으로 상기 바디의 일면에 가장 가까운 부분에서 상기 바디의 일면에 가장 먼 부분까지의 2% 지점을 포함하는 부분에서 측정되는 값인 적층형 커패시터.
- 제12항에 있어서,
상기 바디의 상기 제1 및 제2 외부전극이 서로 마주보는 방향의 길이는 800㎛ 미만이고,
상기 바디의 상기 제1 및 제2 외부전극이 서로 마주보는 방향과 상기 제1 방향에 수직인 방향의 폭은 400㎛ 미만인 적층형 커패시터.
- 제15항에 있어서,
TE는 0.2㎛ 이상 0.25㎛ 이하인 적층형 커패시터.
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|---|---|---|---|
| KR1020210164108A KR20230077153A (ko) | 2021-11-25 | 2021-11-25 | 적층형 커패시터 및 적층형 커패시터 제조 방법 |
| JP2022156898A JP2023078071A (ja) | 2021-11-25 | 2022-09-29 | 積層型キャパシタ及び積層型キャパシタの製造方法 |
| US17/959,575 US20230170141A1 (en) | 2021-11-25 | 2022-10-04 | Multilayer capacitor and method of manufacturing the same |
| CN202211483614.0A CN116168951A (zh) | 2021-11-25 | 2022-11-24 | 多层电容器和制造该多层电容器的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210164108A KR20230077153A (ko) | 2021-11-25 | 2021-11-25 | 적층형 커패시터 및 적층형 커패시터 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
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| KR1020210164108A KR20230077153A (ko) | 2021-11-25 | 2021-11-25 | 적층형 커패시터 및 적층형 커패시터 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060104373A (ko) | 2005-03-30 | 2006-10-09 | 삼성전기주식회사 | 어레이형 적층 세라믹 콘덴서 및 그 제조 방법 |
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- 2021-11-25 KR KR1020210164108A patent/KR20230077153A/ko unknown
-
2022
- 2022-09-29 JP JP2022156898A patent/JP2023078071A/ja active Pending
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060104373A (ko) | 2005-03-30 | 2006-10-09 | 삼성전기주식회사 | 어레이형 적층 세라믹 콘덴서 및 그 제조 방법 |
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