KR20180057105A - 커패시터 및 그 제조 방법 - Google Patents

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KR20180057105A
KR20180057105A KR1020160155315A KR20160155315A KR20180057105A KR 20180057105 A KR20180057105 A KR 20180057105A KR 1020160155315 A KR1020160155315 A KR 1020160155315A KR 20160155315 A KR20160155315 A KR 20160155315A KR 20180057105 A KR20180057105 A KR 20180057105A
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박종환
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삼성전기주식회사
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Abstract

본 발명은 유전층과 상기 유전층을 사이에 두고 번갈아 배치되는 복수의 제 1 및 제2 내부전극을 포함하고, 서로 대향하는 제1 및 제2면, 상기 제1 및 제2면과 연결되고 서로 대향하는 제3 및 제4면, 제1 및 제2면과 연결되고 제3 및 제4면과 연결되며 서로 대향하는 제5 및 제6면을 포함하며, 상기 제1 및 제2 내부전극의 일단이 각각 상기 제3 및 제4면을 통해 노출되는 바디; 상기 제3 및 제4면에 각각 배치된 제1 및 제2 연결전극; 상기 제1면에 배치된 제1 절연층; 상기 제1 절연층의 일면에 배치되며, 상기 제1 및 제2 연결전극과 각각 연결되는 제1 및 제2 단자전극; 및 상기 제2면 내지 제6면에 배치된 제2 절연층; 을 포함하는 커패시터를 제공한다.

Description

커패시터 및 그 제조 방법{CAPACITOR AND METHOD OF FABRICATING THE SAME}
본 발명은 커패시터 및 그 제조 방법에 관한 것이다.
자동차 전동화에 수반하여 전자제어화가 진행되면서 자동차에 탑재되는 ECU(Electrical Control Unit) 수가 증가하고 있다. 또한, ECU간의 네트워크화로 운전제어 시스템은 고도로 복잡해지고 있으며, 네트워크화된 ECU는 자동차 운전 시스템의 종합적 관리, 제어를 담당한다. 따라서 ECU는 자동차의 안전성능과 직접적인 관련이 있으며, 개개의 ECU에는 엄격한 신뢰성 및 내구성이 요구된다. ECU의 사용환경은 고온이면서 급격한 온도변화도 발생하며, 진동이나 충격 등의 기계적 스트레스에도 장시간 노출된다. ECU를 구성하는 전자부품은 ECU 사용환경에서 전기적 성능을 발휘하고, 장기 신뢰성과 내구성을 만족해야만 한다.
이와 같은 신뢰성 및 내구성에 대한 요구는 ECU를 구성하는 수동 부품에도 마찬가지로 요구된다. 특히, 이러한 신뢰성 및 내구성에 대한 요구는 통상적인 환경뿐만 아니라 극한 상황에서 발생하는 스트레스에 대해서도 안전성 보장이 요구되고 있다.
따라서 ECU를 포함하여 고신뢰성 및 안정성 보장이 요구되는 전자 부품에 이용될 수 있는 커패시터가 필요한 실정이다.
대한민국 공개특허공보 제2013-0040423호 대한민국 공개특허공보 제2015-0047384호 대한민국 공개특허공보 제2015-0118385호
본 발명의 여러 목적 중 하나는, 기계적 스트레스로부터 커패시터를 보호하고, 커패시터의 내습성을 향상시켜 신뢰성 및 안정성을 향상시킬 수 있는 커패시터를 제공하는 것이다.
본 발명의 여러 목적 중 다른 하나는 바디의 실장면으로 제공되는 면에 제1 절연층을 형성하여 어쿠스틱 노이즈의 저감효과를 가질 수 있는 커패시터를 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 신규한 구조의 커패시터를 제안하고자 하며, 구체적으로, 유전층과 상기 유전층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부전극을 포함하고, 서로 대향하는 제1 및 제2면, 상기 제1 및 제2면과 연결되고 서로 대향하는 제3 및 제4면, 제1 및 제2면과 연결되고 제3 및 제4면과 연결되며 서로 대향하는 제5 및 제6면을 포함하며, 상기 제1 및 제2 내부전극의 일단이 각각 상기 제3 및 제4면을 통해 노출되는 바디; 상기 제3 및 제4면에 각각 배치된 제1 및 제2 연결전극; 상기 제1면에 배치된 제1 절연층; 상기 제1 절연층의 일면에 배치되며, 상기 제1 및 제2 연결전극과 각각 연결되는 제1 및 제2 단자전극; 및 상기 제2면 내지 제6면에 배치된 제2 절연층;을 포함한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 다른 예를 통하여 신규한 구조의 커패시터를 효율적으로 제조할 수 있는 제조 방법을 제안하고자 하며, 구체적으로, 유전층과 상기 유전층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부전극을 포함하고, 서로 대향하는 제1 및 제2면, 상기 제1 및 제2면과 연결되고 서로 대향하는 제3 및 제4면, 제1 및 제2면과 연결되고 제3 및 제4면과 연결되며 서로 대향하는 제5 및 제6면을 포함하며, 상기 제1 및 제2 내부전극의 일단이 각각 제3 및 제4면을 통해 노출되는 바디를 마련하는 단계; 상기 제3면 및 제4면에 각각 제1 및 제2 연결전극을 형성하는 단계; 상기 제1면에 제1 절연층을 형성하는 단계; 상기 제1 절연층의 일면에 상기 제1 및 제2 연결전극과 각각 연결되는 제1 및 제2 단자전극;을 형성하는 단계; 및 상기 제2면 내지 제6면에 제2 절연층을 형성하는 단계;를 포함한다.
본 발명의 일 실시예에 따른 커패시터는 바디를 보호하는 제1 및 제2 절연층을 포함하기 때문에 기계적 스트레스로부터 커패시터를 보호하고, 커패시터의 내습성을 향상시켜 신뢰성 및 안정성을 향상시킬 수 있다.
또한 본 발명의 일 실시예에 따른 커패시터는 바디의 실장면으로 제공되는 면에 제1 절연층이 배치되기 때문에 어쿠스틱 노이즈의 저감효과를 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 3은 본 발명의 다른 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다.
도 4는 도 3의 II-II`의 단면도를 개략적으로 도시한 것이다.
도 5 내지 도 11은 본 발명의 또 다른 실시예에 따른 커패시터의 제조 방법을 각 단계를 도시한 것이다.
도 12는 본 발명의 일 실시예에 따른 커패시터가 실장된 실장 기판의 사시도를 개략적으로 도시한 것이다.
도 13은 본 발명의 커패시터가 LSI 전원회로의 디커플링 커패시터(decoupling capacitor)로 사용되는 일 실시 예를 개략적으로 나타낸 회로도이다.
도 14는 도 13의 커패시터의 전류 변화 및 전압 변동을 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
커패시터
도 1은 본 발명의 일 실시예에 따른 커패시터(100)의 사시도를 개략적으로 도시한 것이며, 도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 1 및 2를 참조하여 본 발명의 일 실시예에 따른 커패시터(100)의 구조를 살펴보도록 한다.
본 발명의 일 실시예에 따른 커패시터(100)는 바디(110), 내부전극(121, 122), 연결전극(131, 132), 제1 절연층(140), 단자전극(151, 152) 및 제2 절연층(160)을 포함한다.
바디(110)의 각 면을 설명하기 위해 도 5를 참조하면, 바디(110)는 서로 마주보는 Z 방향의 제1면(S1) 및 제2면(S2)과, 제1면(S1) 및 제2면(S2)을 연결하며 서로 마주보는 X 방향의 제3면(S3) 및 제4면(S4)과, 서로 마주보는 Y 방향의 제5면(S5) 및 제6면(S6)을 가질 수 있다.
이하, 바디(110)의 제1면 내지 제6면의 위치에 대해서는 도 5를 참조하여 설명하도록 한다.
이러한 바디(110)는 복수의 유전층(111)을 제1면(S1)에 대해 수평 또는 수직이 되게 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 육면체 형상일 수 있다.
바디(110)를 형성하는 복수의 유전층(111)은 소결된 상태로서, 인접하는 유전층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 유전층(111)에는 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
이러한 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 복수의 내부전극을 가지는 액티브층과, 마진부로서 상기 액티브층의 주변에 각각 배치되는 커버층을 포함할 수 있다.
커버층은 내부전극이 포함되지 않은 복수의 유전층을 적층하여 형성될 수 있다.
커버층은 내부전극을 포함하지 않는 것을 제외하고는 유전층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버층은 단일 유전층 또는 2 개 이상의 유전층을 상기 액티브층의 최외곽에 위치한 내부전극의 양측에 각각 적층하여 형성할 수 있으며, 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 액티브층은 유전층(111)을 사이에 두고 복수의 제1 및 제2 내부전극(121, 122)을 번갈아 적층하여 형성할 수 있다.
제1 및 제2 내부전극(121, 122)은 각각 바디(110)의 제3면(S3) 및 제4면(S4)으로 노출된다.
제1 및 제2 내부전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 바디(110)의 내부에 형성되며, 유전층(111)을 사이에 두고 서로 대향하도록 번갈아 배치된다.
이때, 제1 및 제2 내부전극(121, 122)은 중간에 배치된 유전층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 연결전극(131)은 바디(110)의 제3면(S3)에 배치된다.
제1 연결전극(131)은 바디(110)의 제3면(S3)에 형성되는 제1 베이스부(131a)를 포함한다.
이때, 제1 연결전극(131)은 필요시 제1 베이스부(131a)에서 바디(110)의 제1, 2, 5 및 6 면(S1, S2, S5, S6)의 일부까지 연장되는 제1 밴드부(131b)를 더 포함할 수 있다.
제2 연결전극(132)은 바디(110)의 제4면(S4)에 배치된다.
제2 연결전극(132)은 제1 연결전극(131)과는 다른 극성의 전기를 인가 받는 전극으로서, 바디(110)의 제4면(S4)에 형성되는 제2 베이스부(132a)를 포함한다.
이때, 제2 연결전극(132)은 필요시 제2 베이스부(132a)에서 바디(110)의 제1, 2, 5 및 6 면(S1, S2, S5, S6)의 일부까지 연장되는 제2 밴드부(132b)를 더 포함할 수 있다.
제1 연결전극(131)은 제3면(S3)으로 노출된 제1 내부전극(121)과 전기적으로 연결되고, 제2 연결전극(132)은 제4면(S4)으로 노출된 제2 내부전극(122)과 전기적으로 연결된다.
제1 및 제2 연결전극(131, 132)은 금속 분말과 유리(glass)를 함유한 조성물을 소결하여 형성될 수 있다.
연결전극(131, 132)의 형성에 이용되는 도전성 분말은 구리(Cu), 은(Ag), 팔라듐(Pd) 등의 도전성 물질을 포함할 수 있으나, 이에 제한 되는 것은 아니다.
연결전극(131, 132)은 후술하는 단자전극(151, 152)과 내부전극(121, 122)을 서로 전기적으로 연결하는 역할을 수행한다.
바디(110)의 제1면(S1)에는 제1 절연층(140)이 배치된다.
제1 절연층(140)은 열경화성 수지 일 수 있으며, 예를 들어 에폭시 수지 일 수 있다.
제1 절연층(140)의 제1면(S1)과 접하는 면에 대향하는 면은 실장면으로 제공될 수 있다.
실장면 방향인 바디(110)의 제1면(S1)에 제1 절연층(140)이 배치되기 때문에 기판에 커패시터(100)가 실장되어 커패시터(100)가 동작할 때, 제1 절연층(140)이 커패시터의 동작시 발생하는 진동을 흡수하는 댐퍼(damper) 역할을 수행할 수 있다.
특히, 후술하는 제2 절연층(160)보다 제1 절연층(140)을 탄성이 높은 물질로 형성함으로써 커패시터 동작시 발생하는 진동을 흡수하는 댐퍼 역할을 수행할 수 있다.
즉, 본 발명의 일 실시예에 따른 커패시터(100)는 제1면(S1)에 제1 절연층(140)을 포함하기 때문에 커패시터(100)의 어쿠스틱 노이즈의 저감 효과를 가질 수 있다.
또한, 제1 절연층(140)이 바디(110)의 실장면 방향인 제1면(S1)에 배치되어 기판으로부터 전달되는 기계적 스트레스로부터 커패시터(100)를 보호하여, 커패시터(100)의 신뢰성 및 안정성이 향상될 수 있다.
제1 절연층(140)의 일면, 즉 실장면에는 제1 및 제2 단자전극(151, 152)이 배치된다.
제1 및 제2 단자전극(151, 152)은 각각 제1 및 제2 연결전극(131, 132)와 연결된다.
제1 및 제2 단자전극(151, 152)은 금속 분말과 고분자 수지를 포함하는 조성물을 이용하여 형성될 수 있다. 예를 들어, 제1 및 제2 단자전극(151, 152)에 포함되는 고분자 수지를 후술하는 제2 절연층(160)과 같은 고분자 수지로 형성함으로써 제1 및 제2 단자전극(151, 152)과 제2 절연층(160) 사이의 접착력을 현저히 향상시킬 수 있다.
단자전극(151, 152)의 형성에 이용되는 금속 분말은 구리(Cu), 은(Ag), 팔라듐(Pd) 등의 도전성 물질을 포함할 수 있으나, 이에 제한 되는 것은 아니다.
또한, 제1 및 제2 단자전극(151, 152)은 제1 및 제2 연결전극(131, 132)과 동일한 재료 및 방법으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
바디(110)와 제1 절연층(140)이 적층된 구조를 적층체라고 정의할 수 있다. 이때, 본 발명의 일 실시예에 따른 커패시터(100)는 적층체의 길이 방향(L)의 양 단면에는 제1 및 제2 단자전극(151, 152)이 배치될 수 있다.
예를 들어, 제1 단자전극(151)은 적층체의 일 단면을 덮도록 배치되며, 제2 단자전극(152)은 적층체의 타 단면을 덮도록 배치될 수 있다.
이때, 제1 단자전극(151)은 제3면(S3)에 배치된 제1 연결전극(131) 상에 배치되어, 제1 절연층(140)의 실장면까지 연장되도록 형성될 수 있다. 또한, 제2 단자전극(152)은 제4면(S4)에 배치된 제2 연결전극(132) 상에 배치되어, 제1 절연층(140)의 실장면까지 연장되도록 형성될 수 있다.
바디(110)의 제2면 내지 제6면(S2, S3, S4, S5, S6)에는 제2 절연층(160)이 배치된다.
제2 절연층은 바디(110)의 제2면 내지 제6면(S2, S3, S4, S5, S6)을 덮도록 배치되기 때문에, 제1 및 제2 연결전극(131, 132)은 제2 절연층(160)에 의해 외부로 노출되지 않도록 밀봉된다. 또는, 제1 및 제2 연결전극(131, 132)이 제1 및 제2 밴드부(131b, 132b)를 포함하는 경우, 제1 및 제2 연결전극(131, 132)은 제1 절연층(140)과 제2 절연층(160)에 의해 외부로 노출되지 않도록 밀봉된다.
이때, 제1 및 제2 단자전극(151, 152) 중 제1 절연층(140)의 실장면에 배치된 부분은 제2 절연층(160)에 의해 덮어지지 않아 외부로 노출된다.
또는 제1 및 제2 단자전극(151, 152) 중 실장면에 배치된 부분과 실장면으로부터 인접하는 면의 일부는 제2 절연층(160)에 의해 덮어지지 않아, 외부로 노출될 수 있다.
본 발명의 일 실시예에 따른 커패시터(100)는 외부 전원과 연결되는 단자전극(151, 152)의 일부를 제외한 나머지 모든 부분이 제1 절연층(140) 및 제2 절연층(160)에 의해 밀봉될 수 있으므로, 커패시터(100)의 내습성이 향상된다.
또한, 제2 절연층(160)은 바디(110)의 제2면 내지 제6면(S2, S3, S4, S5, S6)을 덮도록 배치되기 때문에, 외부에서 인가되는 기계적 스트레스로부터 바디(110)의 제2면 내지 제6면(S2, S3, S4, S5, S6)를 보호할 수 있다.
또한, 제2 절연층(160)과 단자전극(151, 152)이 접촉하는 부분 중 외부로 노출된 부분으로 습기 또는 전도성 이물질이 유입되는 경우에도 습기 또는 전도성 이물질이 유입되는 경로가 길기 때문에 커패시터(100)의 내습성 및 전도성 이물질에 대한 신뢰성이 향상될 수 있다.
제2 절연층(160)은 제1 절연층(140)의 적어도 일부를 덮도록 배치될 수 있다ㅏ.
제2 절연층(160)이 제1 절연층(140)의 적어도 일부를 덮도록 배치됨으로써 바디(110), 제1 및 제2 연결전극(131, 132)이 제조 오차 등으로 외부로 노출될 가능성이 적어진다. 또한, 제1 절연층(140) 및 제2 절연층(160)이 동종의 재료로 형성되는 경우에 제1 절연층(140) 및 제2 절연층(160)이 외부의 스트레스에 의해 바디(110)로부터 떨어지는 것을 방지할 수 있다.
제2 절연층(160)은 열경화성 수지를 이용하여 형성될 수 있으며, 예를 들어 에폭시 수지를 이용하여 형성될 수 있다.
제1 및 제2 단자전극(151, 152) 중 외부로 노출된 영역, 즉 제2 절연층(160)이 형성되지 않은 영역에는 각각 제1 및 제2 도금층(171, 172)이 배치될 수 있다.
제1 및 제2 도금층(171, 172)는 니켈 도금층과 주석 도금층을 포함할 수 있으나 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 따른 커패시터(100)는 커패시터(100)의 실장면 또는 실장면에 인접하는 부분에만 제1 및 제2 도금층(171, 172)이 형성되며, 그 외의 부분에는 제1 절연층(140) 또는 제2 절연층(160)이 배치되어 있다.
따라서, 커패시터(100)를 실장할 때, 솔더가 커패시터(100)의 실장면 또는 실장면에 인접하는 부분에만 부착되기 때문에 실장에 필요한 면적이 감소하고, 이에 따라 커패시터(100)의 실장 효율이 증가될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 커패시터(100`)의 사시도를 개략적으로 도시한 것이며, 도 4는 도 3의 II-II`의 단면도를 개략적으로 도시한 것이다.
본 발명의 다른 실시예에 따른 커패시터(100`)의 구조를 설명함에 있어서, 전술항 도 1 및 2의 커패시터(100)와 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 3 및 4를 참조하면, 본 발명의 다른 실시예에 따른 커패시터(100`)는 제1 단자전극(151`)이 제1 절연층(140)의 일면, 즉 실장면으로부터 제5면(S5) 및 제6면(S6)으로 각각 연장되어 제1 밴드부(131b)와 연결되고, 제2 단자전극(152`)이 제1 절연층(140)의 일면으로부터 제5면(S5) 및 제6면(S6)으로 각각 연장되어 제2 밴드부(132b)와 연결된다.
제2 절연층(160)은 바디(110)의 제2 내지 제6면(S2, S3, S4, S5, S6)에 배치되기 때문에, 제1 및 제2 단자전극(151`, 152`) 중 제5면(S5) 및 제6면(S6)으로 연장된 부분 중 일부가 제2 절연층(160)에 의해 덮인다.
이때, 제1 및 제2 단자전극(151`, 152`) 중 제2 절연층(160)에 의해 덮이지 않은 부분에 각각 제1 및 제2 도금층(171, 172)이 배치된다.
본 발명의 일 실시예에 따른 커패시터(100)와 달리 본 발명의 다른 실시예에 따른 커패시터(100`)는 커패시터(100`)의 길이 방향의 양 단면에 제1 및 제2 단자전극(151`, 152`)이 형성되지 않기 때문에, 커패시터(100`)의 길이 방향의 양 단면에는 도금층(171, 172)도 형성되지 않는다.
따라서, 커패시터(100`)를 실장할 때, 솔더가 커패시터(100`)의 길이 방향의 양 단면에는 부착되지 않기 때문에 실장에 필요한 면적이 본 발명의 일 실시예에 따른 커패시터(100)에 비해 더욱 감소하고, 이에 따라 커패시터(100`)의 실장 효율이 더욱 증가될 수 있다.
도 5 내지 도 11은 본 발명의 또 다른 실시예에 따른 커패시터의 제조 방법을 각 단계를 도시한 것이다.
이하, 도 5 내지 11을 참조하여, 본 발명의 또 다른 실시예에 따른 커패시터의 제조 방법을 설명하도록 한다.
본 발명의 또 다른 실시예에 따른 커패시터의 제조 방법을 설명하는데 있어서, 필요한 경우 도 1 내지 4를 보조적으로 참조하도록 한다.
먼저, 도 5를 참조하면, 바디(110)를 마련하는 단계와 제1 및 제2 연결전극(131, 132)을 형성하는 단계가 수행될 수 있다.
바디(110)를 마련하기 위해, 복수의 세라믹 시트를 마련한다. 세라믹 시트는 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
세라믹 시트의 상부에 도전성 페이스트를 이용하여 제1 및 제2 내부전극을 인쇄한다. 내부전극의 형성에 이용된 도전성 페이스트는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다. 내부전극을 형성하는 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
내부전극이 인쇄된 세라믹 시트를 적층, 압착 및 소성하여 바디(110)를 형성한다. 바디(110)는 세라믹 시트가 적층된 것을 적층, 압착 및 소성한 후에 적절한 크기로 절단하여 형성될 수 있다.
세라믹 시트가 적층될 때, 상부 및 하부에는 내부전극이 인쇄되지 않은 세라믹 시트를 적층하여 상부 및 하부 커버층을 형성할 수 있다. 이때, 내부전극이 인쇄된 부분을 액티브층으로 정의할 수 있으며, 액티브층은 커패시터의 용량 형성에 기여하는 부분을 의미한다.
이때, 바디(110)는 육면체일 수 있으나, 이에 제한되는 것은 아니다.
도 5에 도시된 바와 같이 바디(110)가 육면체인 경우, 바디(110)는 서로 마주보는 Z 방향의 제1면(S1) 및 제2면(S2)과, 제1면(S1) 및 제2면(S2)을 연결하며 서로 마주보는 X 방향의 제3면(S3) 및 제4면(S4)과, 서로 마주보는 Y 방향의 제5면(S5) 및 제6면(S6)을 가질 수 있다.
이때, 제1 및 제2 내부전극은 각각 바디(110)의 제3면(S3) 및 제4면(S4)로 노출된다.
바디(110)를 형성한 후, 바디(110)의 제3면(S3) 및 제4면(S4)에는 각각 제1 및 제2 연결전극(131, 132)이 형성된다.
제1 및 제2 연결전극(131, 132)은 금속 분말과 유리(glass)를 함유한 조성물을 소결하여 형성될 수 있다.
연결전극(131, 132)의 형성에 이용되는 금속 분말은 구리(Cu), 은(Ag), 팔라듐(Pd) 등의 도전성 물질을 포함할 수 있으나, 이에 제한 되는 것은 아니다.
도 2에 도시된 바와 같이, 제1 연결전극(131)은 바디(110)의 제3면(S3)에 형성되는 제1 베이스부(131a)를 포함한다
이때, 제1 연결전극(131)은 필요시 제1 베이스부(131a)에서 바디(110)의 제1, 2, 5 및 6 면(S1, S2, S5, S6)의 일부까지 연장되는 제1 밴드부(131b)를 더 포함하도록 형성될 수 있다.
도 2에 도시된 바와 같이, 제2 연결전극(132)은 제1 연결전극(131)과는 다른 극성의 전기를 인가 받는 전극으로서, 바디(110)의 제4면(S4)에 형성되는 제2 베이스부(132a)를 포함한다.
이때, 제2 연결전극(132)은 필요시 제2 베이스부(132a)에서 바디(110)의 제1, 2, 5 및 6 면(S1, S2, S5, S6)의 일부까지 연장되는 제2 밴드부(132b)를 더 포함하도록 형성될 수 있다.
제1 연결전극(131)은 제3면(S3)으로 노출된 제1 내부전극(121)과 전기적으로 연결되고, 제2 연결전극(132)은 제4면(S4)으로 노출된 제2 내부전극(122)과 전기적으로 연결된다.
바디(110) 및 연결전극(131, 132)을 형성한 후, 바디(110)의 일면, 예를 들어 제1면(S1)에 제1 절연층(140)이 형성되는 단계를 수행한다.
도 6을 참조하면, 제1 및 제2 연결전극(131, 132)이 각각 제1 및 제2 밴드부(131b, 132b)를 포함하는 경우, 제1 절연층(140)은 바디(110)의 제1면(S1) 뿐만 아니라 제1면(S1)에 배치된 제1 및 제2 밴드부(131b, 132b)를 덮도록 배치될 수 있다.
제1 절연층(140)은 열 경화성 수지 일 수 있으며, 예를 들어 에폭시 수지 일 수 있다.
이때, 제1 절연층(140)의 제1면(S1)과 접하는 면에 대향하는 면은 실장면으로 제공될 수 있다.
다음으로 도 7 또는 8과 같이 단자전극을 형성하는 단계가 수행된다.
제1 절연층(140)의 일면, 즉 실장면에는 제1 및 제2 단자전극(151, 152)이 배치된다.
제1 및 제2 단자전극(151, 152)은 각각 제1 및 제2 연결전극(131, 132)와 연결된다.
제1 및 제2 단자전극(151, 152)은 금속 분말과 고분자 수지를 포함하는 조성물을 이용하여 형성될 수 있다. 예를 들어, 제1 및 제2 단자전극(151, 152)에 포함되는 고분자 수지를 후술하는 제2 절연층(160)과 같은 고분자 수지로 형성함으로써 제1 및 제2 단자전극(151, 152)과 제2 절연층(160) 사이의 접착력을 현저히 향상시킬 수 있다.
단자전극(151, 152)의 형성에 이용되는 금속 분말은 구리(Cu), 은(Ag), 팔라듐(Pd) 등의 도전성 물질을 포함할 수 있으나, 이에 제한 되는 것은 아니다.
또한, 제1 및 제2 단자전극(151, 152)은 제1 및 제2 연결전극(131, 132)과 동일한 재료 및 방법으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
바디(110)와 제1 절연층(140)이 적층된 구조를 적층체라고 정의할 수 있다. 이때, 도 7을 참조하면, 본 발명의 일 실시예에 따른 커패시터(100)는 적층체의 길이 방향(L)의 양 단면에는 제1 및 제2 단자전극(151, 152)이 배치될 수 있다.
예를 들어, 제1 단자전극(151)은 적층체의 일 단면을 덮도록 배치되며, 제2 단자전극(152)은 적층체의 타 단면을 덮도록 배치될 수 있다.
이때, 제1 단자전극(151)은 제3면(S3)에 배치된 제1 연결전극(131) 상에 배치되어, 제1 절연층(140)의 실장면까지 연장되도록 형성될 수 있다. 또한, 제2 단자전극(152)은 제4면(S4)에 배치된 제2 연결전극(132) 상에 배치되어, 제1 절연층(140)의 실장면까지 연장되도록 형성될 수 있다.
도 7과 달리, 도 8을 참조하면, 제1 단자전극(151`)이 제1 절연층(140)의 일면, 즉 실장면으로부터 제5면(S5) 및 제6면(S6)으로 각각 연장되어 제1 밴드부(131b)와 연결되고, 제2 단자전극(152`)이 제1 절연층(140)의 일면으로부터 제5면(S5) 및 제6면(S6)으로 각각 연장되어 제2 밴드부(132b)와 연결된다.
제1 및 제2 단자전극(151, 152)을 형성한 후, 도 9와 같이 제2 절연층(160)을 형성하는 단계가 수행한다.
제2 절연층(160)은 바디(110)의 제2면 내지 제6면(S2, S3, S4, S5, S6)에 형성된다.
도 10은 제2 절연층(160)이 형성되는 각 단계를 도시한 것이다.
여기서, 바디(110)와 제1 절연층(140)이 적층된 구조를 적층체라고 정의할 수 있다.
먼저, 도 10(a)를 참조하면, 제1 및 제2 단자전극(151, 152)이 형성된 적층체를 캐리어 기판(210)에 부착하고, 절연 페이스트를 수용하고 있는 수조(220)를 마련한다.
제1 및 제2 단자전극(151, 152)이 형성된 적층체를 캐리어 기판(210)에 부착할 때, 제1 절연층(140)이 형성된 면이 캐리어 기판(210)에 부착되도록 한다.
즉, 바디(110)의 제2 내지 제6면(S2, S3, S4, S5, S6)이 수조(220)를 향하게 적층체를 캐리어 기판(210)에 부착한다.
절연 페이스트는 열경화성 수지를 포함할 수 있으며, 예를 들어 에폭시 수지를 포함할 수 있다.
캐리어 기판(210)을 하강하여, 도 10(b)와 같이 적층체를 수조(220)에 수용된 절연 페이스트에 침잠시켜준다. 즉, 절연 페이스트에 바디(110)의 제2면 내지 제6면(S2, S3, S4, S5, S6)을 딥핑(dipping)하는 방법으로 제2 절연층을 형성할 수 있다.
적층체는 바디(110)의 제2 내지 제6면(S2, S3, S4, S5, S6)이 전부 절연 페이스트에 침잠될 때까지 캐리어 기판(210)을 하강한다.
또는 제1 절연층(140)의 일부가 절연 페이스트에 침잠될때까지 캐리어 기판(210)을 하강시켜줄 수 있다.
마지막으로, 적층체를 수조(220)에서 꺼낸 후에 경화 시킴으로써 도 10(c)와 같이 바디(110)의 제2 내지 제6면(S2, S3, S4, S5, S6)에 제2 절연층(160)을 형성할 수 있다.
도 11은 제2 절연층(160)이 형성된 바디를 뒤집어 놓은 것을 도시한 것으로서, 노출된 제1 및 제2 단자전극(151, 152)에 각각 제1 및 제2 도금층(171, 172)이 형성될 수 있다.
제1 및 제2 도금층(171, 172)는 니켈 도금층을 형성한 후에, 니켈 도금층 상에 주석 도금층을 형성할 수 있으나, 이에 제한되는 것은 아니다.
도 12는 본 발명의 일 실시예에 따른 커패시터(100)가 실장된 실장 기판(1000)의 사시도를 개략적으로 도시한 것이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 커패시터(100)가 실장된 실장 기판(1000)은 기판(1100), 기판(1100) 상에 배치되는 제1 및 제2 패드전극(1111, 1112), 제1 및 제2 패드전극(1111, 1112)와 외부 전원을 연결하는 회로 패턴(1121, 1122)을 포함한다.
제1 및 제2 패드전극(1111, 1112)는 각각 제1 및 제2 도금층(171, 172)와 솔더에 의해 접착 및 전기적으로 연결된다.
이때, 제1 및 제2 도금층(171, 172)는 실장면 및 실장면에서 인접하는 높이까지만 형성되기 때문에 솔더가 커패시터(100)의 측면에 부착되는 양이 커패시터의 양 단면에 모두 외부 전극이 형성된 경우에 비해 적을 수 밖에 없다.
솔더가 커패시터(100)의 측면에 부착되는 양이 적기 때문에, 커패시터(100)를 실장할 때 필요한 면적이 감소하게 된다.
또한, 커패시터(100) 중 기판(1100)과 인접하는 부분에는 제1 절연층(140)이 배치되어 있다.
커패시터(100) 중 기판(1100)과 인접하는 부분에 제1 절연층(140)이 배치되기 때문에 기판에 커패시터(100)가 실장되어 커패시터(100)가 동작할 때, 제1 절연층(140)이 커패시터의 동작시 발생하는 진동을 흡수하는 댐퍼(damper) 역할을 수행할 수 있다.
특히, 제2 절연층(160)보다 제1 절연층(140)을 탄성이 높은 물질로 형성함으로써 커패시터 동작시 발생하는 진동을 흡수하는 댐퍼 역할을 더 잘 수행할 수 있다.
즉, 본 발명의 일 실시예에 따른 커패시터(100)는 , 커패시터(100) 중 기판(1100)과 인접하는 부분에 제1 절연층(140)을 포함하기 때문에 커패시터(100)의 어쿠스틱 노이즈의 저감 효과를 가질 수 있다.
도 13은 본 발명의 커패시터가 LSI 전원회로의 디커플링 커패시터(decoupling capacitor)로 사용되는 일 실시 예를 개략적으로 나타낸 회로도이며, 도 14는 도 13의 커패시터의 전류 변화 및 전압 변동을 나타낸 그래프이다.
도 13 및 도 14를 참조하면, 디커플링 커패시터는 LSI에 흐르는 급격한 전류 변화와 배선 인덕턴스에 의해 발생하는 전압 변동을 흡수하여 전원 전압을 안정시키는 역할을 한다.
본 발명의 일 실시 예에 의한 적층형 커패시터를 LSI 전원 회로에 사용되는 디커플링 커패시터로 적용하는 경우, 도 15에 도시된 바와 같이, 단일 개체로도 정전 용량이 크고 ESL이 작아 상기 전류 변화와 배선 인덕턴스에 의해 발생하는 전압 변동 흡수가 잘 이루어지는 것을 알 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 커패시터
110: 바디
111: 유전층
121, 122: 내부전극
131, 132: 연결전극
140: 제1 절연층
151, 152: 제1 및 제2 단자전극
160: 제2 절연층
171, 172: 제1 및 제2 도금층
210: 캐리어 기판
220: 수조
1000: 커패시터의 실장 기판
1100: 기판
1111, 1112: 패드전극
1121, 1122: 회로 패턴

Claims (14)

  1. 유전층과 상기 유전층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부전극을 포함하고, 서로 대향하는 제1 및 제2면, 상기 제1 및 제2면과 연결되고 서로 대향하는 제3 및 제4면, 제1 및 제2면과 연결되고 제3 및 제4면과 연결되며 서로 대향하는 제5 및 제6면을 포함하며, 상기 제1 및 제2 내부전극의 일단이 각각 상기 제3 및 제4면을 통해 노출되는 바디;
    상기 제3 및 제4면에 각각 배치된 제1 및 제2 연결전극;
    상기 제1면에 배치된 제1 절연층;
    상기 제1 절연층의 일면에 배치되며, 상기 제1 및 제2 연결전극과 각각 연결되는 제1 및 제2 단자전극; 및
    상기 제2면 내지 제6면에 배치된 제2 절연층;을 포함하는 커패시터.
  2. 제1항에 있어서,
    상기 제2 절연층은 상기 제1 절연층의 적어도 일부를 덮도록 배치되는 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 단자전극 중 외부로 노출된 부분에 배치되는 도금층을 더 포함하는 커패시터.
  4. 제1항에 있어서,
    상기 제1 연결전극은 상기 제3면으로부터 상기 제1, 2, 5 및 6면으로 연장되는 제1 밴드부를 포함하고,
    상기 제2 연결전극은 상기 제4면으로부터 상기 제1, 2, 5 및 6면으로 연장되는 제2 밴드부를 포함하는 커패시터.
  5. 제4항에 있어서,
    상기 제1 단자전극은 상기 제1 절연층의 일면으로부터 상기 제5면 및 제6면으로 각각 연장되어 상기 제1 밴드부와 연결되고,
    상기 제2 단자전극은 상기 제1 절연층의 일면으로부터 상기 제5면 및 제6면으로 각각 연장되어 상기 제2 밴드부와 연결되는 커패시터.
  6. 제1항에 있어서,
    상기 바디와 상기 제1 절연층이 적층된 구조를 적층체라 할 때,
    상기 제1 단자전극은 상기 적층체의 일 단면을 덮도록 배치되며,
    상기 제2 단자전극은 상기 적층체의 타 단면을 덮도록 배치되는 커패시터.
  7. 제1항에 있어서,
    상기 제1 절연층은 상기 제2 절연층보다 탄성이 높은 물질로 형성되는 커패시터.
  8. 유전층과 상기 유전층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부전극을 포함하고, 서로 대향하는 제1 및 제2면, 상기 제1 및 제2면과 연결되고 서로 대향하는 제3 및 제4면, 제1 및 제2면과 연결되고 제3 및 제4면과 연결되며 서로 대향하는 제5 및 제6면을 포함하며, 상기 제1 및 제2 내부전극의 일단이 각각 제3 및 제4면을 통해 노출되는 바디를 마련하는 단계;
    상기 제3면 및 제4면에 각각 제1 및 제2 연결전극을 형성하는 단계;
    상기 제1면에 제1 절연층을 형성하는 단계;
    상기 제1 절연층의 일면에 상기 제1 및 제2 연결전극과 각각 연결되는 제1 및 제2 단자전극;을 형성하는 단계; 및
    상기 제2면 내지 제6면에 제2 절연층을 형성하는 단계;를 포함하는 커패시터의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 절연층을 형성하는 단계는,
    절연 페이스트에 상기 제2면 내지 제6면을 딥핑(dipping)하는 방법으로 수행되는 커패시터의 제조 방법.
  10. 제8항에 있어서,
    상기 제2 절연층을 형성하는 단계에 있어서,
    상기 제2 절연층은 상기 제1 절연층의 일부를 덮도록 형성되는 커패시터의 제조 방법
  11. 제8항에 있어서,
    상기 제1 및 제2 단자전극 중 외부로 노출된 부분에 도금층을 형성하는 단계를 더 포함하는 커패시터의 제조 방법.
  12. 제8항에 있어서,
    상기 제1 및 제2 연결전극을 형성하는 단계는,
    상기 제1 연결전극은 상기 제3면으로부터 상기 제1, 2, 5 및 6면으로 연장되는 제1 밴드부를 포함하고, 상기 제2 연결전극은 상기 제4면으로부터 상기 제1, 2, 5 및 6면으로 연장되는 제2 밴드부를 포함하도록 수행되는 커패시터의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 및 제2 단자전극을 형성하는 단계는,
    상기 제1 단자전극은 상기 제1 절연층의 일면으로부터 상기 제5면 및 제6면으로 각각 연장되어 상기 제1 밴드부와 연결되고,
    상기 제2 단자전극은 상기 제1 절연층의 일면으로부터 상기 제5면 및 제6면으로 각각 연장되어 상기 제2 밴드부와 연결되도록 수행되는 커패시터의 제조 방법.
  14. 제8항에 있어서,
    상기 제1 및 제2 단자전극을 형성하는 단계는,
    상기 바디와 상기 제1 절연층을 적층체라 할 때,
    상기 제1 단자전극은 상기 적층체의 일 단면을 덮도록 형성되며,
    상기 제2 단자전극은 상기 적층체의 타 단면을 덮도록 형성되는 커패시터의 제조 방법.
KR1020160155315A 2016-11-21 2016-11-21 커패시터 및 그 제조 방법 KR20180057105A (ko)

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