KR20170136159A - 적층형 커패시터 및 그 실장 기판 - Google Patents

적층형 커패시터 및 그 실장 기판 Download PDF

Info

Publication number
KR20170136159A
KR20170136159A KR1020160067835A KR20160067835A KR20170136159A KR 20170136159 A KR20170136159 A KR 20170136159A KR 1020160067835 A KR1020160067835 A KR 1020160067835A KR 20160067835 A KR20160067835 A KR 20160067835A KR 20170136159 A KR20170136159 A KR 20170136159A
Authority
KR
South Korea
Prior art keywords
ceramic body
capacitor
external electrodes
lead portions
electrodes
Prior art date
Application number
KR1020160067835A
Other languages
English (en)
Other versions
KR102584978B1 (ko
Inventor
이교광
안영규
나은상
이병화
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020160067835A priority Critical patent/KR102584978B1/ko
Publication of KR20170136159A publication Critical patent/KR20170136159A/ko
Application granted granted Critical
Publication of KR102584978B1 publication Critical patent/KR102584978B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 발명, 수직 적층형 2단자 구조에서, 리드부 중 일부가 외부 전극에 의해 커버되지 않고 세라믹 바디의 실장 면을 통해 노출되도록 형성되며, 세라믹 바디의 실장 면에서 외부 전극 사이에 절연부가 배치되는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{Multilayered capacitor and board for mounting the same}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
최근 전자 제품이 소형화 및 고용량화 됨에 따라 전자 제품에 사용되는 전자 부품도 소형화 및 고용량화가 요구되고 있다.
이 중 적층형 커패시터의 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면 전자 제품의 성능이 저하될 수 있는데, 적용되는 전자 부품이 소형화 및 고용량화 될수록 적층 세라믹 커패시터의 ESL 증가가 전자 부품의 성능 저하에 미치는 영향은 상대적으로 커지게 된다.
적층형 커패시터의 임피던스를 줄이기 위해서는 다수의 MLCC를 병렬로 연결하여 사용하게 되는데, 이때 실장에 필요한 면적 및 작업량이 증가되는 문제가 발생한다.
한편, 커패시터의 인덕턴스를 줄일 수 있는 구조로서, 외부 단자 간의 거리를 감소시켜 전류 흐름의 경로를 감소시킨 소위 "LICC(Low Inductance Chip Capacitor)"와, 전류 패스(current path)를 증가시켜 마그네틱 플럭스(magnetic flux)를 상쇄하는 다단자 구조의 소위 "SLIC(Super Low Inductance Capacitor)" 및 단자가 실장 면에 형성되는 수직 적층형 3단자 커패시터 등이 개시되어 있다.
그러나, 상기 LICC 및 상기 수직 적층형 3단자 커패시터의 경우 1005 사이즈 이하로 구현이 어렵고, 상기 SLIC의 경우도 다단자를 형성하기 위해서는 1608 사이즈 이하로 구현이 어렵기 때문에, 제품을 소형화하는데 한계가 있다.
미국공개특허 US2008-0049377A1 일본공개특허 JP2009-054973A
본 발명의 목적은, 소형화가 가능하고, 저 ESL 특성을 극대화할 수 있으며, 내부 전극의 노출된 부분을 보호하면서 접촉성을 일정 수준으로 확보할 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 수직 적층형 2단자 구조에서, 리드부 중 일부가 외부 전극에 의해 커버되지 않고 세라믹 바디의 실장 면을 통해 노출되도록 형성되며, 세라믹 바디의 실장 면에서 외부 전극 사이에 절연부가 배치되는 적층형 커패시터 및 그 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 수직 적층형 2단자 구조로서 소형화에 유리하면서 ESL을 낮출 수 있는 효과가 있다.
또한, 제1 절연부가 세라믹 바디의 외부로 노출된 내부 전극을 보호하여 내부 전극과 외부 전극의 접촉성을 높이면서 제품의 신뢰성도 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 적층형 커패시터 중 세라믹 바디를 뒤집어 나타낸 분리사시도이다.
도 3은 도 1의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이다.
도 4a는 도 1의 단면도이다.
도 4b는 도 4a에서 내부 전극의 다른 실시 예를 나타낸 단면도이다.
도 5는 본 발명의 일 실시 형태에 따른 적층형 커패시터에서 제1 절연부의 다른 실시 예를 나타낸 단면도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 도 6의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이다.
도 8은 도 6의 단면도이다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 10은 도 9의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이다.
도 11은 도 9의 단면도이다.
도 12는 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 13은 도 12의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이다.
도 14는 도 12의 단면도이다.
도 15는 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 16은 도 15의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
적층형 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 적층형 커패시터 중 세라믹 바디를 뒤집어 나타낸 분리사시도이고, 도 3은 도 1의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이고, 도 4a는 도 1의 단면도이다
도 1 내지 도 4a를 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 복수의 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브영역을 포함하는 세라믹 바디(110), 제1 및 제2 외부 전극(131, 132) 및 제1 절연부(141)를 포함한다.
본 실시 형태의 적층 세라믹 커패시터(100)는 2개의 외부 전극을 가지며, 커패시터 내에 적층되는 내부 전극이 기판의 실장 면에 대해 수직으로 배치되는 일명 2단자 수직 적층형 커패시터로 볼 수 있다.
세라믹 바디(110)는 서로 마주보는 Z 방향의 제1 면(S1) 및 제2 면(S2)과, 제1 면(S1) 및 제2 면(S2)을 연결하며 서로 마주보는 X 방향의 제3 면(S3) 및 제4 면(S4)과, 서로 마주보는 Y 방향의 제5 및 제6 면(S5, S6)을 가질 수 있다.
이하, 본 실시 형태에서, 적층형 커패시터(100)의 실장 면은 세라믹 바디(110)의 제1 면(S1)으로 정의하여 설명하기로 한다.
이러한 세라믹 바디(110)는 복수의 유전체층(111)을 폭 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 육면체 형상일 수 있다.
세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 복수의 제1 및 제2 내부 전극(121, 122)을 갖는 액티브영역과, Y 방향의 마진부로서 상기 액티브영역의 양 측에 각각 배치되는 커버(112, 113)를 포함할 수 있다.
상기 액티브영역은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 Y 방향으로 반복적으로 적층하여 형성할 수 있다.
커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브영역의 Y 방향의 양 측에 각각 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 세라믹 바디(110) 내부에 형성되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 외부 이물질 침투를 방지하여 신뢰성을 높이기 위해 세라믹 바디(110)의 제3 및 제4 면(S3, S4)으로부터 일정 거리 이격되게 배치될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 내부 전극(121, 122)은, 이웃하는 내부 전극과 오버랩되어 용량 형성에 기여하는 제1 및 제2 바디부(121a, 122a)와, 제1 및 제2 바디부(121a, 122a) 중 일부 폭이 증가되어 세라믹 바디(110)의 실장 면 쪽으로 연장되는 영역으로서의 제1 및 제2 리드부(121b, 122b) 를 각각 포함한다.
이러한 제1 및 제2 리드부(121b, 122b)의 단부는 세라믹 바디(110)의 실장 면을 통해 외부로 노출된다.
또한, 제1 및 제2 리드부(121b, 122b)는 특별히 제한되는 것은 아니나, 용량을 높이기 위해 제1 및 제2 바디부(121a, 122a) 에 비해 Z 방향으로 짧은 길이를 가질 수 있다.
본 실시 형태에서, 제1 및 제2 리드부(121b, 122b)는 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치된다.
제1 리드부(121b)는 제1 내부 전극(121)의 제1 바디부(121a)에서 세라믹 바디(110)의 실장 면인 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.
제2 리드부(122b)는 제2 내부 전극(122)의 제2 바디부(122a)에서 세라믹 바디(110)의 실장 면인 제1 면(S1)을 통해 노출되도록 연장되게 형성된다.
제1 및 제2 외부 전극(131, 132)은 서로 같은 극성의 전기를 인가 받는 전극으로서, 세라믹 바디(110)의 실장 면인 제1 면(S1)에 세라믹 바디(110)의 X 방향을 따라 서로 이격되게 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 제1 및 제2 리드부(121b, 122b)와 각각 접촉되어 전기적으로 접속된다.
또한, 제1 및 제2 외부 전극(131, 132)은 필요시 고착 강도를 향상시킬 수 있도록 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 Y 방향의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 필요시 고착 강도를 향상시키고 커패시터를 기판에 실장할 때 전기적 연결성을 더 높이기 위해, 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(S3, S4)의 일부까지 각각 연장되게 형성될 수 있다.
수평 적층형 커패시터는 세라믹 바디의 X 방향으로 서로 마주 보는 양 면에 외부 전극이 배치되며, 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성되고, 유도 자기장의 크기가 커져 인덕턴스가 증가하는 문제가 발생된다.
본 실시 형태에서는, 수직 적층형 2단자 구조로서, 세라믹 바디(110)의 두께 방향으로 실장 면인 제1 면(S1)에 제1 및 제2 외부 전극(131, 132)을 배치함으로써, 0603 사이즈와 같이 소형 사이즈로 제작이 가능하면서, 외부 전극에 교류가 인가될 때 전류의 경로를 줄여 전류 루프를 줄일 수 있고, 이에 유도 자기장의 크기가 줄어들어 용량을 높이면서 커패시터의 인덕턴스(ESL)를 감소시킬 수 있다.
본 실시 형태에 따라, 적층형 커패시터를 0603 사이즈로 제작하면 ESL이 70pH 이하인 제품을 구현할 수 있다.
본 실시 형태에서, 제1 내부 전극(121)은 세라믹 바디(110)의 외부로 노출된 제1 리드부(121b)의 일부가 제1 외부 전극(131)에 의해 커버되지 않고 세라믹 바디(110)의 제1 면(S1)을 통해 그대로 노출되도록 형성된다.
그리고, 제2 내부 전극(122)은 세라믹 바디(110)의 외부로 노출된 제2 리드부(122b)의 일부가 제2 외부 전극(133)에 의해 커버되지 않고 세라믹 바디(110)의 제1 면(S1)을 통해 그대로 노출되도록 형성된다.
즉, 제1 및 제2 내부 전극(121, 122)은 제1 및 제2 리드부(121b, 122b)의 크기를 최대한 크게 하여 외부 전극에 교류가 인가될 때의 전류의 경로를 단축시켜 유도 자기장의 크기를 감소시킴으로써 커패시터의 인덕턴스(ESL)를 감소시킬 수 있다.
세라믹 바디(110)의 제1 면(S1)에는 제1 및 제2 외부 전극(131, 132)에 의해 커버되지 않고 세라믹 바디(110)의 제1 면(S1)을 통해 그대로 노출되는 제1 및 제2 리드부(121b, 122b)의 일부를 커버하도록 제1 절연부(141)가 배치된다.
제1 절연부(141)는 예컨대 에폭시 또는 세라믹 슬러리 등의 절연성 재료로 이루어질 수 있다.
이때, 제1 절연부(141)는 세라믹 바디(110)의 실장 면에 제1 및 제2 외부 전극(131, 132)을 형성하기 이전에 먼저 형성될 수 있다.
따라서, 제1 절연부(141)는 세라믹 바디(110)의 제1 면(S1)에서 제1 및 제2 외부 전극(131, 132) 사이에 배치되며, 양 단부가 제1 및 2 외부 전극(131, 132)의 일단부에 의해 커버되도록 형성될 수 있다.
이러한 제1 절연부(141)는 제1 및 제2 리드부(121b, 122b)의 노출되는 부분을 모두 커버하여, 제1 및 제2 리드부(121b, 122b)의 일부가 세라믹 바디(110)의 외부로 노출되어 리드부 간의 단락, 외부 이물질에 의한 내습 특성 저하 또는 쇼트와 같은 문제를 방지하는 역할을 한다.
이때, 제1 절연부(141)는 필요시 고착 강도를 향상시킬 수 있도록 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 Y 방향의 제5 면(S5) 및 제6 면(S6)의 일부까지 연장되게 형성될 수 있다.
한편, 2단자 수직 적층형 커패시터에서, 제1 및 제2 내부 전극(121', 122')을 통해 흐르는 전류의 경로를 최소화하기 위해서는 제1 및 제2 리드부 (121b', 122b') 사이의 마진을 최대한 작게 하거나 마진이 아예 없는 것이 유리하다.
도 4b를 참조하면, 제1 및 제2 리드부(121b', 122b') 중 일부는 세라믹 바디(110)의 길이 방향을 따라 오버랩될 수 있다.
이때, 제1 및 제2 리드부(121b', 122b')의 X 방향으로의 길이를 늘리면 제1 및 제2 외부 전극(131, 132) 사이의 간격도 줄어 들어 제1 및 제2 외부 전극(131, 132) 간의 단락이 발생될 수 있다.
그러나, 본 실시 형태에서는, 제1 및 제2 외부 전극(131, 132) 사이에 배치되는 제1 절연부(141)에 의해 이러한 문제가 해소되고, 외부 전극에 교류 인가시 전류의 경로가 단축되어 커패시터의 인덕턴스를 감소시킬 수 있다.
도 5에 도시된 바와 같이, 제1 절연부(141')는 세라믹 바디(110)의 실장 면에 제1 및 제2 외부 전극(131, 132)을 형성한 후 형성될 수 있다.
따라서, 제1 절연부(141')의 양 단부가 제1 및 제2 외부 전극(131, 132)의 일부를 각각 커버하도록 형성될 수 있다.
이때, 제1 절연부(141')가 제1 및 제2 외부 전극(131, 132)을 커버하는 부분이 클수록 신뢰성 확보에 유리하지만, 그 부분이 지나치게 크면 제1 및 제2 외부 전극(131, 132)의 면적이 상대적으로 작아지면서 제1 및 제2 외부 전극(131, 132)의 신뢰성 검사시 접촉성이 저하될 수 있다.
변형 예
도 6은 본 발명의 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 7은 도 6의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이고, 도 8은 도 6의 단면도이다.
여기서, 앞서 설명한 일 실시 형태와 동일한 구조는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극과 절연층에 대해 구체적으로 설명한다.
도 7 내지 도 9를 참조하면, 본 실시 형태의 적층형 커패시터(100')는, 세라믹 바디(110)의 실장 면인 제1 면(S1)과 대향되는 제2 면(S2)에 절연층(150)이 배치될 수 있다.
이때, 제1 내부 전극(121")은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 절연층(150)과 접촉하는 제3 리드부(121c)를 가질 수 있다.
제2 내부 전극(122")은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 절연층(150)과 접촉하는 제4 리드부(122c)를 가질 수 있다.
이때, 절연층(150)은 제1 및 제2 내부 전극(121", 122")의 제1 및 제2 바디부(121a, 122a)에서 세라믹 바디(110)의 제2 면(S2)을 통해 노출되는 제3 및 제4 리드부(121c, 122c)를 커버하여 리드부 간의 단락, 외부 이물질에 의한 내습 특성 저하 또는 쇼트와 같은 문제를 방지하는 역할을 한다.
또한, 절연층(150)은 예컨대 에폭시 또는 세라믹 슬러리 등의 절연성 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 10은 도 9의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이고, 도 11은 도 9의 단면도이다.
여기서, 앞서 설명한 일 실시 형태와 동일한 구조는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극과 제3 및 제4 외부 전극 및 제2 절연부에 대해 구체적으로 설명한다.
도 9 내지 도 11을 참조하면, 본 실시 형태의 적층형 커패시터(100")는, 제3 및 제4 외부 전극(133, 134)이 세라믹 바디(110)의 제2 면(S2)에 제1 및 제2 외부 전극(131, 132)과 마주보게 배치된다.
이때, 제3 및 제4 외부 전극(133, 134)은 필요시 세라믹 바디(110)의 Y 방향의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.
그리고, 제1 내부 전극(121")은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 제3 외부 전극(133)과 접촉하여 전기적으로 접속되는 제3 리드부(121c)를 가질 수 있다.
제2 내부 전극(122")은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 제4 외부 전극(134)과 접촉하여 전기적으로 접속되는 제4 리드부(122c)를 가질 수 있다.
위와 같이, 적층형 커패시터(100")의 내부 및 외부 전극 구조를 상하 대칭 구조로 형성하면 커패시터의 방향성을 제거할 수 있다.
따라서, 적층형 커패시터(100")의 제1 및 제2 면(S1, S2) 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층형 커패시터(100")를 기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
도 12는 본 발명의 또 다른 실시 형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 13은 도 12의 적층형 커패시터에서 내부 전극의 적층 구조를 개략적으로 나타낸 분리사시도이고, 도 14는 도 12의 단면도이다.
여기서, 앞서 설명한 일 실시 형태와 동일한 구조는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극과 제5 및 제6 외부 전극에 대해 구체적으로 설명한다.
도 12 내지 도 14를 참조하면, 본 실시 형태의 적층형 커패시터(100"')는, 제1 및 제2 내부 전극(123, 124)이 세라믹 바디(110)의 X 방향의 제3 및 제4 면(S3, S4)을 통해 각각 노출되게 형성된다.
즉, 제1 및 제2 내부 전극(123, 124)의 제1 및 제2 바디부(123a, 124a)는 세라믹 바디(110)의 X 방향의 제3 및 제4 면(S3, S4)을 통해 각각 노출되도록 연장된다.
그리고, 제1 내부 전극(123)의 제1 리드부(123b)는 세라믹 바디(110)의 제1 면(S1) 및 제3 면(S3)을 통해 노출되고, 제3 리드부(123c)는 세라믹 바디(110)의 제2 면(S2) 및 제3 면(S3)을 통해 노출된다.
그리고, 제2 내부 전극(124)의 제2 리드부(124b)는 세라믹 바디(110)의 제1 면(S1) 및 제4 면(S4)을 통해 노출되고, 제4 리드부(124c)는 세라믹 바디(110)의 제2 면(S2) 및 제4 면(S4)을 통해 노출된다.
그리고, 세라믹 바디(110)의 제3 면(S3)에, 제1 내부 전극(123)에서 세라믹 바디(110)의 제3 면(S3)을 통해 노출되는 부분과 접속되고, 제1 및 제3 외부 전극(131, 133)을 서로 연결하도록 제5 외부 전극(135)이 형성된다.
그리고, 세라믹 바디(110)의 제4 면(S4)에, 제2 내부 전극(124)에서 세라믹 바디(110)의 제4 면(S4)을 통해 노출되는 부분과 접속되고, 제2 및 제4 외부 전극(132, 134)을 연결하도록 제6 외부 전극(136)이 형성된다.
이와 같이 구성하면, 제1 및 제2 내부 전극이 서로 오버랩되는 면적을 넓혀 커패시터의 용량을 증가시킬 수 있고, 내부 전극과 외부 전극 간의 접촉 면적을 넓혀 전기적 연결성을 더 향상시킬 수 있다.
적층형 커패시터의 실장 기판
도 15는 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 사시도이고, 도 16은 도 15의 단면도이다.
도 15 및 도 16을 참조하면, 본 실시 형태에 따른 적층형 커패시터의 실장 기판(200)은 적층형 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 수평하도록 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 각각 접합되어 전기적으로 연결될 수 있다.
도 16에서 도면 부호 223, 224는 외부로 연장되는 기판의 단자를 나타낸다.
한편, 본 실시 형태는 도 1의 적층형 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 일 예로서, 도 6 또는 도 9에 도시된 적층형 커패시터도 이와 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100', 100": 적층형 커패시터
110: 세라믹 바디
111: 유전체층
112, 113: 커버
121, 121', 121": 제1 내부 전극
121a: 제1 바디부
121b, 121c: 제1 및 제3 리드부
122, 122', 122": 제2 내부 전극
122a: 제2 바디부
122b, 122c: 제2 및 제4 리드부
131-134: 제1 내지 제4 외부 전극
141, 142: 제1 및 제2 절연부
150: 절연층
200: 실장 기판
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (10)

  1. 복수의 유전체층이 적층되고, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브영역을 포함하는 세라믹 바디;
    상기 제1 및 제2 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 각각 노출되도록 연장되게 형성되는 제1 및 제2 리드부;
    상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제1 및 제2 리드부와 각각 접속되는 제1 및 제2 외부 전극; 및
    상기 세라믹 바디의 실장 면에서 상기 제1 및 제2 외부 전극 사이에 배치되는 제1 절연부; 를 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 리드부가 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 형성되는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 리드부 중 일부가 상기 세라믹 바디의 길이 방향을 따라 오버랩되고, 상기 제1 및 제2 리드부 중 일부는 상기 제1 및 제2 외부 전극에 의해 커버되지 않고 상기 세라믹 바디의 실장 면을 통해 노출되도록 형성되는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제1 절연부의 양 단부가 상기 제1 및 제2 외부 전극의 일부를 각각 커버하는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 절연부의 양 단부가 상기 제1 및 제2 외부 전극의 일단부에 의해 각각 커버되는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 유전체층과 상기 제1 및 제2 내부 전극이 상기 세라믹 바디의 폭 방향으로 적층되는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 각각 노출되도록 연장되게 형성되는 제3 및 제4 리드부; 및
    상기 세라믹 바디의 실장 면과 대향되는 면에 배치되는 절연층; 을 더 포함하는 적층형 커패시터.
  8. 제1항에 있어서,
    상기 제1 및 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 각각 노출되도록 연장되게 형성되는 제3 및 제4 리드부;
    상기 세라믹 바디의 실장 면과 대향되는 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제3 및 제4 리드부와 각각 접속되는 제3 및 제4 외부 전극; 및
    상기 세라믹 바디의 실장 면과 대향되는 면에서 상기 제3 및 제4 외부 전극 사이에 배치되는 제2 절연부; 를 더 포함하는 적층형 커패시터.
  9. 제1항에 있어서,
    상기 제1 및 제2 내부 전극이 상기 세라믹 바디의 서로 대향되는 양면을 통해 노출되도록 연장되고, 상기 제1 및 제2 외부 전극이 상기 세라믹 바디의 서로 대향되는 양면까지 연장되는 적층형 커패시터.
  10. 제1 및 제2 전극 패드를 가지는 기판; 및
    상기 제1 및 제2 전극 패드 위에 제1 및 제2 외부 전극이 각각 배치되는 제1항 내지 제9항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
KR1020160067835A 2016-06-01 2016-06-01 적층형 커패시터 및 그 실장 기판 KR102584978B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160067835A KR102584978B1 (ko) 2016-06-01 2016-06-01 적층형 커패시터 및 그 실장 기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160067835A KR102584978B1 (ko) 2016-06-01 2016-06-01 적층형 커패시터 및 그 실장 기판

Publications (2)

Publication Number Publication Date
KR20170136159A true KR20170136159A (ko) 2017-12-11
KR102584978B1 KR102584978B1 (ko) 2023-10-05

Family

ID=60943472

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160067835A KR102584978B1 (ko) 2016-06-01 2016-06-01 적층형 커패시터 및 그 실장 기판

Country Status (1)

Country Link
KR (1) KR102584978B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080049377A1 (en) 2003-05-06 2008-02-28 Sehat Sutardja Ultra low inductance multi layer ceramic capacitor
JP2009054973A (ja) 2007-08-29 2009-03-12 Kyocera Corp 積層コンデンサおよびコンデンサ実装基板
KR20130022824A (ko) * 2011-08-26 2013-03-07 삼성전기주식회사 적층 세라믹 커패시터
KR20150019732A (ko) * 2013-08-14 2015-02-25 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080049377A1 (en) 2003-05-06 2008-02-28 Sehat Sutardja Ultra low inductance multi layer ceramic capacitor
JP2009054973A (ja) 2007-08-29 2009-03-12 Kyocera Corp 積層コンデンサおよびコンデンサ実装基板
KR20130022824A (ko) * 2011-08-26 2013-03-07 삼성전기주식회사 적층 세라믹 커패시터
KR20150019732A (ko) * 2013-08-14 2015-02-25 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판

Also Published As

Publication number Publication date
KR102584978B1 (ko) 2023-10-05

Similar Documents

Publication Publication Date Title
KR101548774B1 (ko) 적층 세라믹 커패시터
KR102171678B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
US9648748B2 (en) Multilayer ceramic capacitor and board for mounting of the same
KR101952860B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101771798B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101813365B1 (ko) 적층형 커패시터 및 그 실장 기판
KR20180073358A (ko) 적층형 커패시터 및 그 실장 기판
KR102613871B1 (ko) 적층형 커패시터 및 그 실장 기판
JP2014103327A (ja) 積層コンデンサ
KR101504002B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
KR20170110467A (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR20140143340A (ko) 적층 세라믹 커패시터 및 그 실장 기판
US10395834B2 (en) Multilayer capacitor and board having the same
KR20140143341A (ko) 적층 세라믹 커패시터 및 그 실장 기판
US11657968B2 (en) Multilayer capacitor and board having the same
KR102145316B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
JP6115276B2 (ja) 積層コンデンサ
KR102584978B1 (ko) 적층형 커패시터 및 그 실장 기판
KR20190116138A (ko) 적층형 커패시터 및 그 실장 기판
KR102694711B1 (ko) 전자 부품
US20220165499A1 (en) Multilayer ceramic capacitor and board having the same mounted thereon
KR102514239B1 (ko) 적층형 커패시터 및 그 실장 기판
JP6610072B2 (ja) 積層コンデンサ、及び、配線基板
JP2022077952A (ja) 積層型キャパシタ及びその実装基板
KR20200009529A (ko) 적층형 커패시터

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant