KR20130022824A - 적층 세라믹 커패시터 - Google Patents

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Abstract

본 발명은 적층 세라믹 커패시터에 관한 것으로, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 소체; 서로 중첩된 영역을 가지며, 상기 중첩된 영역이 상기 세라믹 소체의 일면으로 노출되는 인출부를 각각 가지는 제1 및 제2 내부전극; 상기 세라믹 소체의 일면에 형성되며, 상기 인출부와 각각 연결되는 제1 및 제2 외부전극; 및 상기 세라믹 소체 중 상기 인출부의 노출면에 형성되는 절연층;을 포함할 수 있다.

Description

적층 세라믹 커패시터{Multilayer ceramic capacitor}
본 발명은 적층 세라믹 커패시터에 관한 것으로, 보다 상세하게는 우수한 정전용량을 가지고, 낮은 등가직렬인덕턴스를 나타내는 적층 세라믹 커패시터에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
또한, 적층 세라믹 커패시터는 LSI의 전원 회로 내에 배치되는 바이패스(bypass) 커패시터로 유용하게 사용되고 있으며, 이러한 바이패스 커패시터로 기능하기 위해서는 적층 세라믹 커패시터가 고주파 노이즈를 효과적으로 제거할 수 있어야 한다. 이러한 요구는 전자장치의 고주파화 경향에 따라 더욱 증가되고 있다. 바이패스 커패시터로 사용되는 적층 세라믹 커패시터는 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다.
적층 세라믹 커패시터는 커패시턴스 성분 외에 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분을 함께 가지며, 이러한 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분은 바이패스 커패시터의 기능을 저해하게 된다. 특히, 등가직렬인덕턴스(ESL)는 고주파에서 커패시터의 인던턴스를 높여 고주파 노이즈 제거 특성을 저해하게 된다.
본 발명은 우수한 정전용량을 가지고, 낮은 등가직렬인덕턴스를 나타내는 적층 세라믹 커패시터를 제공하는 것을 목적으로 한다.
본 발명의 일 실시형태는 세라믹 소체; 서로 중첩된 영역을 가지며, 상기 중첩된 영역이 상기 세라믹 소체의 일면으로 노출되는 인출부를 각각 가지는 제1 및 제2 내부전극; 상기 세라믹 소체의 일면에 형성되며 상기 인출부와 각각 연결되는 제1 및 제2 외부전극; 및 상기 세라믹 소체의 일면에 형성되는 절연층;을 포함하는 적층 세라믹 커패시터를 제공한다.
상기 제1 및 제2 내부전극의 인출부는 세라믹 소체의 동일면으로 노출될 수 있다.
상기 제1 및 제2 내부전극은 세라믹 소체의 실장면에 대하여 수직으로 배치될 수 있다.
상기 제1 외부전극은 상기 제1 내부전극의 인출부 중 제2 내부전극의 인출부와 중첩되지 않는 영역과 연결될 수 있다.
상기 절연층은 상기 세라믹 소체에 세라믹 슬러리를 도포하여 형성될 수 있다.
상기 절연층은 서로 중첩된 제1 및 제2 내부전극의 인출부를 모두 덮도록 형성될 수 있다.
상기 절연층은 상기 세라믹 소체의 일면으로부터 측정되는 제1 및 제2 외부전극의 높이보다 작게 형성될 수 있다.
상기 제1 및 제2 외부전극이 소정의 간격을 두고 형성되는 세라믹 소체의 x-방향의 길이는 내부전극이 적층되는 y-방향의 길이보다 짧게 형성될 수 있다.
상기 제1 내부전극은 2개 이상의 인출부를 가지며, 상기 제1 내부전극의 인출부는 상기 제2 내부전극의 인출부와 각각 중첩 영역을 형성할 수 있다.
상기 제1 내부전극은 상기 세라믹 소체의 동일면으로 노출되는 2개 이상의 인출부를 가지며, 상기 제1 내부전극의 인출부는 상기 제2 내부전극의 인출부와 각각 중첩 영역을 형성할 수 있다.
상기 제1 내부전극은 2개의 인출부를 가지며, 상기 제1 내부전극의 인출부는 상기 제2 내부전극의 인출부와 각각 중첩 영역을 형성하고, 상기 제1 내부전극의 인출부와 연결되는 제3 외부전극을 추가로 포함할 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 소체의 일면과 상기 일면에 대향하는 타면으로 각각 노출되는 2개의 인출부를 가지며, 상기 제1 내부전극의 인출부와 상기 제2 내부전극의 인출부는 각각 중첩 영역을 형성할 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 소체의 일면과 상기 일면에 대향하는 타면으로 각각 노출되는 2개의 인출부를 가지며, 상기 제1 내부전극의 인출부와 상기 제2 내부전극의 인출부는 각각 중첩 영역을 형성하고, 상기 제1 및 제2 내부전극의 인출부와 각각 연결되는 제3 및 제4 외부전극을 추가로 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극은 인출부에도 중첩 영역이 형성되어 적층 세라믹 커패시터의 용량이 증가될 수 있다.
또한, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 소체에 형성되는 절연층은 세라믹 소체의 일면으로 노출된 제1 및 제2 내부전극의 인출부를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
본 발명의 일 실시형태에 따르면, 절연층의 높이가 조절될 수 있고, 절연층의 높이를 제1 및 제2 외부전극의 높이보다 낮게 형성하는 경우 적층 세라믹 커패시터가 회로 기판 상에 보다 안정적으로 실장될 수 있다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터의 x-방향의 길이가 y-방향의 길이보다 짧게 형성되어 제1 및 제2 외부전극 사이의 거리가 보다 짧게 형성될 수 있고, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 보다 가까워질 수 있다. 이에 따라, 커런트 루프(current loop)가 짧아질 수 있고, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 보다 낮아질 수 있다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터의 전류의 흐름은 복수 개의 외부전극을 통하여 내부전극으로 전달될 수 있고, 이에 따라 적층 세라믹 커패시터의 커패시턴스 성분에 직렬로 연결되는 인덕턴스의 성분의 크기를 매우 작게 할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1a 및 도 1b에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이고, 도 3은 도 1a 및 도 1b의 A-A'선에 따른 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 6은 도 5에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이며, 도 7은 도 5에 도시된 적층 세라믹 커패시터의 단면도이다.
도 8은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 9는 도 8에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이며, 도 10은 도 9에 도시된 적층 세라믹 커패시터의 단면도이다.
도 11은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 12는 도 11에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이며, 도 13은 도 11에 도시된 적층 세라믹 커패시터의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1a 및 도 1b는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다. 도 2는 도 1a 및 도 1b에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이다. 도 3은 도 1a 및 도 1b의 A-A'선에 따른 단면도이다.
본 실시형태에 따른 적층 세라믹 커패시터는 2단자 수직 적층형 커패시터일 수 있다. “수직 적층형(vertically laminated or vertical multilayer)”은 커패시터 내의 적층된 내부전극이 회로기판의 실장 영역 면에 수직으로 배치되는 것을 의미하고, “2단자(2-terminal)”는 커패시터의 단자로서 2개의 단자가 회로기판에 접속됨을 의미한다.
도 1a 내지 도 3을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터는 세라믹 소체(110); 상기 세라믹 소체의 내부에 형성되는 내부전극(121, 122); 상기 세라믹 소체의 일면에 형성되는 절연층(140) 및 외부전극(131, 132)을 포함할 수 있다.
본 실시형태에서, 세라믹 소체(110)는 서로 대향하는 제1면(1) 및 제2면(2)과 상기 제1면 및 제2면을 연결하는 제3면(3), 제4면(4), 제5면 및 제6면(6)을 가질 수 있다. 상기 세라믹 소체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 제1면 내지 제6면을 가지는 육면체 형상일 수 있다. 본 발명의 일 실시형태에 따르면, 세라믹 소체의 제1면(1)은 회로기판의 실장 영역에 배치되는 실장 면이 될 수 있다.
본 발명의 일 실시형태에 따르면, x-방향은 제1 및 제2 외부전극이 소정의 간격을 두고 형성되는 방향이고, y-방향은 내부전극이 유전체층을 사이에 두고 적층되는 방향이며, z-방향은 내부전극이 회로기판에 실장되는 방향일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 소체(110)는 복수의 유전체층(111)이 적층되어 형성될 수 있다. 상기 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 소체(110) 내부에는 내부전극이 형성될 수 있다. 도 2는 세라믹 소체(110)를 구성하는 유전체층(111)과 상기 유전체층에 형성된 내부전극(121, 122)을 나타내는 단면도이다. 본 발명의 일 실시형태에 따르면, 제1 극성의 제1 내부전극(121)과 제2 극성의 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 일 유전체층(111)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다. 본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 실장면 즉, 제1면(1)에 수직으로 배치될 수 있다.
본 발명에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있고, 제1 및 제3은 동일한 극성을 의미하고, 제2 및 제4는 동일한 극성을 의미할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, Ni, Cu, Pd, 또는 이들의 합금일 수 있다.
유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부 전극층을 인쇄할 수 있다. 내부전극층이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 소체를 형성할 수 있다.
도 2를 참조하면, 제1 및 제2 내부전극(121, 122)은 서로 다른 극성의 외부전극과 연결되기 위하여 각각 제1 및 제2 인출부(121a, 122a)를 가지며, 상기 제1 및 제2 인출부(121a, 122a)는 세라믹 소체의 제1면(1)으로 노출될 수 있다. 본 발명의 일 실시형태에 따르면 적층 세라믹 커패시터는 수직 적층형으로써, 제1 및 제2 인출부는 세라믹 소체의 동일면으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극의 인출부는 내부전극을 형성하는 도체 패턴 중에서 폭(W)이 증가하여 세라믹 소체의 일면으로 노출된 영역을 의미할 수 있다.
일반적으로, 제1 및 제2 내부전극은 중첩되는 영역에 의하여 정전용량을 형성하며, 서로 다른 극성의 외부전극과 연결되는 인출부는 중첩되는 영역을 갖지 않는다. 그러나, 본 발명의 일 실시형태에 따르면, 제1 및 제2 인출부(121a, 122a)는 서로 중첩되는 영역을 가질 수 있다. 본 발명의 일 실시형태에 따르면, 제1 및 제2 인출부는 제1면으로 노출되며, 노출된 영역 중 일부가 중첩될 수 있다.
도 3을 참조하면, 세라믹 소체의 제1면으로 인출된 제1 내부전극의 제1 인출부(121a)와 연결되도록 제1 외부전극(131)이 형성되고, 세라믹 소체의 제1면으로 인출된 제2 내부전극의 제2 인출부(122a)와 연결되도록 제2 외부전극(132)이 형성될 수 있다.
상기 제1 외부전극(131)은 제1 인출부(121a) 중 제2 인출부(122a)와 중첩되지 않은 영역과 연결될 수 있고, 제2 외부전극(132)은 제2 인출부(122a) 중 제1 인출부(121a)와 중첩되지 않은 영역과 연결될 수 있다.
상기 제1 외부전극(131)은 제2 인출부(122a)와 접촉되지 않도록 제1 인출부(121a)의 일부와 연결될 수 있고, 제2 외부전극(132)은 제1 인출부(121a)와 접촉되지 않도록 제2 인출부(122a)의 일부와 연결될 수 있다.
도 3의 오른쪽 도면은 제1 내부전극 인출부와 제2 내부전극의 인출부(122a)의 중첩된 영역이 화살표로 표시되어 있으며, 제2 내부전극(122)과 중첩된 제1 내부전극은 점선으로 표시되어 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 인출부(121a, 122a)는 서로 중첩되는 영역을 가지되, 각각 서로 다른 극성을 나타내는 제1 및 제2 외부전극(131, 132)과 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 도 3에 도시된 바와 같이, 세라믹 소체의 제1면에는 절연층(140)이 형성될 수 있다. 상기 절연층(140)은 제1 및 제2 외부전극(131, 132) 사이에 형성될 수 있다. 상기 절연층(140)은 제1면으로 노출된 제1 및 제2 인출부(121a, 122a)를 덮도록 형성될 수 있으며, 제1 및 제2 인출부의 중첩되는 영역을 모두 덮도록 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 도 3에 도시된 바와 같이 상기 절연층(140)은 제1 및 제2 외부전극 사이의 세라믹 소체의 일면을 완전히 메우도록 형성될 수 있다.
또한 도시되지 않았으나, 본 발명의 일 실시형태에 따르면, 절연층(140)은 제1 및 제2 인출부(121a, 122a)의 중첩 영역만을 덮도록 형성되고, 제1 및 제2 외부전극(131, 132)과 소정의 간격을 두고 형성될 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 4를 참조하면, 도 3과 유사하게 세라믹 소체의 제1 면에는 제1 및 제2 외부전극(131, 132)이 형성될 수 있고, 제1 및 제2 외부전극 사이에는 절연층(140)이 형성될 수 있다.
본 실시형태에 따르면, 절연층(140)의 높이(h2)는 제1 외부전극(131) 또는 제2 외부전극(132)의 높이(h1)보다 작게 형성될 수 있다. 상기 절연층 및 외부전극의 높이는 실장면, 즉 제1면을 기준으로 측정될 수 있다.
본 실시형태에 따르면, 상기 절연층의 높이가 제1 및 제2 외부전극의 높이보다 낮아 적층 세라믹 커패시터가 회로 기판 상에 보다 안정적으로 실장될 수 있다.
또한, 제1 및 제2 외부전극(131, 132)은 세라믹 소체의 제1면의 일부에 형성될 수 있다. 세라믹 소체의 제1면과 제3면 또는 제1면과 제4면이 이루는 모서리까지 형성되지 않을 수 있다.
본 발명의 일 실시형태에 따르면, 상기 절연층(140)은 세라믹 슬러리로 형성될 수 있다. 상기 세라믹 슬러리의 양 및 형상을 조절하여 절연층의 형성 위치 및 높이를 조절할 수 있다. 상기 절연층(140)은 소성 공정에 의하여 세라믹 소체가 형성된 후, 상기 세라믹 소체에 세라믹 슬러리를 도포하고, 소성하여 형성될 수 있다.
또는 세라믹 소체를 형성하는 세라믹 그린시트 상에 절연층을 형성하는 세라믹 슬러리를 형성하고, 세라믹 그린시트와 함께 소성되어 형성될 수 있다.
상기 세라믹 슬러리의 형성 방법은 특별히 제한되지 않으며, 예를 들면 스프레이 방식으로 분사하거나, 롤러를 이용하여 도포할 수 있다.
상기 절연층(140)은 세라믹 소체의 일면으로 노출된 제1 및 제2 내부전극의 인출부(121a, 122a)를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극은 인출부에도 중첩 영역이 형성되어 적층 세라믹 커패시터의 용량이 증가될 수 있다. 또한, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
도 5 내지 및 도 7은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타낸다. 도 5는 본 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 6은 도 5에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이며, 도 7은 도 5에 도시된 적층 세라믹 커패시터의 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 5 내지 도 7을 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 2단자 수직 적층형 커패시터일 수 있다. 본 실시 형태에 따른 적층 세라믹 커패시터는 세라믹 소체(210); 상기 세라믹 소체의 내부에 형성되는 내부전극(221, 222); 상기 세라믹 소체의 일면에 형성되는 절연층(240) 및 외부전극(231, 232)을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, x-방향은 제1 및 제2 외부전극이 소정의 간격을 두고 형성되는 방향이고, y-방향은 내부전극이 유전체층을 사이에 두고 적층되는 방향이며, z-방향은 내부전극이 회로기판에 실장되는 방향일 수 있다.
본 실시형태에 따르면, 적층 세라믹 커패시터는 x-방향의 길이가 y-방향의 길이보다 짧게 형성될 수 있다. 즉, 제1 및 제2 외부전극이 소정의 간격을 두고 형성되는 세라믹 소체의 x-방향의 길이는 내부전극이 적층되는 y-방향의 길이보다 짧게 형성될 수 있다.
도 6는 세라믹 소체(210)를 구성하는 유전체층(211)과 상기 유전체층에 형성된 내부전극(221, 222)을 나타내는 단면도이다. 본 발명의 일 실시형태에 따르면, 제1 극성의 제1 내부전극(221)과 제2 극성의 제2 내부전극(222)을 한 쌍으로 할 수 있으며, 일 유전체층(211)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다. 본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(221, 222)은 적층 세라믹 커패시터의 실장면 즉, 제1면(1)에 수직으로 배치될 수 있다.
도 6을 참조하면, 제1 및 제2 내부전극(221, 222)은 서로 다른 극성의 외부전극과 연결되기 위하여 각각 제1 및 제2 인출부(221a, 222a)를 가지며, 상기 제1 및 제2 인출부(221a, 222a)는 세라믹 소체의 제1면(1)으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 인출부(221a, 222a)는 서로 중첩되는 영역을 가질 수 있다. 본 발명의 일 실시형태에 따르면, 제1 및 제2 인출부는 제1면으로 노출되며, 노출된 영역 중 일부가 중첩될 수 있다.
도 7을 참조하면, 세라믹 소체의 제1면으로 인출된 제1 내부전극의 제1 인출부(221a)와 연결되도록 제1 외부전극(231)이 형성되고, 세라믹 소체의 제1면으로 인출된 제2 내부전극의 제2 인출부(222a)와 연결되도록 제2 외부전극(232)이 형성될 수 있다.
상기 제1 외부전극(231)은 제1 인출부(221a) 중 제2 인출부(222a)와 중첩되지 않은 영역과 연결될 수 있고, 제2 외부전극(232)은 제2 인출부(222a) 중 제1 인출부(221a)와 중첩되지 않은 영역과 연결될 수 있다.
도 7에는 제1 내부전극 인출부(221a)와 제2 내부전극의 인출부의 중첩된 영역이 화살표로 표시되어 있으며, 제1 내부전극(221)과 중첩된 제2 내부전극은 점선으로 표시되어 있다.
본 실시형태에 따르면, 세라믹 소체의 제1면에는 절연층(240)이 형성될 수 있다. 상기 절연층(240)은 제1 및 제2 외부전극(231, 232) 사이에 형성될 수 있다. 상기 절연층(240)은 제1면으로 노출된 제1 및 제2 인출부(221a, 222a)를 덮도록 형성될 수 있으며, 제1 및 제2 인출부의 중첩되는 영역을 모두 덮도록 형성될 수 있다.
상기 절연층(240)은 세라믹 소체의 일면으로 노출된 제1 및 제2 내부전극의 인출부(221a, 222a)를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
본 실시형태에 따르면, 제1 및 제2 내부전극은 인출부에도 중첩 영역이 형성되어 적층 세라믹 커패시터의 용량이 증가될 수 있다. 또한, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
본 실시형태에 따르면, 적층 세라믹 커패시터의 x-방향의 길이가 y-방향의 길이보다 짧게 형성되어 제1 및 제2 외부전극 사이의 거리가 보다 짧게 형성될 수있고, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 보다 가까워질 수 있다. 이에 따라, 커런트 루프(current loop)가 짧아질 수 있고, 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 보다 낮아질 수 있다.
도 8 내지 및 도 10은 본 발명의 또 다른 실시형태에 따른 적층 세라믹 커패시터를 나타낸다. 도 8은 본 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 9는 도 8에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이며, 도 10은 도 9에 도시된 적층 세라믹 커패시터의 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 8 내지 도 10을 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 3단자 수직 적층형 커패시터일 수 있다. “3 단자(3-terminal)”는 커패시터의 단자로서 3개의 단자가 회로기판에 접속됨을 의미한다.
본 실시 형태에 따른 적층 세라믹 커패시터는 세라믹 소체(310); 상기 세라믹 소체의 내부에 형성되는 내부전극(321, 322); 상기 세라믹 소체의 일면에 형성되는 절연층(341, 342) 및 외부전극(331, 332, 333)을 포함할 수 있다.
도 9는 세라믹 소체(310)를 구성하는 유전체층(311)과 상기 유전체층에 형성된 내부전극(321, 322)을 나타내는 단면도이다. 본 발명의 일 실시형태에 따르면, 제1 극성의 제1 내부전극(321)과 제2 극성의 제2 내부전극(322)을 한 쌍으로 할 수 있으며, 일 유전체층(311)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다. 본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(321, 322)은 적층 세라믹 커패시터의 실장면에 수직으로 배치될 수 있다.
도 10을 참조하면, 제1 및 제2 내부전극(321, 322)은 서로 다른 극성의 외부전극과 연결되기 위하여 각각 제1 및 제2 인출부(321a, 321b, 322a)를 가지며, 상기 제1 및 제2 인출부(321a, 321b, 322a)는 세라믹 소체의 일면으로 노출될 수 있다.
본 실시형태에 따르면 제1 내부전극은 2개의 인출부(321a, 321b)를 가질 수 있다. 상기 제1 내부전극의 2개의 인출부(321a, 321b)는 각각 제2 내부전극의 제2 인출부(322a)와 서로 중첩되는 영역을 가질 수 있다. 본 발명의 일 실시형태에 따르면, 제1 내부전극은 2개의 인출부(321a, 321b)와 제2 내부전극의 제2 인출부(322a)는 세라믹 소체의 동일면으로 노출되며, 노출된 영역 중 일부가 중첩될 수 있다.
도 10을 참조하면, 세라믹 소체의 일면으로 인출된 제1 내부전극의 2개의 인출부(321a, 321b)와 연결되도록 세라믹 소체의 일면에 제1 및 제3 외부전극(331, 333)이 형성될 수 있다. 본 실시형태에 따르면 제1 내부전극은 제1 및 제3 외부전극에 의하여 외부 극성과 연결될 수 있다. 또한, 세라믹 소체의 일면으로 인출된 제2 내부전극의 제2 인출부(322a)와 연결되도록 제2 외부전극(332)이 형성될 수 있다. 상기 제2 외부전극(332)은 제1 및 제3 외부전극 사이에 형성될 수 있다. 본 발명에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있고, 제1 및 제3은 동일한 극성을 의미할 수 있다.
상기 제1 외부전극(331)은 1개의 제1 인출부(321a) 중 제2 인출부(322a)와 중첩되지 않은 영역과 연결될 수 있고, 상기 제3 외부전극(331)은 1개의 제1 인출부(321b) 중 제2 인출부(322a)와 중첩되지 않은 영역과 연결될 수 있다. 상기 제2 외부전극(332)은 제2 인출부(322a) 중 2개의 제1 인출부(321a, 321b)와 중첩되지 않은 영역과 연결될 수 있다.
도 10의 오른쪽 도면에는 제1 내부전극 2개의 인출부와 제2 내부전극(322)의 인출부의 중첩된 영역이 화살표로 표시되어 있으며, 제2 내부전극(322)과 중첩된 제1 내부전극은 점선으로 표시되어 있다.
본 실시형태에 따르면, 세라믹 소체의 일면에는 절연층(341, 342)이 형성될 수 있다. 상기 절연층(341, 342)은 제1 및 제2 외부전극(331, 332) 사이와 제2 및 제3 외부전극(332, 333) 사이에 각각 형성될 수 있다. 상기 절연층(341, 342)은 세라믹 소체의 일면으로 노출된 제1 및 제2 인출부(321a, 321b, 322a)를 덮도록 형성될 수 있으며, 제1 및 제2 인출부의 중첩되는 영역을 모두 덮도록 형성될 수 있다.
상기 절연층(341, 342)은 세라믹 소체의 일면으로 노출된 제1 및 제2 내부전극의 인출부(321a, 321b, 322a)를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
본 실시형태에 따르면, 제1 및 제2 내부전극은 인출부에도 중첩 영역이 형성되어 적층 세라믹 커패시터의 용량이 증가될 수 있다. 또한, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
또한, 본 실시형태에 따르면, 전류의 흐름은 제1 및 제3 외부전극과 연결된 제1 내부전극을 통해 제2 내부전극으로 흐른다. 이러한 전류 흐름에 의해 적층 세라믹 커패시터의 커패시턴스 성분에 직렬로 연결되는 인덕턴스의 성분의 크기를 매우 작게 할 수 있다.
도 11 내지 도 13은 본 발명의 또 다른 실시형태에 따른 적층 세라믹 커패시터를 나타낸다. 도 11은 본 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 12는 도 11에 도시된 적층 세라믹 커패시터의 내부전극 구조를 나타내는 단면도이며, 도 13은 도 11에 도시된 적층 세라믹 커패시터의 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 11 내지 도 13을 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 4단자 수직 적층형 커패시터일 수 있다. “4 단자(3-terminal)”는 커패시터의 단자로서 4개의 단자가 회로기판에 접속됨을 의미한다.
본 실시 형태에 따른 적층 세라믹 커패시터는 세라믹 소체(410); 상기 세라믹 소체의 내부에 형성되는 내부전극(421, 422); 상기 세라믹 소체의 일면에 형성되는 절연층(441, 442) 및 외부전극(431, 432, 433, 434)을 포함할 수 있다.
도 12는 세라믹 소체(410)를 구성하는 유전체층(411)과 상기 유전체층에 형성된 내부전극(421, 422)을 나타내는 단면도이다. 본 발명의 일 실시형태에 따르면, 제1 극성의 제1 내부전극(421)과 제2 극성의 제2 내부전극(422)을 한 쌍으로 할 수 있으며, 일 유전체층(411)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다. 본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(421, 422)은 적층 세라믹 커패시터의 실장면에 수직으로 배치될 수 있다.
본 실시형태에 따르면 적층 세라믹 커패시터의 실장면은 제1면 또는 이에 대향하는 제2면이 될 수 있다.
도 12를 참조하면, 제1 및 제2 내부전극(421, 422)은 서로 다른 극성의 외부전극과 연결되기 위하여 각각 제1 및 제2 인출부(421a, 421b, 422a, 422b)를 가질 수 있다. 제1 내부전극의 2개의 제1 인출부(421a, 421b)는 각각 세라믹 소체의 제1면과 이에 대향하는 제2면으로 노출될 수 있고, 제2 내부전극의 2개의 제2 인출부(422a, 422b)는 각각 세라믹 소체의 제1면과 이에 대향하는 타면, 즉 제2면으로 노출될 수 있다.
또한, 제1 내부전극 1개의 인출부(421a)와 제2 내부전극 1개의 제2 인출부(422a)는 세라믹 소체의 제1면으로 인출되고, 서로 중첩되는 영역을 가질 수 있다. 제1 내부전극 1개의 인출부(421b)와 제2 내부전극 1개의 제2 인출부(422b)는 세라믹 소체의 제2면으로 인출되고, 서로 중첩되는 영역을 가질 수 있다.
본 발명의 일 실시형태에 따르면, 제1 내부전극 2개의 인출부(421a, 421b) 각각은 제2 내부전극의 제2 인출부(422a, 422b)와 세라믹 소체의 동일면으로 노출되며, 노출된 영역 중 일부가 중첩될 수 있다.
도 13을 참조하면, 세라믹 소체의 제1면 및 제2면으로 각각 인출된 제1 내부전극의 2개의 인출부(421a, 421b)와 연결되도록 세라믹 소체의 제1면 및 제2면에 제1 및 제3 외부전극(431, 433)이 형성될 수 있다. 본 실시형태에 따르면 제1 내부전극은 제1 및 제3 외부전극에 의하여 외부 극성과 연결될 수 있다.
또한, 세라믹 소체의 제1면 및 제2면으로 각각 인출된 제2 내부전극의 2개의 인출부(422a, 422b)와 연결되도록 세라믹 소체의 제1면 및 제2면에 제2 및 제4 외부전극(432, 434)이 형성될 수 있다. 본 실시형태에 따르면 제2 내부전극은 제2 및 제4 외부전극에 의하여 외부 극성과 연결될 수 있다.
상기 제1 및 제2 외부전극(431, 432)은 세라믹 소체의 제1면에 형성될 수 있고, 상기 제3 및 제4 외부전극(433, 434)은 세라믹 소체의 제2면에 형성될 수 있다. 본 발명에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있고, 제1 및 제3과 제2 및 제4는 각각 동일한 극성을 의미할 수 있다.
상기 제1 외부전극(431)은 제1 인출부(421a) 중 제2 인출부(422a)와 중첩되지 않은 영역과 연결될 수 있고, 상기 제3 외부전극(433)은 제1 인출부(421b) 중 제2 인출부(422b)와 중첩되지 않은 영역과 연결될 수 있다. 상기 제2 외부전극(432)은 제2 인출부(422a) 중 제1 인출부(421a)와 중첩되지 않은 영역과 연결될 수 있고, 상기 제4 외부전극(434)은 제2 인출부(422b) 중 제1 인출부(421b)와 중첩되지 않은 영역과 연결될 수 있다.
도 13의 오른쪽 도면에는 제1 내부전극 2개의 인출부와 제2 내부전극(422) 2개의 인출부의 중첩된 영역이 화살표로 표시되어 있으며, 제2 내부전극(422)과 중첩된 제1 내부전극은 점선으로 표시되어 있다.
본 실시형태에 따르면, 절연층(441, 442)은 제1 및 제2 외부전극(431, 432, 433, 434) 사이에 형성될 수 있다. 보다 구체적으로 세라믹 소체의 제1면 중 제1 및 제2 외부전극(431, 432) 사이에 절연층(441)이 형성될 있고, 세라믹 소체의 제2면 중 제3 및 제4 외부전극(433, 434) 사이에 각각 형성될 수 있다.
상기 절연층(441, 442)은 세라믹 소체의 일면으로 노출된 제1 및 제2 인출부부(421a, 421b, 422a, 422b)를 덮도록 형성될 수 있으며, 제1 및 제2 인출부의 중첩되는 영역을 모두 덮도록 형성될 수 있다.
상기 절연층(441, 442)은 세라믹 소체의 일면으로 노출된 제1 및 제2 내부전극의 인출부부(421a, 421b, 422a, 422b)를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
본 실시형태에 따르면, 제1 및 제2 내부전극은 인출부에도 중첩 영역이 형성되어 적층 세라믹 커패시터의 용량이 증가될 수 있다. 또한, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
또한 도시되지 않았으나, 제1 내부전극 또는 제2 내부전극은 2 개 이상의 인출부를 가질 수 있으며, 서로 다른 극성의 인출부가 서로 중첩되도록 형성될 수 있다. 또한, 제1 내부전극 또는 제2 내부전극에 형성된 인출부는 세라믹 소체의 동일면으로 노출되거나 세라믹 소체의 서로 다른 면으로 노출될 수 있다. 당업자에 의하여 내부전극이 가지는 인출부의 갯수, 인출부의 위치 등은 다양하게 변경될 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 소체 111: 유전체층
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극 140: 절연층

Claims (13)

  1. 세라믹 소체;
    서로 중첩된 영역을 가지며, 상기 중첩된 영역이 상기 세라믹 소체의 일면으로 노출되는 인출부를 각각 가지는 제1 및 제2 내부전극;
    상기 세라믹 소체의 일면에 형성되며, 상기 인출부와 각각 연결되는 제1 및 제2 외부전극; 및
    상기 세라믹 소체의 일면에 형성되는 절연층;
    을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 인출부는 세라믹 소체의 동일면으로 노출되는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 세라믹 소체의 실장면에 대하여 수직으로 배치되는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 외부전극은 상기 제1 내부전극의 인출부 중 제2 내부전극의 인출부와 중첩되지 않는 영역과 연결되는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 절연층은 상기 세라믹 소체에 세라믹 슬러리를 도포하여 형성되는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 절연층은 서로 중첩된 제1 및 제2 내부전극의 인출부를 모두 덮도록 형성되는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 절연층은 상기 세라믹 소체의 일면으로부터 측정되는 제1 및 제2 외부전극의 높이보다 작게 형성되는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제1 및 제2 외부전극이 소정의 간격을 두고 형성되는 세라믹 소체의 x-방향의 길이는 내부전극이 적층되는 y-방향의 길이보다 짧게 형성되는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 제1 내부전극은 2개 이상의 인출부를 가지며, 상기 제1 내부전극의 인출부는 상기 제2 내부전극의 인출부와 각각 중첩 영역을 형성하는 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 제1 내부전극은 상기 세라믹 소체의 동일면으로 노출되는 2개 이상의 인출부를 가지며, 상기 제1 내부전극의 인출부는 상기 제2 내부전극의 인출부와 각각 중첩 영역을 형성하는 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 제1 내부전극은 2개의 인출부를 가지며, 상기 제1 내부전극의 인출부는 상기 제2 내부전극의 인출부와 각각 중첩 영역을 형성하고, 상기 제1 내부전극의 인출부와 연결되는 제3 외부전극을 추가로 포함하는 적층 세라믹 커패시터.
  12. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 소체의 일면과 상기 일면에 대향하는 타면으로 각각 노출되는 2개의 인출부를 가지며, 상기 제1 내부전극의 인출부와 상기 제2 내부전극의 인출부는 각각 중첩 영역을 형성하는 적층 세라믹 커패시터.
  13. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 소체의 일면과 상기 일면에 대향하는 타면으로 각각 노출되는 2개의 인출부를 가지며, 상기 제1 내부전극의 인출부와 상기 제2 내부전극의 인출부는 각각 중첩 영역을 형성하고, 상기 제1 및 제2 내부전극의 인출부와 각각 연결되는 제3 및 제4 외부전극을 추가로 포함하는 적층 세라믹 커패시터.
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