JP2015019082A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】回路基板への実装時などに、吸着ノズルによる吸着がし易く、吸着ミスを低減できる積層セラミック電子部品を提供する。【解決手段】第１面２ａと第１面２ａに対向する第２面２ｂとを有した積層セラミック素子２と、積層セラミック素子２の第２面２ｂの中央部に設けられた第１外部電極４と、積層セラミック素子２の第２面２ｂの両端部に第１外部電極４を間に配置するようにそれぞれ設けられた第２外部電極６，８と、を備えた積層セラミック電子部品１。積層セラミック素子２の第１面２ａの長さＬ方向の稜線部３ａ，３ｂのＲ量は７０μｍ以下である。より好ましくは、積層セラミック素子２の第１面２ａの長さＬ方向の稜線部３ａ，３ｂのＲ量は３０μｍ以上７０μｍ以下である。【選択図】図１

Description

本発明は、積層セラミックコンデンサなどの積層セラミック電子部品に関する。

特許文献１（図８〜図１０）に示すように、等価直列インダクタンス（ＥＳＬ）を低くするために、積層セラミック素子の実装面の中央部に設けられた第１外部電極と、積層セラミック素子の実装面の両端部に第１外部電極を間に配置するようにそれぞれ設けられた第２外部電極と、を備えた３端子の積層セラミックコンデンサが知られている。３端子とは、コンデンサの端子として、三つの端子が回路基板に電気的に接続されることを意味する。

特開２０１３−４６０５２号公報

しかしながら、従来の３端子の積層セラミックコンデンサにおいて、積層セラミック素子の上面（実装面に対向する面）の長手方向の稜線部のＲ量が大きい場合、回路基板への実装時などに吸着ノズルによる吸着が困難であるという不具合が生じる。

それゆえに、本発明の目的は、回路基板への実装時などに、吸着ノズルによる吸着がし易く、吸着ミスを低減できる積層セラミック電子部品を提供することである。

本発明の積層セラミック電子部品は、
長さ方向および幅方向に沿って延びる第１面および第２面と、幅方向および厚み方向に沿って延びる第３面および第４面と長さ方向および厚み方向に沿って延びる第５面および第６面とを有する積層セラミック素子と、
前記第２面の長さ方向における一方端部と、前記第３面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
前記第２面の長さ方向における他方端部と、前記第４面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
前記第２面の長さ方向において、２つの前記第２外部電極の間に位置する部分と、前記第５面、前記第６面とに跨って設けられた第１外部電極と、
前記積層セラミック素子の内部に設けられ、前記第１外部電極に第１引出部を介して電気的に接続された複数の第１内部電極と、
前記積層セラミック素子の内部に設けられ、前記第２外部電極に第２引出部を介して電気的に接続された複数の第２内部電極と、を備えた積層セラミック電子部品であって、
前記第２面における前記第１外部電極の長さ方向の寸法は、前記第２面における前記第２外部電極の長さ方向の寸法より大きく、
前記積層セラミック素子の前記第１面の長手方向の稜線部のＲ量が７０μｍ以下であること、を特徴とする、積層セラミック電子部品である。

本発明では、第１面の長手方向の稜線部のＲ量が７０μｍ以下であるため、吸着ノズルによる吸着に必要な吸着面積が第１面に確実に確保される。

また、本発明の積層セラミック電子部品は、
積層セラミック素子の第１面の長手方向の稜線部のＲ量が３０μｍ以上７０μｍ以下であること、を特徴とする、積層セラミック電子部品であってもよい。

この場合、第１面の長手方向の稜線部のＲ量が３０μｍ以上であるため、稜線部が角張っていない。従って、機械的衝撃が稜線部に加わっても、稜線部が欠けるなどの不具合が生じ難い。

また、本発明の積層セラミック電子部品は、
第１外部電極が信号側電極であって、第２外部電極がグランド側電極であることを特徴とする積層セラミック電子部品であってもよい。あるいは、第１外部電極がグランド側電極であって、第２外部電極が信号側電極であることを特徴とする積層セラミック電子部品であってもよい。

さらに、本発明の積層セラミック電子部品は、
第１外部電極、第２外部電極が設けられた第２面における積層セラミック素子の長さ方向の寸法が、２．０ｍｍ以上２．１ｍｍ以下であって、第２面における第２外部電極の長さ方向の寸法が０．３５以上０．４５ｍｍ以下であり、第２面における第１外部電極の長さ方向の寸法が０．６３以上０．６７ｍｍ以下であることを特徴とする積層セラミック電子部品であってもよい。

本発明によれば、吸着ノズルによる吸着に必要な吸着面積が第２面に確実に確保できるので、回路基板への実装時などに、吸着ノズルによる吸着がし易く、吸着ミスを低減できる。

この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。

本発明に係る積層セラミック電子部品の一実施の形態を示す外観斜視図である。 図１に示した積層セラミック素子の斜視図である。 図２に示した積層セラミック素子の分解斜視図である。 本発明に係る積層セラミック電子部品の製造方法の一例を示すフローチャートである。 稜線部のＲ量を算出する方法を説明するための説明図である。 外部電極ペーストを積層セラミック電子部品に塗布するための塗布装置を示す概略構成図である。 １回目の外部電極ペーストを塗布する方法を説明するための模式図である。 図７に続く１回目の外部電極ペーストを塗布する方法を説明するための模式図である。 ２回目の外部電極ペーストを塗布する方法を説明するための模式図である。 図９に続く２回目の外部電極ペーストを塗布する方法を説明するための模式図である。

本発明に係る積層セラミック電子部品の実施の形態を説明する。なお、以下の実施の形態では、積層セラミック電子部品として、積層セラミックコンデンサを例にして説明するけれども、本発明はこれに限定されるものではない。例えば、積層セラミック電子部品は、積層セラミックバリスタ、積層セラミックインダクタなどであってもよい。

１．積層セラミック電子部品
図１は、積層セラミック電子部品である積層セラミックコンデンサ１を示す外観斜視図である。図２は、図１に示した積層セラミック素子２の斜視図である。図３は、図２に示した積層セラミック素子２の分解斜視図である。

積層セラミックコンデンサ１は、略直方体の積層セラミック素子２と、積層セラミック素子２の実装面の中央部に形成された第１外部電極４と、積層セラミック素子２の実装面の左右の端部に形成された第２外部電極６，８とを備えている。

積層セラミック素子２は、上下の高さＴ方向に、第１面２ａと、第１面２ａに対向する第２面２ｂとを有している。また、積層セラミック素子２は、左右の長さＬ方向に、第３面２ｃと、第３面２ｃに対向する第４面２ｄとを有している。さらに、積層セラミック素子２は、前後の幅Ｗ方向に、第５面２ｅと、第５面２ｅに対向する第６面２ｆとを有している。
積層セラミックコンデンサ１は、例えば長さＬ方向の寸法が２．００ｍｍ以上２．１０ｍｍ以下であることが好ましく、高さＴ方向の寸法が０．７ｍｍ以上１．０ｍｍ以下であることが好ましく、幅Ｗ方向の寸法が１．２０ｍｍ以上１．４０ｍｍ以下であることが好ましい。
なお、積層セラミックコンデンサ１の長さＬ方向の寸法、高さＴ方向の寸法、幅Ｗ方向の寸法は、ミツトヨ製のマイクロメーターＭＤＣ−２５ＭＸを用いて測定することができる。

第１外部電極４は、第２面２ｂの長さ方向における中央部と、第５面２ｅ、第６面２ｆとに跨って形成されている。第２外部電極６，８は、第２面２ｂの左右の両端部に、第１外部電極４を間に配置するように、それぞれ設けられている。より詳細に説明すると、第２外部電極６は、第２面２ｂの長さ方向における一方端と、第３面２ｃ、第５面２ｅ、第６面２ｆとに跨って形成されている。また、第２外部電極８は、第２面２ａの長さ方向における他方端と、第４面２ｄ、第５面２ｅ、第６面２ｆとに跨って形成されている。
従って、第２面２ｂが、積層セラミックコンデンサ１の実装面となる。積層セラミックコンデンサ１は３端子コンデンサである。

ここで、第１外部電極４の幅Ｂは、第２外部電極６，８の幅Ａより大きく設定されている。より具体的には、第１外部電極４の幅Ｂは、０．６３ｍｍ以上０．６７ｍｍ以下である。第２外部電極６，８の幅Ａは、０．３５ｍｍ以上０．４５ｍｍ以下である。
なお、第１の外部電極４、第２の外部電極６、８の幅は、ＮＩＫＯＮ製の測定顕微鏡ＭＭ−６０にて２０倍の倍率で積層セラミックコンデンサ１の第１面または第２面を投影して測定することができる。

そして、第１外部電極４は、それぞれ外部電極ペーストを１回塗布することにより厚膜形成されている。また、第２外部電極６，８は、それぞれ外部電極ペーストを２回塗布することにより厚膜形成されている。これにより、第２外部電極６，８の電極厚は第１外部電極６，８の電極厚より大きくなっている。
なお、第１外部電極４、第２外部電極６，８の厚みは、積層セラミックコンデンサ１の第５面２ｅの表面から幅方向の中央に向かって研磨することによって、第１外部電極４、第２外部電極６，８の断面を露出させ、そして、研磨によるダレを除去した後に、第１外部電極４、第２外部電極６，８の断面に投影することによって測定することができる。

第１外部電極４および第２外部電極６，８は、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、または、これら金属の合金などからなる。さらに、第１外部電極４および第２外部電極６，８は、それぞれ、その表面にめっき皮膜が形成されている。めっき皮膜は、第１外部電極４および第２外部電極６，８を保護し、かつ、第１外部電極４および第２外部電極６，８のはんだ付け性を良好にする。

また、第１外部電極４がグランド側電極で、第２外部電極６，８が信号側電極であってもよいし、第１外部電極４が信号側電極で、第２外部電極６，８がグランド側電極であってもよい。

積層セラミックコンデンサ１の上面である第１面２ａは、長さＬ方向の稜線部３ａ，３ｂの角部がＲ形状に研磨され、そのＲ量が７０μｍ以下である。そして、より好ましくは、Ｒ量は３０μｍ以上７０μｍ以下である。

積層セラミック素子２は、幅Ｗ方向（積層方向）において、複数の内層用セラミック層１０と、複数の内層用セラミック層１０同士の界面に配設された複数の第１内部電極２０および第２内部電極２２と、複数の内層用セラミック層１０を挟むように前後に配設された外層用セラミック層１２とで構成された積層体構造を有している。

第１内部電極２０は、第１対向部２３ａと、第１対向部２３ａの中央部から高さＴ方向の下方に延在している第１引出部２４とを有している。第１引出部２４は、積層セラミック素子２の第２面２ｂの中央部に引き出されて第１外部電極４に電気的に接続されている。

第２内部電極２２は、第２対向部２３ｂと、第２対向部２３ｂの左側端部から高さＴ方向の下方に延在している第２引出部２６と、第２対向部２３ｂの右側端部から高さＴ方向の下方に延在している第２引出部２８とを有している。第２引出部２６は、積層セラミック素子２の第２面２ｂの左側端部に引き出されて第２外部電極６に電気的に接続されている。第２引出部２８は、積層セラミック素子２の第２面２ｂの右側端部に引き出されて第２外部電極８に電気的に接続されている。

広面積の第１内部電極２０と第２内部電極２２とは、幅Ｗ方向において、誘電体材料からなる内層用セラミック層１０を介して対向している。この第１内部電極２０と第２内部電極２２とが、内層用セラミック層１０を介して対向している部分（第１内部電極２０の第１対向部２３ａと第２内部電極２２の第２対向部２３ｂとが対向している部分）に静電容量が形成されている。第１内部電極２０および第２内部電極２２は、Ａｇ、Ｃｕ、Ｎｉ、Ｐｄ、または、これら金属の合金などからなる。また、内層用セラミック層１０および外層用セラミック層１２は、チタン酸バリウム系材料、チタン酸ストロンチウム系材料などからなる。

以上の構成からなる積層セラミックコンデンサ１では、第１内部電極２０および第２内部電極２２が積層セラミックコンデンサ１の第２面２ｂ（言い換えると、実装面）に垂直に配置されており、積層方向が第２面２ｂ（言い換えると、実装面）に対して平行である。

２．積層セラミック電子部品の製造方法
次に、前述の積層セラミックコンデンサ１の製造方法を説明する。図４は、積層セラミックコンデンサ１の製造方法を示すフローチャートである。

工程Ｓ１で、チタン酸バリウム系材料またはチタン酸ストロンチウム系材料からなるセラミック粉末に、有機バインダ、分散剤および可塑剤などが添加されて、シート成形用スラリーが作製される。次に、シート成形用スラリーは、ドクターブレード法によって、内層もしくは外層用セラミックグリーンシートに成形される。

次に、工程Ｓ２で、内層用セラミックグリーンシート上に、Ａｇを含有する内部電極ペーストがスクリーン印刷法で塗布され、第１内部電極２０および第２内部電極２２となるべき電極ペースト膜が形成される。

次に、工程Ｓ３で、電極ペースト膜が形成された内層用セラミックグリーンシートは、第１内部電極２０の電極ペースト膜と第２内部電極２２の電極ペースト膜とが交互になるように複数枚積層される。さらに、複数枚の外層用セラミックグリーンシートが、積層された内層用セラミックグリーンシートを挟むように積層されて圧着される。この積層セラミックグリーンシートは、個々の積層セラミック素子２となるべき寸法に切断され、複数の未焼成の積層セラミック素子２とされる。

未焼成の積層セラミック素子２は、実装面（第２面２ｂ）の側がホルダによって保持された状態で、上面（第１面２ａ）の長さＬ方向の稜線部３ａ，３ｂが所定時間バレル研磨され、稜線部３ａ，３ｂのＲ量が約７０μｍになるまで研磨される。その後、更に、サンドブラスト研磨によって、所望のＲ量になるまで所定時間研磨される。

ここで、バレル研磨およびサンドブラスト研磨の研磨条件を決定するために、積層セラミック素子２のサンプルが作製され、以下の方法でＲ量の測定が行われる。測定器は、ＫＥＹＥＮＣＥデジタルマイクロスコープＶＨＸシリーズである。

積層セラミック素子２のサンプルは、実装面（第２面２ｂ）の側が樹脂で固められる。その後、上面（第１面２ａ）の長さＬ方向の稜線部３ａ，３ｂが、所定時間バレル研磨やサンドブラスト研磨される。

次に、図５（Ａ）に示すように、Ｒ研磨された稜線部３ａ，３ｂが測定器で観察され、Ｒの始点Ｐ１と終点Ｐ２とが指定される。その後、始点Ｐ１と終点Ｐ２の間の中央点Ｐ３が指定される。

次に、図５（Ｂ）に示すように、始点Ｐ１と中央点Ｐ３と終点Ｐ２とを通る円Ｑが作画された後、円Ｑの半径が測定されてＲ量が算出される。

次に、工程Ｓ４で、未焼成の積層セラミック素子２は、脱バインダ処理された後、焼成され、焼結した積層セラミック素子２とされる。内層用および外層用セラミックグリーンシートと電極ペースト膜とは同時焼成され、内層用セラミックグリーンシートは内層用セラミック層１０となり、外層用セラミックグリーンシートは外層用セラミック層１２となり、電極ペースト膜は第１内部電極２０もしくは第２内部電極２２となる。

次に、工程Ｓ５で、焼結した積層セラミック素子２の表面に、１回目の外部電極ペースト（ＡｇＰｄ合金ペースト）の塗布が行われる。１回目の外部電極ペーストの塗布は、第１外部電極４の外部電極ペーストを塗布すると共に、第２外部電極６，８の１回目の外部電極ペーストを塗布する。

１回目の外部電極ペーストの塗布は、図６に示す塗布装置３０を使用してローラ転写法で行われる。塗布装置３０は、所定の間隔で配置されている一対の塗布部３２ａ，３２ｂを備えている。
ここで、積層セラミックコンデンサ１を製造する場合は、一方の塗布部３２ｂのペースト槽４０ｂに外部電極ペースト５０を入れないでおく。

塗布部３２ａは、塗布ローラ３４ａと、塗布ローラ３４ａに圧接したスクレーパ３６ａと、スクレーパ３６ａの上流側に配設されて塗布ローラ３４ａに圧接した転写ローラ３８ａと、ペースト槽４０ａとを備えている。同様に、塗布部３２ｂも、塗布ローラ３４ｂと、塗布ローラ３４ｂに圧接したスクレーパ３６ｂと、スクレーパ３６ｂの上流側に配設されて塗布ローラ３４ｂに圧接した転写ローラ３８ｂと、ペースト槽４０ｂとを備えている。

塗布ローラ３４ａの外周面には、図７に示すように、積層セラミックコンデンサ１の第１外部電極４に対応する位置に、外周方向に延在している溝４２が形成され、第２外部電極６，８に対応する位置に、それぞれ外周方向に延在している溝４４，４８が形成されている。図示しないけれども、塗布ローラ３４ｂの外周面にも、第１外部電極４に対応する位置に、外周方向に延在している溝４２が形成され、第２外部電極６，８に対応する位置に、それぞれ外周方向に延在している溝４４，４８が形成されている。

塗布ローラ３４ａ，３４ｂの回転軸５２の方向において、塗布ローラ３４ａ，３４ｂの中央部に形成した溝４２の幅は、第１外部電極４の幅と略等しい寸法に設定されている。塗布ローラ３４ａ，３４ｂの回転軸５２の方向において、塗布ローラ３４ａ，３４ｂの左右の端部に形成した溝４４，４８の幅は、第２外部電極６，８の幅と略等しい寸法に設定されている。溝４２，４４，４８の横断面の形状は、矩形、Ｕ形、三角形、半円形などである。

スクレーパ３６ａ，３６ｂは、それぞれ転写ローラ３８ａ，３８ｂによって塗布ローラ３４ａ，３４ｂの外周表面に供給されて付着した外部電極ペースト５０のうち余分なものを掻き落とすと同時に、溝４２，４４，４８に外部電極ペースト５０を充填させるためのものである。

転写ローラ３８ａ，３８ｂは、それぞれペースト槽４０ａ，４０ｂに入っている外部電極ペースト５０を取り出して、塗布ローラ３４ａ，３４ｂに供給するためのものである。

複数の積層セラミック素子２は、長さＬ方向の両端面である第３面２ｃおよび第４面２ｄがそれぞれ一対のキャリアテープ４２に貼り付けられて挟持されることにより、一対のキャリアテープ４２によって、塗布装置３０の塗布部３２ａと塗布部３２ｂの間を搬送される。そして、塗布ローラ３４ａ，３４ｂの回転軸５２に対して長さＬ方向が平行になるように配設された積層セラミック素子２が、塗布ローラ３４ａと塗布ローラ３４ｂとの間を通るときに、塗布ローラ３４ａ，３４ｂによって両側から押し付けられる。

このとき、図８に示すように、塗布ローラ３４ａの溝４２，４４，４８に充填されている外部電極ペースト５０の一部が、積層セラミック素子２の第２面２ｂに、第１外部電極４および第２外部電極６，８のパターン形状に合わせて転写され塗布される。すなわち、第１外部電極４の外部電極ペースト５０および第２外部電極６，８の１回目の外部電極ペースト５０が、積層セラミック素子２に付与される。この場合、溝４２の幅が溝４４，４８の幅より広いので、第１外部電極４の外部電極ペースト５０の塗布厚みは厚く、第２外部電極６，８の外部電極ペースト５０の塗布厚みは薄くなる。

１回目の外部電極ペースト塗布工程は、第１外部電極４の外部電極ペースト５０を塗布すると共に、第２外部電極６，８の１回目の外部電極ペースト５０を塗布するため、効率良く外部電極が形成される。
なお、キャリアテープ４２による積層セラミック素子２の搬送速度と、塗布ローラ３４ａ、３４ｂの外周速度とは略等しい速度に設定される。

次に、工程Ｓ６で、積層セラミック素子２に塗布された第１外部電極４の外部電極ペースト５０および第２外部電極６，８の１回目の外部電極ペースト５０が焼き付けられる。これにより、第１外部電極４および第２外部電極６，８の１回目の外部電極部分が形成される。このとき、第１外部電極４の電極厚みは厚く、第２外部電極６，８の電極厚みは薄い。
なお、工程Ｓ６を省略して、工程Ｓ５から直接に工程Ｓ７へ移行して、工程Ｓ８でまとめて第１外部電極４および第２外部電極６，８を焼き付けてもよい。

次に、工程Ｓ７で、積層セラミック素子２の表面に、２回目の外部電極ペースト（ＡｇＰｄ合金ペースト）の塗布が行われる。２回目の外部電極ペーストの塗布は、第２外部電極６，８の２回目の外部電極ペーストのみを塗布する。

２回目の外部電極ペーストの塗布は、１回目の外部電極ペーストの塗布に用いた図６に示す塗布装置３０において、スクレーパ３６ａ，３６ｂを図９に示すスクレーパ３７ａ，３７ｂに置き換えたものと同様のものを使用してローラ転写法で行われる。
ここで、積層セラミックコンデンサ１を製造する場合は、一方の塗布部３２ｂのペースト槽４０ｂに外部電極ペースト５０を入れないでおく。

スクレーパ３７ａ，３７ｂは、塗布ローラ３４ａ，３４ｂの中央部に形成した溝４２の横断面の形状と略等しいサイズの凸部６０が、溝４２に対応する位置に設けられている。従って、スクレーパ３７ａ，３７ｂは、塗布ローラ３４ａ，３４ｂの表面に供給されて付着した外部電極ペースト５０のうち余分なものを掻き落とし、溝４２に充填されている外部電極ペースト５０を凸部６０によって溝４２から掻き出すと共に、溝４４，４８に外部電極ペースト５０を充填させることができる。

複数の積層セラミック素子２は、長さＬ方向の両端面である第３面２ｃおよび第４面２ｄがそれぞれ一対のキャリアテープ４２に貼り付けられることにより、一対のキャリアテープ４２によって、塗布装置３０の塗布部３２ａと塗布部３２ｂの間を搬送される。そして、塗布ローラ３４ａ，３４ｂの回転軸５２に対して長さＬ方向が平行になるように配設された積層セラミック素子２が、塗布ローラ３４ａと塗布ローラ３４ｂとの間を通るときに、塗布ローラ３４ａ，３４ｂによって両側から押し付けられる。

このとき、図１０に示すように、塗布ローラ３４ａ，３４ｂの溝４４，４８に充填されている外部電極ペースト５０の一部が、積層セラミック素子２の第２面２ｂに、第２外部電極６，８のパターン形状に合わせて転写され塗布される。すなわち、第２外部電極６，８の２回目の外部電極ペースト５０が、第２外部電極６，８の１回目の外部電極部分の表面上にさらに付与される。これにより、第２外部電極６，８の電極厚みは、第１外部電極４の電極厚みより大きくなる。

また、第１外部電極４は、塗布ローラ３４ａの溝４２にその一部が収容されるので、積層セラミック素子２の姿勢が良くなり、塗布精度が良くなる。

次に、工程Ｓ８で、積層セラミック素子２に塗布された第２外部電極６，８の２回目の外部電極ペースト５０が焼き付けられる。これにより、第１外部電極４および第２外部電極６，８の２回目の外部電極部分が形成される。こうして、第２外部電極６，８の電極厚が第１外部電極４の電極厚より大きく形成される。

次に、工程Ｓ９で、第１外部電極４および第２外部電極６，８のそれぞれの表面に、湿式めっきによってＮｉめっき、Ｓｎめっきが順に形成される。こうして、積層セラミックコンデンサ１が得られる。

３．本実施の形態の効果
（１）本実施の形態によれば、積層セラミックコンデンサ１の上面（第１面２ａ）の長手方向の稜線部３ａ，３ｂのＲ量が７０μｍ以下であるため、吸着ノズルによる吸着に必要な吸着面積が上面（第１面２ａ）に確実に確保される。この結果、回路基板への実装時などに、吸着ノズルが積層セラミックコンデンサ１の上面（第１面２ａ）を吸着し易く、吸着ノズルによる吸着ミスを低減することができる。

（２）また、積層セラミックコンデンサ１の上面（第１面２ａ）の長手方向の稜線部３ａ，３ｂのＲ量を３０μｍ以上にすると、稜線部３ａ，３ｂが角張らず、機械的衝撃が稜線部３ａ，３ｂに加わっても、稜線部３ａ，３ｂが欠けるなどの不具合が生じ難い。

（実験例）
次に、本発明の評価のために、積層セラミックコンデンサ１の稜線部３ａ，３ｂにおけるＲ量を２０μｍから９０μｍとした試料を作製し、それらの各Ｒ量に対する吸着エラーおよび欠け割れの発生の有無を確認する実験を行った。

そこで、上述した積層セラミック電子部品の製造方法にしたがって、長さＬ方向の寸法が２．００ｍｍ以上２．１０ｍｍ以下であり、高さＴ方向の寸法が０．７ｍｍ以上１．０ｍｍ以下であり、幅Ｗ方向の寸法が１．２０ｍｍ以上１．４０ｍｍ以下の範囲である積層セラミックコンデンサを作製した。

吸着エラーの評価は、積層セラミックコンデンサを吸着ノズルにより吸着させ、落下した数をカウントすることにより行った。吸着エラーの評価数は、各Ｒ量について１００００個とした。

また、欠け割れの有無の評価は、積層セラミックコンデンサを吸着ノズルにより吸着させることにより生じた欠けや割れが発生した数をカウントすることにより行った。欠け割れの評価数は、各Ｒ量について１００個とした。

表１は、各Ｒ量の変化に対する吸着エラーおよび欠け割れの発生した数を示す。

表１によれば、Ｒ量が２０μｍ以上７０μｍ以下では、吸着エラーが生じなかった。一方、Ｒ量が８０μｍの場合は５個の吸着エラーが発生し、９０μｍの場合は７個の吸着エラーが発生した。

また、表１によれば、Ｒ量が３０μｍ以上９０μｍ以下では、欠け割れが生じなかった。一方、Ｒ量が２０μｍの場合、欠け割れが５個発生した。

したがって、Ｒ量が３０μｍ以上７０μｍ以下とすると、吸着エラーや欠け割れの発生を回避することができる。

なお、この発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。

１ 積層セラミックコンデンサ
２ 積層セラミック素子
２ａ 第１面
２ｂ 第２面
２ｃ 第３面
２ｄ 第４面
２ｅ 第５面
２ｆ 第６面
３ａ，３ｂ 稜線部
４ 第１外部電極
６，８ 第２外部電極
１０ 内層用セラミック層
１２ 外層用セラミック層
２０ 第１内部電極
２２ 第２内部電極
２３ａ 第１対向部
２３ｂ 第２対向部
２４ 第１引出部
２６，２８ 第２引出部
３０ 塗布装置
３２ａ，３２ｂ 塗布部
３４ａ，３４ｂ 塗布ローラ
３６ａ，３６ｂ，３７ａ，３７ｂ スクレーパ
３８ａ，３８ｂ 転写ローラ
４０ａ，４０ｂ ペースト槽
４２，４４，４８ 溝
５０ 外部電極ペースト
５２ 塗布ローラの回転軸
６０ 凸部
Ｌ 長さ
Ｔ 高さ
Ｗ 幅
Ａ 第２外部電極の幅
Ｂ 第１外部電極の幅
Ｐ１ Ｒの始点
Ｐ２ Ｒの終点
Ｐ３ Ｒの中央点
Ｑ 円

Claims (5)

1. 長さ方向および幅方向に沿って延びる第１面および第２面と、幅方向および厚み方向に沿って延びる第３面および第４面と長さ方向および厚み方向に沿って延びる第５面および第６面とを有する積層セラミック素子と、
   前記第２面の長さ方向における一方端部と、前記第３面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
   前記第２面の長さ方向における他方端部と、前記第４面、前記第５面、前記第６面とに跨って設けられた第２外部電極と、
   前記第２面の長さ方向において、２つの前記第２外部電極の間に位置する部分と、前記第５面、前記第６面とに跨って設けられた第１外部電極と、
   前記積層セラミック素子の内部に設けられ、前記第１外部電極に第１引出部を介して電気的に接続された複数の第１内部電極と、
   前記積層セラミック素子の内部に設けられ、前記第２外部電極に第２引出部を介して電気的に接続された複数の第２内部電極と、を備えた積層セラミック電子部品であって、
   前記第２面における前記第１外部電極の長さ方向の寸法は、前記第２面における前記第２外部電極の長さ方向の寸法より大きく、
   前記積層セラミック素子の前記第１面の長手方向の稜線部のＲ量が７０μｍ以下であること、を特徴とする、積層セラミック電子部品。
2. 前記積層セラミック素子の前記第１面の長手方向の稜線部のＲ量が３０μｍ以上７０μｍ以下であること、を特徴とする、請求項１に記載の積層セラミック電子部品。
3. 前記第１外部電極が信号側電極であって、前記第２外部電極がグランド側電極であることを特徴とする請求項１または請求項２に記載の積層セラミック電子部品。
4. 前記第１外部電極がグランド側電極であって、前記第２外部電極が信号側電極であることを特徴とする、請求項１または請求項２に記載の積層セラミック電子部品。
5. 前記第１外部電極、第２外部電極が設けられた前記第２面における積層セラミック素子の長さ方向の寸法が、２．０ｍｍ以上２．１ｍｍ以下であって、前記第２面における第２外部電極の長さ方向の寸法が０．３５以上０．４５ｍｍ以下であり、前記第２面における第１外部電極の長さ方向の寸法が０．６３以上０．６７ｍｍ以下であることを特徴とする請求項１ないし請求項４のいずれか一項に記載の積層セラミック電子部品。