KR101806369B1 - 적층 세라믹 전자 부품 - Google Patents

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다까시 사와다
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

적층 세라믹 소자의 최외층 근방에 크랙이 발생하기 어려우며, 또한 실장 기판에 대한 실장성이 양호한 적층 세라믹 전자 부품을 제공한다.
적층 세라믹 소자와, 적층 세라믹 소자의 표면의 중앙부에 형성된 제1 외부 전극과, 제1 외부 전극을 사이에 배치하도록 각각 형성된 제2 외부 전극과, 적층 세라믹 소자의 내부에 형성되고, 제1 외부 전극에 제3 인출부를 개재하여 전기적으로 접속된 복수의 제1 내부 전극과, 제2 외부 전극에 제1 및 제2 인출부를 개재하여 전기적으로 접속된 복수의 제2 내부 전극을 구비하고, 적층 세라믹 소자의 중앙층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단이, 적층 세라믹 소자의 단부면으로부터 거리 C를 갖고, 적층 세라믹 소자의 최외층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단이, 적층 세라믹 소자의 단부면으로부터 거리 D를 갖는다고 했을 때, 거리 D가 거리 C보다 큰, 적층 세라믹 전자 부품이다.

Description

적층 세라믹 전자 부품{LAMINATED CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 콘덴서 등의 적층 세라믹 전자 부품에 관한 것이다.
특허문헌 1(도 8 내지 도 10)에 도시한 바와 같이, 등가 직렬 인덕턴스(ESL)를 낮게 하기 위해서, 적층 세라믹 소자 표면의 중앙부에 형성된 제1 외부 전극과, 적층 세라믹 소자 표면의 양 단부에 제1 외부 전극을 사이에 배치하도록 각각 형성된 제2 외부 전극을 구비한 3단자의 적층 세라믹 콘덴서가 알려져 있다. 3단자란, 콘덴서의 단자로서, 3개의 단자가 실장 기판에 전기적으로 접속되는 것을 의미한다.
이 3단자의 적층 세라믹 콘덴서는, 내부 전극이 적층 세라믹 콘덴서의 실장면에 수직으로 배치되어 있고, 적층 방향이 실장면에 대하여 평행인 구조를 갖고 있다.
일본 특허 공개 제2013-46052호 공보
그러나, 상기 구조를 갖고 있는 적층 세라믹 콘덴서는, 최외층 근방에 크랙이 발생하기 쉽다는 문제가 있었다. 또한, 상기 구조를 갖고 있는 적층 세라믹 콘덴서에 대해서, 실장 기판에 대한 실장성을 양호하게 하는 것이 요구되고 있다.
그러므로, 본 발명의 목적은, 적층 세라믹 소자의 최외층 근방에 크랙이 발생하기 어려우며, 또한 실장 기판에 대한 실장성이 양호한 적층 세라믹 전자 부품을 제공하는 것이다.
본 발명의 적층 세라믹 전자 부품은, 적층 세라믹 소자와, 제1 외부 전극과, 제2 외부 전극과, 제1 내부 전극과, 제2 내부 전극을 갖고 적층 세라믹 소자는, 길이 방향 및 폭 방향을 따라 연장되는 제1 면 및 제2 면과, 폭 방향 및 두께 방향을 따라 연장되는 제3 면 및 제4 면과, 길이 방향 및 두께 방향을 따라 연장되는 제5 면 및 제6 면을 갖고, 제2 면의 양 단부에 형성된 제2 외부 전극과, 제2 외부 전극 사이에 형성된 제1 외부 전극과, 길이 방향 및 두께 방향을 따라 연장되는 제2 내부 전극과, 길이 방향 및 두께 방향을 따라 연장되며, 폭 방향에 있어서 간격을 두고 제2 내부 전극과 대향하고 있는 제1 내부 전극을 구비하고, 제2 내부 전극은, 제1 내부 전극과 대향하고 있는 제2 대향부와, 제2 대향부로부터 제2 면측으로 연장되어 있으며, 제2 면의 길이 방향에 있어서의 한쪽측 부분으로 인출된 제1 인출부와, 제2 대향부로부터 제2 면측으로 연장되어 있으며, 제2 면의 길이 방향에 있어서의 다른 쪽측 부분으로 인출된 제2 인출부를 갖고, 제1 내부 전극은, 제2 대향부와 대향하고 있는 제1 대향부와, 제1 대향부로부터 제2 면측으로 연장되어 있으며, 제2 면으로 인출된 제3 인출부를 갖고, 제2 외부 전극은, 제2 면에 형성되고, 제1 인출부 및 제2 인출부와 접속되는 제2 본체부와 제2 면과 교차한 면에 형성되고, 또한 제2 본체부의 양 단부로 연장되어 형성되는 제2 폴딩부를 갖고, 제1 외부 전극은, 제2 면에 형성되고, 제3 인출부와 접속되는 제1 본체부와 제2 면과 교차한 면에 형성되고, 또한 제2 본체부의 양 단부로 연장되어 형성되는 제1 폴딩부를 갖고, 제2 면에 있어서의 제1 외부 전극의 길이 방향의 치수는, 제2 면에 있어서의 제2 외부 전극의 길이 방향의 치수보다 크고, 적층 세라믹 소자의 중앙층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단이, 적층 세라믹 소자의 단부면으로부터 거리 C를 갖고, 적층 세라믹 소자의 최외층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단이, 적층 세라믹 소자의 단부면으로부터 거리 D를 갖는다고 했을 때, 거리 D가 거리 C보다 큰 것을 특징으로 한다.
또한, 본 발명의 적층 세라믹 전자 부품은, 길이 방향 및 폭 방향을 따라 연장되는 제1 면 및 제2 면과, 폭 방향 및 두께 방향을 따라 연장되는 제3 면 및 제4 면과, 길이 방향 및 두께 방향을 따라 연장되는 제5 면 및 제6 면을 갖는 적층 세라믹 소자와, 제2 면의 양 단부에 형성된 제2 외부 전극과, 제2 외부 전극 사이에 형성된 제1 외부 전극과, 길이 방향 및 두께 방향을 따라 연장되는 제2 내부 전극과, 길이 방향 및 두께 방향을 따라 연장되며, 폭 방향에 있어서 간격을 두고 제2 내부 전극과 대향하고 있는 제1 내부 전극을 구비하고, 제2 내부 전극은, 제1 내부 전극과 대향하고 있는 제2 대향부와, 제2 대향부로부터 제2 면측으로 연장되어 있으며, 제2 면의 길이 방향에 있어서의 한쪽측 부분으로 인출된 제1 인출부와, 제2 대향부로부터 제2 면측으로 연장되어 있으며, 제2 면의 길이 방향에 있어서의 다른 쪽측 부분으로 인출된 제2 인출부를 갖고, 제1 내부 전극은, 제2 대향부와 대향하고 있는 제1 대향부와, 제1 대향부로부터 제2 면측으로 연장되어 있으며, 제2 면으로 인출된 제3 인출부를 갖고, 제2 외부 전극은, 제2 면에 형성되고, 제1 인출부 및 제2 인출부와 접속되는 제2 본체부와 제2 면과 교차한 면에 형성되고, 또한 제2 본체부의 양 단부로 연장되어 형성되는 제2 폴딩부를 갖고, 제1 외부 전극은, 제2 면에 형성되고, 제3 인출부와 접속되는 제1 본체부와 제2 면과 교차한 면에 형성되고, 또한 제2 본체부의 양 단부로 연장되어 형성되는 제1 폴딩부를 갖고, 제2 면에 있어서의 제1 외부 전극의 길이 방향의 치수는, 제2 면에 있어서의 제2 외부 전극의 길이 방향의 치수보다 크고, 적층 세라믹 소자의 중앙층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단이, 적층 세라믹 소자의 단부면으로부터 거리 C를 갖고, 적층 세라믹 소자의 최외층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단이, 적층 세라믹 소자의 단부면으로부터 거리 D를 갖는다고 했을 때, 거리 D가 거리 C보다 크고, 제2 면과 교차한 면의 경계부는 모따기되어 있고, 제1 및 제2 폴딩부의 길이 방향의 폭이, 제1 및 제2 본체부의 길이 방향의 폭보다 크고, 제1 및 제2 폴딩부는, 모따기된 제1 및 제2 내부 전극이 인출된 면과 교차한 면의 경계부에 있어서 가장 큰 폭을 갖는 것을 특징으로 한다.
또한, 길이 방향 및 폭 방향을 따라 연장되는 제1 면 및 제2 면과, 폭 방향 및 두께 방향을 따라 연장되는 제3 면 및 제4 면과, 길이 방향 및 두께 방향을 따라 연장되는 제5 면 및 제6 면을 갖는 적층 세라믹 소자와, 제2 면의 양 단부에 형성된 제2 외부 전극과, 제2 외부 전극 사이에 형성된 제1 외부 전극과, 길이 방향 및 두께 방향을 따라 연장되는 제2 내부 전극과, 길이 방향 및 두께 방향을 따라 연장되며, 폭 방향에 있어서 간격을 두고 제2 내부 전극과 대향하고 있는 제1 내부 전극을 구비하고, 제2 내부 전극은, 제1 내부 전극과 대향하고 있는 제2 대향부와, 제2 대향부로부터 제2 면측으로 연장되어 있으며, 제2 면의 길이 방향에 있어서의 한쪽측 부분으로 인출된 제1 인출부와, 제2 대향부로부터 제2 면측으로 연장되어 있으며, 제2 면의 길이 방향에 있어서의 다른 쪽측 부분으로 인출된 제2 인출부를 갖고, 제1 내부 전극은, 제2 대향부와 대향하고 있는 제1 대향부와, 제1 대향부로부터 제2 면측으로 연장되어 있으며, 제2 면에 인출된 제3 인출부를 갖고, 제2 외부 전극은, 제2 면에 형성되고, 제1 인출부 및 제2 인출부와 접속되는 제2 본체부와 제2 면과 교차한 면에 형성되고, 또한 제2 본체부의 양 단부로 연장되어 형성되는 제2 폴딩부를 갖고, 제1 외부 전극은, 제2 면에 형성되고, 제3 인출부와 접속되는 제1 본체부와 제2 면과 교차한 면에 형성되고, 또한 제2 본체부의 양 단부로 연장되어 형성되는 제1 폴딩부를 갖고, 제2 면에 있어서의 제1 외부 전극의 길이 방향의 치수는, 제2 면에 있어서의 제2 외부 전극의 길이 방향의 치수보다 크고, 적층 세라믹 소자의 중앙층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단이, 적층 세라믹 소자의 단부면으로부터 거리 C를 갖고, 적층 세라믹 소자의 최외층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단이, 적층 세라믹 소자의 단부면으로부터 거리 D를 갖는다고 했을 때, 거리 D가 거리 C보다 크고, 제2 외부 전극의 전극 두께가 제1 외부 전극의 전극 두께보다 크고, 제2 외부 전극의 표면에 형성된 제2 도금막의 막 두께가, 제1 외부 전극의 표면에 형성된 제1 도금막의 막 두께보다 두껍고, 제1 도금막 및 제2 도금막이 Ni를 포함하는 도금막인 것을 특징으로 한다.
또한, 본 발명의 적층 세라믹 전자 부품은, 적층 세라믹 소자의 중앙층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단의 폭 G가, 적층 세라믹 소자의 최외층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단의 폭 H보다 큰 것을 특징으로 하는 적층 세라믹 전자 부품이어도 된다.
또한, 본 발명의 적층 세라믹 전자 부품은, 적층 세라믹 소자의 중앙층 근방에 배치되어 있는 제1 내부 전극의 제3 인출부의 선단의 폭 E가, 적층 세라믹 소자의 최외층 근방에 배치되어 있는 제1 내부 전극의 제3 인출부의 선단의 폭 F보다 큰 것을 특징으로 하는 적층 세라믹 전자 부품이어도 된다.
본 발명에서는, 적층 세라믹 소자의 최외층 근방에 크랙이 발생하기 어려워진다.
또한, 제1 외부 전극의 전극 두께가, 제2 외부 전극의 전극 두께보다 커지도록 형성되고, 또한 제2 외부 전극의 표면에 형성된 제2 도금막의 막 두께가, 제1 외부 전극의 표면에 형성된 제1 도금막의 막 두께보다 두껍고, 또한 제1 도금막 및 제2 도금막이 Ni를 함유하는 도금막이면, 실장 기판에 실장될 때, 제2 외부 전극의 땜납이, 제1 외부 전극의 땜납보다 빠르게 젖기 시작한다. 따라서, 적층 세라믹 소자의 양 단부에 각각 형성된 제2 외부 전극에 의한 셀프 얼라인먼트 효과가 먼저 발휘되므로, 제1 외부 전극의 위치를 중심으로 적층 세라믹 전자 부품은 회전하지 않으며, 정규 실장 위치로부터 어긋나지 않고 안정되게 실장할 수 있다.
또한, 제1 외부 전극에 있어서, 제1 폴딩부의 길이 방향의 폭이, 제1 본체부의 길이 방향의 폭보다 크고, 제2 외부 전극에 있어서, 제2 폴딩부의 길이 방향의 폭이, 제2 본체부의 길이 방향의 폭보다 크면, 제1 및 제2 폴딩부에 대하여 젖어 올라가는 땜납의 양을, 종래에 비해 증가시킬 수 있으므로, 적층 세라믹 전자 부품과 실장 기판의 고착력을 확보하면서, 종래에 비해, 실장 기판의 랜드에 있어서의 필릿의 면적을 작게 할 수 있다.
또한, 제1 내부 전극의 제1 대향부 및 제2 내부 전극의 제2 대향부에 있어서의 제2 면측의 단부 테두리와 적층 세라믹 소자의 제2 면 사이의 갭 영역의 폭이, 제1 내부 전극의 제1 대향부 및 제2 내부 전극의 제2 대향부에 있어서의 제1 면측의 단부 테두리와 적층 세라믹 소자의 제1 면 사이의 갭 영역의 폭보다 작으면, 적층 세라믹 소자의 제1 면이나 그 제1 면의 능선부 또는 모서리부 등에 대한 기계적 충격에 의한 이지러짐이나 깨짐에 기인하는, 내부 전극이 노출되는 문제를 피할 수 있다. 그 결과, 적층 세라믹 콘덴서의 전자 부품으로서의 신뢰성을 향상시킬 수 있다.
또한, 적층 세라믹 소자의 제1 면의 길이 방향의 능선부의 R양이 70㎛ 이하이면, 흡착 노즐에 의한 흡착에 필요한 흡착 면적이 상면(제1 면)에 확실하게 확보된다. 이 결과, 실장 기판에의 실장 시 등에, 흡착 노즐이 적층 세라믹 콘덴서의 상면(제1 면)을 흡착하기 쉬워, 흡착 노즐에 의한 흡착 미스를 저감시킬 수 있다.
또한, 적층 세라믹 콘덴서의 등가 직렬 인덕턴스(ESL)는 제1 외부 전극과 제2 외부 전극 사이의 전기적 거리(제1 외부 전극→제3 인출부→제1 내부 전극→세라믹층→제2 내부 전극→제1 인출부(제2 인출부)→제2 외부 전극의 거리)의 길이가 짧아지면, 낮아진다. 그런데, 거리 D가 거리 C보다 커지도록 하면, 적층 세라믹 소자의 중앙층 근방에 있어서의 제1 외부 전극과 제2 외부 전극 사이의 전기적 거리가, 적층 세라믹 소자의 최외층 근방에 있어서의 제1 외부 전극과 제2 외부 전극 사이의 전기적 거리보다 길어진다. 그로 인해, 중앙층 근방과 최외층 근방 사이에서, 등가 직렬 인덕턴스(ESL)가 불균일해진다. 따라서, 적층 세라믹 소자의 중앙층 근방에 배치되어 있는 제1 내부 전극의 제3 인출부의 선단의 폭 E를, 적층 세라믹 소자의 최외층 근방에 배치되어 있는 제1 내부 전극의 제3 인출부의 선단의 폭 F보다 크게 설정함으로써, 적층 세라믹 소자의 중앙층 근방에 있어서의 제1 외부 전극과 제2 외부 전극 사이의 전기적 거리가 짧아져서, 적층 세라믹 소자의 최외층 근방에 있어서의 제1 외부 전극과 제2 외부 전극 사이의 전기적 거리가 대략 똑같아진다. 이 결과, 등가 직렬 인덕턴스(ESL)의 균일화가 이루어짐과 함께, 등가 직렬 인덕턴스(ESL)가 저감된다.
또한, 적층 세라믹 콘덴서의 제1 면의 길이 방향의 능선부의 R양이 30㎛ 이상이면 능선부가 모나게 되지 않고, 기계적 충격이 능선부에 가해져도, 능선부가 이지러지는 등의 문제가 발생하기 어렵다.
본 발명에 따르면, 적층 세라믹 소자의 최외층 근방에 크랙이 발생하기 어려우며, 또한 실장 기판에 대한 실장성이 양호한 적층 세라믹 전자 부품을 얻을 수 있다.
본 발명의 상술한 목적, 그 밖의 목적, 특징 및 이점은, 도면을 참조하여 행하는 이하의 발명을 실시하기 위한 구체적인 내용의 설명으로부터 한층 명확해질 것이다.
도 1은 본 발명에 따른 적층 세라믹 전자 부품의 실시 형태를 도시하는 외관 사시도이다.
도 2는 도 1에 도시한 적층 세라믹 소자의 사시도이다.
도 3은 도 2에 도시한 적층 세라믹 소자의 분해 사시도이다.
도 4는 도 2에 도시한 적층 세라믹 소자의 실장면에 있어서의 내부 전극의 인출부를 도시하는 모식도이다.
도 5는 제1 내부 전극 및 제3 인출부를 설명하기 위한 설명도이다.
도 6은 제2 내부 전극, 및 제1 인출부 및 제2 인출부를 설명하기 위한 설명도이다.
도 7은 도 1에 도시한 적층 세라믹 전자 부품의 모식적 수직 단면도이다.
도 8은 본 발명에 따른 적층 세라믹 전자 부품의 효과를 설명하기 위한 설명도이다.
도 9는 본 발명에 따른 적층 세라믹 전자 부품의 한층 더한 효과를 설명하기 위한 설명도이다.
도 10은 본 발명에 따른 적층 세라믹 전자 부품의 변형예에 있어서의 제5 면의 모식적 정면도이다.
도 11은 본 발명에 따른 적층 세라믹 전자 부품의 한층 더한 변형예에 있어서의 제5 면의 모식적 정면도이다.
도 12의 (a)는 도 11의 선 Ⅳ-Ⅳ에 있어서의 모식적 단면도이며, (b)는 도 11의 선 Ⅴ-Ⅴ에 있어서의 모식적 단면도이다.
도 13은 도 11에 도시하는 적층 세라믹 전자 부품의 모식적 저면도이다.
도 14는 적층 세라믹 전자 부품의 실장 상태를 나타내는 모식적 단면도이다.
도 15는 적층 세라믹 전자 부품의 실장 상태를 나타내는 모식적 단면도이다.
도 16의 (a)는 본 발명에 따른 적층 세라믹 전자 부품의 한층 더한 변형예에 있어서의 제5 면의 모식적 정면도이며, (b)는 (a)의 선 Ⅵ-Ⅵ에 있어서의 모식적 단면도이다.
도 17의 (a)는 도 16의 (b)의 선 Ⅶ-Ⅶ에 있어서의 모식적 단면도이며, (b)는 도 16의 (b)의 선 Ⅷ-Ⅷ에 있어서의 모식적 단면도이다.
도 18은 본 발명에 따른 적층 세라믹 전자 부품의 한층 더한 변형예에 있어서의 모식적 단면도이다.
도 19는 본 발명에 따른 적층 세라믹 전자 부품의 한층 더한 변형예에 있어서의 모식적 단면도이다.
도 20은 본 발명에 따른 적층 세라믹 전자 부품의 한층 더한 변형예에 있어서의 모식적 단면도이다.
도 21은 본 발명에 따른 적층 세라믹 전자 부품의 제조 방법의 일례를 나타내는 플로우차트이다.
도 22는 능선부의 R양을 산출하는 방법을 설명하기 위한 설명도이다.
도 23은 외부 전극 페이스트를 적층 세라믹 전자 부품에 도포하기 위한 도포 장치를 나타내는 개략 구성도이다.
도 24는 1회째의 외부 전극 페이스트를 도포하는 방법을 설명하기 위한 모식도이다.
도 25는 도 24에 이어지는 1회째의 외부 전극 페이스트를 도포하는 방법을 설명하기 위한 모식도이다.
도 26은 2회째의 외부 전극 페이스트를 도포하는 방법을 설명하기 위한 모식도이다.
도 27은 도 26에 이어지는 2회째의 외부 전극 페이스트를 도포하는 방법을 설명하기 위한 모식도이다.
본 발명에 따른 적층 세라믹 전자 부품의 실시 형태를 설명한다. 또한, 이하의 실시 형태에서는, 적층 세라믹 전자 부품으로서, 적층 세라믹 콘덴서를 예로 들어 설명하지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들어, 적층 세라믹 전자 부품은, 적층 세라믹 배리스터 등이어도 된다.
1. 적층 세라믹 전자 부품
도 1은 적층 세라믹 전자 부품인 적층 세라믹 콘덴서를 도시하는 외관 사시도이다. 도 2는 도 1에 도시한 적층 세라믹 소자의 사시도이다. 도 3은 도 2에 도시한 적층 세라믹 소자의 분해 사시도이다. 도 4는 도 2에 도시한 적층 세라믹 소자의 실장면에 있어서의 내부 전극의 인출부를 도시하는 모식도이다. 또한, 도 5는 제1 내부 전극 및 제3 인출부를 설명하기 위한 설명도이며, 도 6은 제2 내부 전극, 및 제1 인출부 및 제2 인출부를 설명하기 위한 설명도이다. 도 7은 도 1에 도시한 적층 세라믹 전자 부품의 모식적 수직 단면도이다.
적층 세라믹 콘덴서(1)는 대략 직육면체의 적층 세라믹 소자(2)와, 적층 세라믹 소자(2)의 실장면의 중앙부에 형성된 제1 외부 전극(4)과, 적층 세라믹 소자(2)의 실장면의 좌우의 단부에 형성된 제2 외부 전극(6, 8)을 구비하고 있다.
적층 세라믹 소자(2)는 상하의 두께 T 방향으로, 제1 면(2a)과, 제1 면(2a)에 대향하는 제2 면(2b)을 갖고 있다. 또한, 적층 세라믹 소자(2)는 좌우의 길이 L 방향으로, 제3 면(2c)과, 제3 면(2c)에 대향하는 제4 면(2d)을 갖고 있다. 또한, 적층 세라믹 소자(2)는 전후의 폭 W 방향으로, 제5 면(2e)와, 제5 면(2e)에 대향하는 제6 면(2f)을 갖고 있다.
적층 세라믹 콘덴서(1)는, 예를 들어 길이 L 방향의 치수가 2.00㎜ 이상 2.10㎜ 이하인 것이 바람직하고, 두께 T 방향의 치수가 0.7㎜ 이상 1.0㎜ 이하인 것이 바람직하고, 폭 W 방향의 치수가 1.20㎜ 이상 1.40㎜ 이하인 것이 바람직하다.
또한, 적층 세라믹 콘덴서(1)의 길이 L 방향의 치수, 두께 T 방향의 치수, 폭 W 방향의 치수는, 미쯔도요 제조의 마이크로미터 MDC-25MX를 사용하여 측정할 수 있다.
제1 외부 전극(4)은 제2 면(2b)의 길이 L 방향에 있어서의 중앙부와, 제5 면(2e), 제6 면(2f)에 걸쳐서 형성되어 있다. 제2 외부 전극(6, 8)은, 제2 면(2b)의 좌우의 양 단부에, 제1 외부 전극(4)을 사이에 배치하도록, 각각 형성되어 있다. 보다 상세히 설명하면, 제2 외부 전극(6)은 제2 면(2b)의 길이 L 방향에 있어서의 한쪽 단부와, 제3 면(2c), 제5 면(2e), 제6 면(2f)에 걸쳐서 형성되어 있다. 또한, 제2 외부 전극(8)은 제2 면(2a)의 길이 L 방향에 있어서의 다른 쪽 단부와, 제4 면(2d), 제5 면(2e), 제6 면(2f)에 걸쳐서 형성되어 있다.
따라서, 제2 면(2b)이 적층 세라믹 콘덴서(1)의 실장면으로 된다. 적층 세라믹 콘덴서(1)는 3단자형 콘덴서이다.
그리고, 제1 외부 전극(4)은 각각 외부 전극 페이스트를 1회 도포함으로써 후막 형성되어 있다. 또한, 제2 외부 전극(6, 8)은, 각각 외부 전극 페이스트를 2회 도포함으로써 후막 형성되어 있다. 이에 의해, 제2 외부 전극(6, 8)의 전극 두께는 제1 외부 전극(4)의 전극 두께보다 크게 되어 있다.
또한, 제1 외부 전극(4), 제2 외부 전극(6, 8)의 두께는, 적층 세라믹 콘덴서(1)의 제5 면(2e)의 표면으로부터 폭 W 방향의 중앙을 향해서 연마함으로써, 제1 외부 전극(4), 제2 외부 전극(6, 8)의 단면을 노출시키고, 그리고, 연마에 의한 늘어짐을 제거한 후에, 제1 외부 전극(4), 제2 외부 전극(6, 8)의 단면에 투영함으로써 측정할 수 있다.
여기서, 제1 외부 전극(4)의 제1 본체부(4a)의 폭 B는, 제2 외부 전극(6, 8)의 제2 본체부(6a, 8a)의 폭 A보다 크게 설정되어 있다. 보다 구체적으로는, 제1 외부 전극(4)의 제1 본체부(4a)의 폭 B는, 0.63㎜ 이상 0.67㎜ 이하이다. 제2 외부 전극(6, 8)의 제2 본체부(6a, 8a)의 폭 A는, 0.35㎜ 이상 0.45㎜ 이하이다.
또한, 제1 외부 전극(4), 제2 외부 전극(6, 8)의 폭은, NIKON 제조의 측정 현미경 MM-60으로 20배의 배율로 적층 세라믹 콘덴서(1)의 제1 면(2a) 또는 제2 면(2b)을 투영하여 측정할 수 있다.
여기서, 도 8의 (a)는 종래의 3단자의 적층 세라믹 콘덴서(80)를 모식적으로 도시한 도면이다. 이 적층 세라믹 콘덴서(80)에 있어서, 중앙부에 형성된 제1 외부 전극(82)의 폭이, 양 단부에 각각 형성된 제2 외부 전극(84a, 84b)의 폭보다 크면, 적층 세라믹 콘덴서(80)의 제1 외부 전극(82)과 제2 외부 전극(84a, 84b)을, 롤러 전사법 등에 의해 외부 전극 페이스트를 도포하여 후막 형성하는 경우, 도포 폭이 넓을수록, 도포 두께가 두꺼워진다고 하는 현상이 있다. 그로 인해, 적층 세라믹 콘덴서(80)의 제1 외부 전극(82)의 전극 두께가 두꺼워지고, 제2 외부 전극(84a, 84b)의 전극 두께가 얇아진다.
한편, 이와 같이, 제2 외부 전극(6, 8)의 전극 두께가, 제1 외부 전극(4)의 전극 두께보다 커지도록 형성되면, 도 8의 (b)에 도시한 바와 같이, 적층 세라믹 콘덴서(1)가 실장 기판(90)에 대하여 대략 평행해지도록 실장할 수 있다. 이 결과, 적층 세라믹 콘덴서(1)는 실장 기판(90)에 실장 후의 외관 상의 높이를 억제할 수 있다.
또한, 제2 외부 전극(6, 8)의 전극 두께가 제1 외부 전극(4)의 전극 두께보다도 크기 때문에, 적층 세라믹 소자(2)의 양 단부에 각각 형성된 제2 외부 전극(6, 8)에 의한 셀프 얼라인먼트 효과가 먼저 발휘되므로, 제1 외부 전극(4)의 위치를 중심으로 적층 세라믹 콘덴서(1)는 회전하지 않으며, 정규 실장 위치로부터 어긋나지 않고 안정되게 실장할 수 있다. 따라서, 예를 들어 제2 면(2b)(실장면)에 형성된 제2 외부 전극(6, 8) 중 어느 한쪽 제2 외부 전극이 실장 기판(90)에 전기적으로 접속되지 않는다고 하는 현상이 발생하지 않는다. 즉, 제2 면(2b)(실장면)에 형성된 제1 외부 전극(4) 및 제2 외부 전극(6, 8) 모두가, 실장 기판(90)에 전기적으로 접속된다. 따라서, 적층 세라믹 콘덴서(1)는 실장 기판(90)에 실장 후의 등가 직렬 인덕턴스(ESL)의 증가가 억제된다.
제1 외부 전극(4)은 후술하는 제1 내부 전극(20)의 제3 인출부(28)와 전기적으로 접속되는 제1 본체부(4a)와, 제1 본체부(4a)의 양 단부로 연장되어 형성되는 제1 폴딩부(4b)를 갖는다. 또한, 제2 외부 전극(6)은 후술하는 제2 내부 전극(22)의 제1 인출부(24)와 전기적으로 접속되는 제2 본체부(6a)와, 제2 본체부(6a)의 양 단부로 연장되어 형성되는 제2 폴딩부(6b)와, 제2 본체부(6a)의 한쪽측 테두리로 연장되어 형성되는 제3 폴딩부(6c)를 갖는다. 마찬가지로, 제2 외부 전극(8)은 후술하는 제2 내부 전극(22)의 제2 인출부(26)와 전기적으로 접속되는 제2 본체부(8a)와, 제2 본체부(8a)의 양 단부로 연장되어 형성되는 제2 폴딩부(8b)와, 제2 본체부(8a)의 다른 쪽측 테두리로 연장되어 형성되는 제3 폴딩부(8c)를 갖는다. 제1 본체부(4a) 및 제2 본체부(6a, 8a)는, 제2 면(2b)에 형성되어 있고, 제1 폴딩부(4b) 및 제2 폴딩부(6b, 8b)는, 제5 면(2e) 및 제6 면(2f)에 각각 형성된다. 또한, 제3 폴딩부(6c)는 제3 면(2c)에 형성되고, 제3 폴딩부(8c)는 제4 면(2d)에 형성된다.
또한, 제1 외부 전극(4)의 제1 폴딩부(4b)의 폭 B'는, 제1 외부 전극(4)의 제1 본체부(4a)의 폭 B보다도 크다. 마찬가지로, 제2 외부 전극(6, 8)의 제2 폴딩부(6b, 8b)의 폭 A'는, 제2 외부 전극(6, 8)의 제2 본체부(6a, 8a)의 폭보다도 크다. 즉, 제1 외부 전극(4)의 제1 폴딩부(4b)의 폭 B' 및 제2 외부 전극(6, 8)의 제2 폴딩부(6b, 8b)의 폭 A'는, 제1 외부 전극(4)의 제1 본체부(4a)의 폭 B 및 제2 외부 전극(6, 8)의 제2 본체부(6a, 8a)의 폭 A에 비해 길이 L 방향으로 신장된 형상이다.
또한, 제1 외부 전극(4)의 제1 폴딩부(4b)의 폭 B'는, 제2 면(2b)과 제5 면(2e)이 교차하는 경계부(3c) 및 제2 면(2b)과 제6 면(2f)이 교차하는 경계부(3d)에 있어서 가장 커진다. 마찬가지로, 제2 외부 전극(6, 8)의 제2 폴딩부(6b, 8b)의 폭 A'는, 제2 면(2b)과 제5 면(2e)이 교차하는 경계부(3c) 및 제2 면(2b)과 제6 면(2f)이 교차하는 경계부(3d)에 있어서 가장 커진다.
여기서, 도 9의 (a)는 종래의 3단자의 적층 세라믹 콘덴서(80)를 모식적으로 도시한 도면이다. 이 종래의 3단자의 적층 세라믹 콘덴서(80)가 실장 기판(90)에 배치되는 랜드(92)에 실장되는 경우, 이 적층 세라믹 콘덴서(80)와 랜드(92)를 개재한 실장 기판(90)의 고착력을 확보하기 위해서, 적층 세라믹 콘덴서(80)에 대한 땜납의 젖어 올라감이 필요하다. 따라서, 적층 세라믹 콘덴서(80)와 랜드(92)를 개재한 실장 기판(90)의 고착력을 확보하기 위해서, 일정한 땜납량이 필요해진다.
그러나, 제1 외부 전극(4)의 제1 폴딩부(4b)의 폭 B'가, 제1 외부 전극(4)의 제1 본체부(4a)의 폭 B보다도 크게 형성되어 있고, 제2 외부 전극(6, 8)의 제2 폴딩부(6b, 8b)의 폭 A'가, 제2 외부 전극(6, 8)의 제2 본체부(6a, 8a)의 폭 A보다도 크게 형성되어 있는 점에서, 제1 외부 전극(4)의 제1 폴딩부(4b) 및 제2 외부 전극(6, 8)의 제2 폴딩부(6b, 8b)에 대하여 젖어 올라가는 땜납의 양을, 종래에 비해 증가시킬 수 있다. 따라서, 도 9의 (b)에 도시한 바와 같이, 적층 세라믹 콘덴서(1)와 실장 기판(90)의 고착력을 확보하면서, 종래에 비해, 실장 기판(90)의 랜드(92)에 있어서의 땜납(94)의 필릿 면적을 작게 할 수 있다. 그로 인해, 적층 세라믹 콘덴서(1)를 실장 기판(90)에 실장함으로써, 실장 기판(90)의 랜드(92)의 패턴 면적을 삭감할 수 있다.
제1 외부 전극(4) 및 제2 외부 전극(6, 8)은, Ag, Cu, Ni, Pd, 또는 이들 금속의 합금 등을 포함한다.
또한, 제1 외부 전극(4)이 접지측 전극이고, 제2 외부 전극(6, 8)이 신호측 전극이어도 되고, 제1 외부 전극(4)이 신호측 전극이고, 제2 외부 전극(6, 8)이 접지측 전극이어도 된다.
또한, 도 7에 도시된 바와 같이, 제1 외부 전극(4)은 그 표면에 제1 도금막(71)이 형성되어 있다. 제1 도금막(71)은 Ni 도금막(71a)과, Ni 도금막(71a) 위의 Sn 도금막(71b)을 포함한다. 제2 외부 전극(6, 8)은, 각각 그 표면에 제2 도금막(73, 75)이 형성되어 있다. 제2 도금막(73)은 Ni 도금막(73a)과, Ni 도금막(73a) 위의 Sn 도금막(73b)을 포함한다. 제2 도금막(75)은 Ni 도금막(75a)와, Ni 도금막(75a) 위의 Sn 도금막(75b)을 포함한다. Ni 도금막(71a, 73a, 75a)은, 각각 제1 외부 전극(4) 및 제2 외부 전극(6, 8)을 보호한다. Sn 도금막(71b, 73b, 75b)은, 각각 제1 외부 전극(4) 및 제2 외부 전극(6, 8)의 납땜성을 양호하게 한다.
그리고, 제2 외부 전극(6, 8)의 표면에 형성된 제2 도금막(73, 75)의 막 두께가, 제1 외부 전극(4)의 표면에 형성된 제1 도금막(71)의 막 두께보다 두꺼워지도록 설정되어 있다. 즉, 제2 도금막(73, 75)의 Ni 도금막(73a, 75a)의 막 두께는, 제1 도금막(71)의 Ni 도금막(71a)의 막 두께보다 두껍게 되어 있다. 제2 도금막(73, 75)의 Sn 도금막(73b, 75b)의 막 두께는, 제1 도금막(71)의 Sn 도금막(71b)의 막 두께보다 두껍게 되어 있다. 또한, 제2 외부 전극(6, 8)의 전극 두께와 제2 도금막(73, 75)의 막 두께 합계는, 제1 외부 전극(4)의 전극 두께와 제1 도금막(71)의 합계보다도 크다.
또한, 본 발명의 경우, Sn 도금은 반드시 필요한 것은 아니다.
보다 구체적으로는, 제1 도금막(71)의 Ni 도금막(71a)의 막 두께는 2㎛ 이상3㎛ 이하이고, Sn 도금막(71b)의 막 두께는 4㎛ 이상 5㎛ 이하이다. 따라서, 제1 도금막(71)의 막 두께는, 6㎛ 이상 8㎛ 이하이다. 한편, 제2 도금막(73, 75)의 Ni 도금막(73a, 75a)의 막 두께는 4㎛ 이상 5㎛ 이하이고, Sn 도금막(73b, 75b)의 막 두께는 5㎛ 이상 6㎛ 이하이다. 따라서, 제2 도금막(73, 75)의 막 두께는, 9㎛ 이상 11㎛ 이하이다.
또한, 제2 도금막(73, 75), 제1 도금막(71)의 두께는, 적층 세라믹 콘덴서(1)의 제5 면(2e)의 표면으로부터 폭 W 방향의 중앙을 향해서 연마함으로써, 제2 도금막(73, 75), 제1 도금막(71)의 단면을 노출시키고, 그리고, 연마에 의한 늘어짐을 제거한 후에, 제2 도금막(73, 75), 제1 도금막(71)의 단면을 투영함으로써 측정할 수 있다.
이와 같이, 제2 외부 전극(6, 8)의 표면에 형성된 제2 도금막(73, 75)의 막 두께가, 제1 외부 전극(4)의 표면에 형성된 제1 도금막(71)의 막 두께보다 두껍기 때문에, 실장 기판(90)에 실장될 때, 제2 외부 전극(6, 8)의 땜납이, 제1 외부 전극(4)의 땜납보다 빠르게 젖기 시작한다. 따라서, 적층 세라믹 소자(2)의 양 단부에 각각 형성된 제2 외부 전극(6, 8)에 의한 셀프 얼라인먼트 효과가 먼저 발휘되므로, 제1 외부 전극(4)의 위치를 중심으로 적층 세라믹 콘덴서(1)는 회전하지 않으며, 정규 실장 위치로부터 어긋나지 않고 안정되게 실장할 수 있다.
또한, 실장 기판이 폭 W 방향을 따라 휘면, 적층 세라믹 콘덴서(1)에 응력이 가해진다. 적층 세라믹 콘덴서(1)에의 응력은, 적층 세라믹 소자(2)의, 제1 외부 전극(4)의 제5 면(2e) 및 제6 면(2f) 위에 위치하는 제1 폴딩부(4b)의 선단부와 접해 있는 부분에 집중하기 쉽다. 이로 인해, 적층 세라믹 소자(2)의, 제1 외부 전극(4)의 제5 면(2e) 및 제6 면(2f) 위에 위치하는 제1 폴딩부(4b)의 선단부와 접해 있는 부분에서부터 적층 세라믹 소자(2)에 크랙이 발생하기 쉽다.
도 10은 본 발명에 따른 적층 세라믹 전자 부품의 변형예에 있어서의 제5 면의 모식적 정면도이다. 또한, 도 10에 있어서, 도 1에 도시하는 적층 세라믹 콘덴서(1)의 부품이나 부분과 동일한 부품이나 부분에는, 동일한 부호를 붙이고 그 상세한 설명은 생략한다.
상기 과제를 해결하기 위해, 도 10에 도시한 바와 같이, 적층 세라믹 콘덴서(1)에서는, 제1 폴딩부(4b)의 선단부가 제1 면(2a)측을 향해서 연장되는 복수의 볼록부(4b1, 4b2)를 갖도록 해도 된다. 그렇게 하면, 실장 기판이 휘었을 때 적층 세라믹 소자(2)에 가해지는 응력은, 볼록부(4b1, 4b2)가 위치하는 복수의 부분으로 분산된다. 따라서, 적층 세라믹 소자(2)의 한군데에 큰 응력이 가해지는 것을 억제할 수 있다. 그 결과, 적층 세라믹 소자(2)에 크랙이 발생하는 것을 효과적으로 억제할 수 있다.
적층 세라믹 소자(2)에 크랙이 발생하는 것을 보다 효과적으로 억제하는 관점에서는, 폭 W 방향에서 보았을 때, 볼록부(4b1, 4b2)의 끝변이 곡선 형상인 것이 바람직하다.
또한, 볼록부(4b1, 4b2)는, NIKON 제조의 측정 현미경 MM-60으로 20배의 배율로 적층 세라믹 소자(2)의 제5 면(2e) 또는 제6 면(2f)을 관찰하여 측정할 수 있다.
또한, 외부 전극은, 예를 들어 도전성 페이스트를 도포하고, 베이킹함으로써 형성할 수 있다. 그 경우, 통상 중력이나 표면 장력의 영향에 의해, 외부 전극의 폭 W 방향에 있어서의 중앙부가 가장 두꺼워진다. 이로 인해, 적층 세라믹 콘덴서를 실장할 때, 외부 전극의 폭 W 방향에 있어서의 중앙부를 지지점으로 해서, 적층 세라믹 콘덴서가 폭 W 방향의 한쪽측 또는 다른 쪽측으로 기운다. 따라서, 적층 세라믹 콘덴서의 실장 자세가 변동된다. 적층 세라믹 콘덴서의 실장 자세가 변동되면, 실장 후의 적층 세라믹 콘덴서의 특성이 변동될 우려가 있다.
도 11은 본 발명에 따른 적층 세라믹 전자 부품의 한층 더한 변형예에 있어서의 제5 면의 모식적 정면도이다. 또한, 도 12의 (a)는 도 11의 선 Ⅳ-Ⅳ에 있어서의 모식적 단면도이며, 도 12의 (b)는 도 11의 선 Ⅴ-Ⅴ에 있어서의 모식적 단면도이다. 도 13은 도 11에 도시하는 적층 세라믹 전자 부품의 모식적 저면도이다. 또한, 도 11 내지 도 13에 있어서, 도 1 내지 도 3에 도시하는 적층 세라믹 콘덴서(1)의 부품이나 부분과 동일한 부품이나 부분에는, 동일한 부호를 붙이고 그 상세한 설명은 생략한다.
상기 과제를 해결하기 위해서, 도 11의 (a) 및 (b)에 도시된 바와 같이, 적층 세라믹 콘덴서(1)에 있어서, 제1 외부 전극(4) 및 제2 외부 전극(6, 8)이, 각각 제2 면(2b)의 폭 W 방향에 있어서의 제6 면(2f)측 부분에 가장 두꺼운 부분을 갖도록 해도 된다. 그렇게 하면, 도 11의 (a) 및 (b)에 도시된 바와 같이, 제1 외부 전극(4) 및 제2 외부 전극(6, 8) 중, 제2 면(2b) 위에 위치하는 제1 본체부(4a) 및 제2 본체부(6a, 8a)의 제6 면(2f)측의 가장 두꺼운 부분(4a1, 6a1, 8a1)과, 제1 외부 전극(4) 및 제2 외부 전극(6, 8) 각각의 제5 면(2e)측 단부의 합계 6점이 실장 기판에 접한 상태에서 적층 세라믹 콘덴서(1)가 실장된다. 따라서, 적층 세라믹 콘덴서(1)는 안정된 실장 형태로 실장될 수 있다. 그 결과, 적층 세라믹 콘덴서(1)의 실장 자세의 변동을 작게 할 수 있고, 실장 후의 적층 세라믹 콘덴서(1)의 특성이 변동되는 것을 억제할 수 있다.
또한, 제1 외부 전극(4) 및 제2 외부 전극(6, 8)의 두께는, 적층 세라믹 콘덴서(1)의 제5 면(2e)의 표면으로부터 폭 W 방향의 중앙을 향해서 연마함으로써, 제1 외부 전극(4) 및 제2 외부 전극(6, 8)의 단면을 노출시킨다. 그리고, 연마에 의한 늘어짐을 제거한 후에, 단면을, 현미경을 사용하여 관찰함으로써, 제1 외부 전극(4) 및 제2 외부 전극(6, 8)의 두께를 측정할 수 있다.
그런데, 실장 기판이 길이 L 방향을 따라 휜 경우, 제2 면(2b)과 제2 외부 전극(6, 8)의 제2 본체부(6a, 8a)의 길이 L 방향에 있어서의 선단부의 접점에 응력이 집중한다. 이로 인해, 제2 면(2b)과 제2 외부 전극(6, 8)의 제2 본체부(6a, 8a)의 길이 L 방향에 있어서의 선단부의 접점을 기점으로 해서 적층 세라믹 소자(2)에 크랙이 발생하기 쉽다.
따라서, 적층 세라믹 콘덴서(1)에 있어서, 도 13에 도시된 바와 같이, 제2 외부 전극(6, 8) 중 적어도 한쪽 폭 W 방향에 있어서의 제6 면(2f)측 부분이, 길이 L 방향의 중앙측을 향해서 돌출된 부분(6a2, 8a2)을 갖도록 해도 된다. 그렇게 하면, 실장 기판이 길이 L 방향을 따라 휘었을 때, 제2 본체부(6a, 8a)의 선단부와 제2 면(2b)의 접점에 있어서 적층 세라믹 소자(2)에 가해지는 응력이 폭 W 방향에 있어서 분산될 수 있다. 이로 인해, 적층 세라믹 소자(2)의 일부분에 응력이 집중하기 어렵다. 따라서, 적층 세라믹 소자(2)에 크랙이 발생하기 어렵다.
또한, 이러한 제1 외부 전극(4) 및 제2 외부 전극(6, 8)은, 예를 들어 도전성 페이스트를 도포한 후에, 폭 W 방향에 있어서 제6 면(2f)측이 제5 면(2e)측보다도 하측으로 되도록 경사지게 하여 적층 세라믹 소자를 건조함으로써 형성할 수 있다.
또한, 도 14 및 도 15는 본 실시 형태에 있어서의 적층 세라믹 콘덴서의 실장 상태를 나타내는 모식적 단면도이다. 적층 세라믹 콘덴서(1)는 실장 기판(90)의 실장면(90a) 위에 땜납(94)에 의해 실장되고 있다. 실장 기판(90)은 실장면(90a)에 형성된 제1 내지 제3 랜드(91 내지 93)를 갖는다.
도 14 및 도 15에 도시된 바와 같이, 적층 세라믹 콘덴서(1)에서는, 제2 면(2b)과, 제3 면(2c) 및 제4 면(2d)이 오목면이 되고, 제5 면(2e) 및 제6 면(2f)이 볼록면으로 된다. 구체적으로는, 실장면(90a)과 대향하고 있는 제2 면(2b)은 길이 L 방향에 있어서의 끝에서부터 중앙을 향해서 제1 면(2a)측으로 오목해지고 있고 또한 폭 W 방향에 있어서의 끝에서부터 중앙을 향해서 제1 면(2a)측으로 오목해지고 있다.
이로 인해, 예를 들어 제1 외부 전극(4) 및 제2 외부 전극(6, 8)이 모두 동일한 두께라면, 길이 L 방향에 있어서의 중앙에 위치하는 제1 외부 전극(4)과 제3 랜드(93) 사이의 거리가, 제2 외부 전극(6)과 제1 랜드(91) 사이의 거리나, 제2 외부 전극(8)과 제2 랜드(92) 사이의 거리에 비교해서 길어진다. 따라서, 제1 외부 전극(6)과 제3 랜드(93) 사이가 확실하게 접속되지 않거나, 전기 저항이 높아지거나 할 우려가 있다.
적층 세라믹 콘덴서(1)에서는, 제1 외부 전극(4)의 폭 W 방향에 있어서의 두께가 가장 큰 개소가, 제2 외부 전극(6, 8) 각각의 폭 W 방향에 있어서의 두께가 가장 큰 개소보다도 두껍게 해도 된다. 그렇게 하면, 제1 외부 전극(4)과 제3 랜드(93) 사이의 거리를 짧게 할 수 있다. 따라서, 제1 외부 전극(4)과 제3 랜드(93)를 확실하게 접속할 수 있고 또한 제1 외부 전극(4)과 제3 랜드(93) 사이의 전기 저항을 낮게 할 수 있다. 즉, 적층 세라믹 콘덴서(1)는 우수한 실장성을 갖는다.
또한, 제1 외부 전극(4)의 폭 W 방향에 있어서의 두께가 가장 큰 개소는, 적층 세라믹 콘덴서(1)를 제3 면(2c) 또는 제4 면(2d)으로부터 제1 외부 전극(4)을 향해서 연마하여 나타나는 단면의 두께를 측정함으로써 확인할 수 있다.
또한, 제2 외부 전극(6)의 폭 W 방향에 있어서의 두께가 가장 큰 개소는, 적층 세라믹 콘덴서(1)를 제3 면(2c)으로부터 제2 외부 전극(6)을 향해서 연마하여 나타나는 단면의 두께를 측정함으로써 확인할 수 있다.
또한, 제2 외부 전극(8)의 폭 W 방향에 있어서의 두께가 가장 큰 개소는, 적층 세라믹 콘덴서(1)를 제4 면(2d)으로부터 제2 외부 전극(8)을 향해서 연마하고, 나타나는 단면의 두께를 측정함으로써 확인할 수 있다.
적층 세라믹 콘덴서(1)의 상면인 제1 면(2a)은 길이 L 방향의 능선부(3a, 3b)의 모서리부가 둥그스름해지도록 연마되어, 그 곡률 반경(이하, R양이라 표기하는 경우가 있음)이 70㎛ 이하이다. 그리고, 보다 바람직하게는, R양은 30㎛ 이상 70㎛ 이하이다.
이와 같이, 적층 세라믹 콘덴서(1)의 상면(제1 면(2a))의 길이 L 방향의 능선부(3a, 3b)의 R양이 70㎛ 이하이기 때문에, 흡착 노즐에 의한 흡착에 필요한 흡착 면적이 상면(제1 면(2a))에 확실하게 확보된다. 이 결과, 실장 기판에의 실장 시 등에, 흡착 노즐이 적층 세라믹 콘덴서(1)의 상면(제1 면(2a))을 흡착하기 쉬워, 흡착 노즐에 의한 흡착 미스를 저감시킬 수 있다.
또한, 적층 세라믹 콘덴서(1)의 상면(제1 면(2a))의 길이 L 방향의 능선부(3a, 3b)의 R양을 30㎛ 이상으로 하면, 능선부(3a, 3b)가 모나지 않게 되어, 기계적 충격이 능선부(3a, 3b)에 합류하더라도, 능선부(3a, 3b)가 이지러지는 등의 문제가 발생하기 어렵다.
적층 세라믹 소자(2)는 폭 W 방향(적층 방향)에 있어서, 복수의 내층용 세라믹층(10)과, 복수의 내층용 세라믹층(10)끼리의 계면에 배치된 복수의 제1 내부 전극(20) 및 제2 내부 전극(22)과, 복수의 내층용 세라믹층(10)을 사이에 두도록 전후에 배치된 외층용 세라믹층(12)으로 구성된 적층체 구조를 갖고 있다.
제1 내부 전극(20)은 제1 대향부(23a)와, 제1 대향부(23a)의 중앙부로부터 두께 T 방향의 하방으로 연장되어 있는 제3 인출부(28)를 갖는다. 제3 인출부(28)는 적층 세라믹 소자(2)의 제2 면(2b)의 중앙부에 인출되어 제1 외부 전극(4)의 제1 본체부(4a)에 전기적으로 접속되어 있다.
그리고, 제1 내부 전극(20)의 대향부(23a)의 제2 면(2b)측의 제1 단부 테두리(23a1)와 적층 세라믹 소자(2)의 제2 면(2b) 사이에는 갭 GP1이 형성된다. 또한, 제1 내부 전극(20)의 대향부(23a)의 제1 면(2a)측의 제2 단부 테두리(23a2)와 적층 세라믹 소자(2)의 제1 면(2a) 사이에는 갭 GP2가 형성된다. 이 갭 GP1의 폭은, 갭 GP2의 폭보다도 작게 설정되어 있다. 이들 갭 GP1 및 갭 GP2의 두께는, 적층 세라믹 콘덴서(1)를 폭 W 방향(적층 방향)으로 연마하고, 그에 의해 나타난 내부 전극을 NIKON 제조의 MM-60으로 20배의 배율로 투영함으로써 비교된다.
또한, GP1은 0.049㎜ 이상 0.055㎜ 이하이고, GP2는 0.056㎜ 이상 0.063㎜ 이하이다.
제2 내부 전극(22)은 제2 대향부(23b)와, 제2 대향부(23b)의 좌측 단부로부터 두께 T 방향의 하방으로 연장되어 있는 제1 인출부(24)와, 제2 대향부(23b)의 우측 단부로부터 두께 T 방향의 하방으로 연장되어 있는 제2 인출부(26)를 갖는다. 제1 인출부(24)는 적층 세라믹 소자(2)의 제2 면(2b)의 좌측 단부로 인출되어 제2 외부 전극(6)의 제2 본체부(6a)에 전기적으로 접속되어 있다. 제2 인출부(26)는 적층 세라믹 소자(2)의 제2 면(2b)의 우측 단부로 인출되어 제2 외부 전극(8)의 제2 본체부(8a)에 전기적으로 접속되어 있다.
그리고, 제2 내부 전극(22)의 대향부(23b)의 제2 면(2b)측의 제1 단부 테두리(23b1)와 적층 세라믹 소자(2)의 제2 면(2b) 사이에는 갭 GP3이 형성된다. 또한, 제2 내부 전극(22)의 대향부(23b)의 제1 면(2a)측의 제2 단부 테두리(23b2)와 적층 세라믹 소자(2)의 제1 면(2a) 사이에는 갭 GP4가 형성된다. 이 갭 GP3의 폭은, 갭 GP4의 폭보다도 작게 설정되어 있다. 이들 갭 GP3 및 갭 GP4의 두께는, 적층 세라믹 콘덴서(1)를 폭 W 방향(적층 방향)으로 연마하고, 그에 의해 나타난 내부 전극을 NIKON 제조의 MM-60으로 20배의 배율로 투영함으로써 비교된다.
이와 같이, 제1 내부 전극(20)의 대향부(23a)의 제2 면(2b)측의 제1 단부 테두리(23a1)와 적층 세라믹 소자(2)의 제2 면(2b) 사이에 형성되는 갭 GP1의 폭이, 제1 내부 전극(20)의 대향부(23a)의 제1 면(2a)측의 제2 단부 테두리(23a2)와 적층 세라믹 소자(2)의 제1 면(2a) 사이에 형성되는 갭 GP2의 폭보다도 작게 설정되어 있고 또한 제2 내부 전극(22)의 대향부(23b)의 제2 면(2b)측의 제1 단부 테두리(23b1)와 적층 세라믹 소자(2)의 제2 면(2b) 사이에 형성되는 갭 GP3의 폭이, 제2 내부 전극(22)의 대향부(23b)의 제1 면(2a)측의 제2 단부 테두리(23b2)와 적층 세라믹 소자(2)의 제1 면(2a) 사이에 형성되는 갭 GP4의 폭보다도 작게 설정되어 있으므로, 적층 세라믹 소자(2)의 제1 면(2a)이나 상기 제1 면(2a)의 능선부 또는 모서리부 등에 대한 기계적 충격에 의한 이지러짐이나 깨짐에 기인하는, 내부 전극이 노출되는 문제를 피할 수 있다. 그 결과, 적층 세라믹 콘덴서의 전자 부품으로서의 신뢰성을 향상시킬 수 있다.
여기서, 도 16의 (a)는 본 발명에 따른 적층 세라믹 전자 부품의 한층 더한 변형예에 있어서의 제5 면의 모식적 정면도이며, 도 16의 (b)는 도 16의 (a)의 선 Ⅵ-Ⅵ에 있어서의 모식적 단면도이다. 도 17의 (a)는 도 16의 (b)의 선 Ⅶ-Ⅶ에 있어서의 모식적 단면도이며, 도 17의 (b)는 도 16의 (b)의 선 Ⅷ-Ⅷ에 있어서의 모식적 단면도이다. 또한, 도 16 및 도 17에 있어서, 도 1 내지 도 3에 도시하는 적층 세라믹 콘덴서(1)의 부품이나 부분과 동일한 부품이나 부분에는, 동일한 부호를 붙이고 그 상세한 설명은 생략한다.
도 17의 (a)에 도시된 바와 같이, 제2 본체부(6a)는 길이 L 방향의 외측(길이 L 방향에 있어서의 제3 면(2c)측 및 제4 면(2d)측의 각각의 방향)을 향해서 얇아지고 있다. 마찬가지로, 제2 본체부(8b)는 길이 L 방향의 외측(길이 L 방향에 있어서의 제3 면(2c)측 및 제4 면(2d)측의 각각의 방향)을 향해서 얇아지고 있다.
적층 세라믹 콘덴서(1)에서는, 제2 내부 전극(22)의 제1 인출부(24) 및 제2 인출부(26)는 제2 외부 전극(6, 8) 중 가장 두껍고, 수분에 대한 시일성이 우수한 부분과 길이 L 방향에 있어서 겹쳐져 있다. 이로 인해, 제2 내부 전극(22)에 수분이 침입하기 어렵다. 따라서, 적층 세라믹 콘덴서(1)는 우수한 내습성을 갖는다.
그런데, 제2 내부 전극(22)의 제1 인출부(24) 및 제2 인출부(26)와, 제2 외부 전극(6, 8) 중, 가장 두껍고, 수분에 대한 시일성이 우수한 부분이 길이 L 방향에 있어서 겹치도록 제1 인출부(24) 및 제2 인출부(26)를 형성하기 위해서는, 제1 인출부(24) 및 제2 인출부(26)를 어느 정도 길이 L 방향에 있어서의 내측으로 배치할 필요가 있다. 그 경우, 특허문헌 1에 기재한 바와 같이, 인출부의 외측 끝변과 대향부의 외측 끝변이 직선 형상으로 위치하도록 내부 전극을 형성하면, 내부 전극의 대향 면적이 작아진다. 따라서, 특허문헌 1에 기재된 콘덴서에 있어서 내습성을 향상시키려 하면, 큰 용량을 확보할 수 없다는 문제가 발생한다.
따라서, 상기 과제를 해결하기 위해서, 제2 대향부(23b)는 제1 인출부(24)보다도 길이 L 방향의 외측(길이 L 방향에 있어서의 제3 면(2c)측)에까지 이르도록 형성하게 하고, 또한 제2 인출부(26)보다도 길이 L 방향의 외측(길이 L 방향에 있어서의 제4 면(2d)측)에까지 이르도록 형성하게 해도 된다. 그렇게 하면, 제2 대향부(23b)의 면적을 크게 할 수 있다. 따라서, 이러한 적층 세라믹 콘덴서(1)라면, 제1 내부 전극(20)과 제2 내부 전극(22)의 대향 면적을 크게 할 수 있다. 따라서, 적층 세라믹 콘덴서(1)의 용량을 크게 할 수 있다. 이와 같이 함으로써, 적층 세라믹 콘덴서(1)를 큰 용량을 갖도록 하고, 또한 우수한 내습성을 가질 수 있다.
구체적으로는, 제2 외부 전극(6, 8), 제1 외부 전극(4)이 형성된 적층 세라믹 콘덴서(1)의 길이 L 방향의 치수가 2.00㎜ 이상 2.10㎜ 이하, 두께 T 방향의 치수가 0.7㎜ 이상 1.0㎜ 이하, 폭 W 방향의 치수가 1.20㎜ 이상 1.40㎜ 이하일 때 47.0㎌ 이상 48.0㎌ 이하의 정전 용량을 얻을 수 있다.
또한, 제2 대향부(23b)의, 제1 인출부(24)보다도 길이 L 방향의 외측에 이르는 부분에 있어서, 길이 L 방향과 두께 T 방향이 직교하는 개소가 모따기되어 있고, 제2 대향부(23b)의 제3 면(2c)측의 선단부로부터, 제1 인출부(24)에 있어서의 제3 면(2c)측의 단부까지의 길이가 40㎛ 이상 60㎛ 이하인 것이 바람직하다. 제2 대향부(23b)의, 제1 인출부(24)보다도 길이 L 방향의 외측에 이르는 부분에 있어서, 길이 L 방향과 두께 T 방향이 직교하는 개소가 모따기되어 있고, 제2 대향부(23b)의 제4 면(2d)측의 선단부로부터, 제2 인출부(26)에 있어서의 제3 면(2c)측의 단부까지의 길이가 40㎛ 이상 60㎛ 이하인 것이 바람직하다.
제2 대향부(23b)의 제3 면(2c)측의 선단부로부터, 제1 인출부(24)에 있어서의 제3 면(2c)측의 단부까지의 길이와 제2 대향부(23)의 제4 면(2d)측의 선단부로부터, 제2 인출부(26)에 있어서의 제3 면(2c)측의 단부까지의 길이는, 적층 세라믹 콘덴서(1)의 제5 면(2e) 또는 제6 면(2f)으로부터 적층 세라믹 콘덴서(1)의 중앙부를 향해서 연마하고, 그에 의해 나타난 내부 전극을 NIKON 제조의 MM-60으로 20배의 배율로 관찰함으로써 측정할 수 있다.
또한, 정전 용량은 아질렌트 테크놀로지 제조의 측정기 HP4268A로 120Hz 0.5Vrms의 조건 하에서 측정할 수 있다.
도 5의 (Ⅰ)은 도 1의 Ⅰ-Ⅰ의 위치(적층 세라믹 소자(2)의 최외층 근방 위치)의 제1 내부 전극(20) 및 제3 인출부(28)를 나타낸다. 도 5의 (Ⅱ)는 도 1의 Ⅱ-Ⅱ의 위치(적층 세라믹 소자(2)의 최외층으로부터 폭 W의 1/4에 배치된 층(이하, 1/4층이라고 칭함)의 근방의 위치)의 제1 내부 전극(20) 및 제3 인출부(28)를 나타낸다. 도 5의 (Ⅲ)은 도 1의 Ⅲ-Ⅲ의 위치(적층 세라믹 소자(2)의 최외층으로부터 폭 W의 1/2에 배치된 층(이하, 중앙층이라고 칭함)의 근방의 위치)의 제1 내부 전극(20) 및 제3 인출부(28)를 나타낸다.
적층 세라믹 소자(2)의 중앙층 근방에 배치되어 있는 제1 내부 전극(20)의 제3 인출부(28)의 선단의 폭 E는, 적층 세라믹 소자(2)의 최외층 근방에 배치되어 있는 제1 내부 전극(20)의 제3 인출부(28)의 선단의 폭 F보다 크게 설정되어 있다. 그리고, 최외층 근방의 위치로부터 중앙층 근방의 위치를 향해서, 제3 인출부(28)의 선단의 폭이 서서히 커지고 있다.
도 6의 (Ⅰ)은 도 1의 Ⅰ-Ⅰ의 위치의 제2 내부 전극(22) 및, 제1 인출부(24) 및 제2 인출부(26)를 나타낸다. 도 6의 (Ⅱ)는 도 1의 Ⅱ-Ⅱ의 위치의 제2 내부 전극(22) 및, 제1 인출부(24) 및 제2 인출부(26)를 나타낸다. 도 6의 (Ⅲ)은 도 1의 Ⅲ-Ⅲ의 위치의 제2 내부 전극(22) 및, 제1 인출부(24) 및 제2 인출부(26)를 나타낸다.
적층 세라믹 소자(2)의 중앙층 근방에 배치되어 있는 제2 내부 전극(22)의 제1 인출부(24) 및 제2 인출부(26)의 선단의 폭 G는, 적층 세라믹 소자(2)의 최외층 근방에 배치되어 있는 제2 내부 전극(22)의 제1 인출부(24) 및 제2 인출부(26)의 선단의 폭 H보다 크게 설정되어 있다. 그리고, 최외층 근방의 위치로부터 중앙층 근방의 위치를 향해서, 제1 인출부(24) 및 제2 인출부(26)의 선단의 폭이 서서히 커지고 있다.
또한, 도 4에 도시한 바와 같이, 적층 세라믹 소자(2)의 중앙층 근방에 배치되어 있는 제2 내부 전극(22)의 제1 인출부(24)의 선단은, 적층 세라믹 소자(2)의 제3 면(단부면)(2c)으로부터 거리 C를 갖고 있다. 마찬가지로, 적층 세라믹 소자(2)의 중앙층 근방에 배치되어 있는 제2 내부 전극(22)의 제2 인출부(26)의 선단도, 적층 세라믹 소자(2)의 제4 면(단부면)(2d)으로부터 거리 C를 갖고 있다. 또한, 적층 세라믹 소자(2)의 최외층 근방에 배치되어 있는 제2 내부 전극(22)의 제1 인출부(24)의 선단은, 적층 세라믹 소자(2)의 제3 면(2c)으로부터 거리 D를 갖고 있다. 마찬가지로, 적층 세라믹 소자(2)의 최외층 근방에 배치되어 있는 제2 내부 전극(22)의 제2 인출부(26)의 선단도, 적층 세라믹 소자(2)의 제4 면(2d)으로부터 거리 D를 갖고 있다. 그리고, 거리 D가 거리 C보다 크게 설정되어 있다.
또한, 거리 C는 0.085㎜ 이상 0.097㎜ 이하이고, 거리 D는 0.098㎜ 이상 0.140㎜ 이하이다.
여기서, 거리 D가 거리 C보다 커지도록 하기 위해서, 적층 세라믹 소자(2)의 최외층 근방에 배치되어 있는 제2 내부 전극(22)의 제1 인출부(24) 및 제2 인출부(26)는 경사부(29)를 갖고 있으며, 선단의 위치가 중앙으로 치우쳐져 있다. 그리고, 최외층 근방의 위치로부터 중앙층 근방의 위치를 향해서, 제1 인출부(24) 및 제2 인출부(26)의 경사부(29)의 경사 각도를 크게 함으로써, 선단의 위치가 서서히 외측이 되어 있다.
표 1은 Ⅰ-Ⅰ의 위치(최외층 근방의 위치), Ⅱ-Ⅱ의 위치 및 Ⅲ-Ⅲ의 위치(중앙층 근방의 위치)에서의, 제1 인출부(24)(제2 인출부(26))의 선단과 적층 세라믹 소자(2)의 제3 면(2c)(제4 면(2d)) 사이의 거리, 제1 인출부(24) 및 제2 인출부(26)의 선단의 폭 및 제3 인출부(28)의 선단의 폭의 구체적 수치의 일례를 나타낸다. 또한, 표 1 중 α는, 중앙층 근방에서의 제1 인출부(24)(제2 인출부(26))의 선단과 적층 세라믹 소자(2)의 제3 면(2c)(제4 면(2d)) 사이의 거리 C와 똑같은 수치이다.
Figure 112015035387130-pat00001
이와 같이, 거리 D가 거리 C보다 크게 설정되어 있으므로, 적층 세라믹 소자(2)의 최외층 근방에 크랙이 발생하기 어려운 적층 세라믹 콘덴서(1)를 얻을 수 있다.
또한, 적층 세라믹 소자(2)의 중앙층 근방에 배치되어 있는 제2 내부 전극(22)의 제1 인출부(24) 및 제2 인출부(26)의 선단의 폭 G가, 적층 세라믹 소자(2)의 최외층 근방에 배치되어 있는 제2 내부 전극(22)의 제1 인출부(24) 및 제2 인출부(26)의 선단의 폭 H보다 크게 설정되어 있으므로, 적층 세라믹 소자(2)의 최외층 근방에 크랙이 보다 한층 발생하기 어려워진다.
또한, 적층 세라믹 소자(2)의 중앙층 근방에 배치되어 있는 제1 내부 전극(20)의 제3 인출부(28)의 선단의 폭 E가, 적층 세라믹 소자(2)의 최외층 근방에 배치되어 있는 제1 내부 전극(20)의 제3 인출부(28)의 선단의 폭 F보다 크게 설정됨으로써, 적층 세라믹 소자(2)의 중앙층 근방에 있어서의 제1 외부 전극(4)과 제2 외부 전극(6, 8) 사이의 전기적 거리가 짧아져서, 적층 세라믹 소자(2)의 최외층 근방에 있어서의 제1 외부 전극(4)과 제2 외부 전극(6, 8) 사이의 전기적 거리가 대략 똑같게 된다. 이 결과, 등가 직렬 인덕턴스(ESL)의 균일화가 이루어짐과 함께, 등가 직렬 인덕턴스(ESL)가 저감된다.
그런데, 적층 세라믹 콘덴서의 내습성은, 내부 전극의 대향부로의 수분의 침입 용이함에 좌우된다. 내부 전극의 대향부에 수분이 침입하기 쉬우면 적층 세라믹 콘덴서의 내습성은 나빠진다. 이로 인해, 적층 세라믹 콘덴서의 내습성을 좋게 하기 위해서는, 내부 전극의 대향부에 수분이 침입하기 어렵게 할 필요가 있다. 대향부에 수분이 침입하기 어렵게 하는 방법으로는, 예를 들어 인출부의 길이를 길게 하는 것이 생각된다. 그러나, 인출부의 길이를 길게 하면 대향부의 면적이 작아지기 때문에, 용량이 작아지는 경향이 있다.
도 18은 본 발명에 따른 적층 세라믹 전자 부품의 한층 더한 변형예에 있어서의 모식적 단면도이다. 또한, 도 18에 있어서, 도 1 내지 도 3에 도시하는 적층 세라믹 콘덴서(1)의 부품이나 부분과 동일한 부품이나 부분에는, 동일한 부호를 붙이고 그 상세한 설명은 생략한다.
따라서, 적층 세라믹 콘덴서(1)에서는, 제1 및 제2 대향부(23a, 23b)가, 각각 제1 인출부(24), 제2 인출부(26) 및 제3 인출부(28)의 가장 제1 면(2a)측에 위치하는 부분보다도 제2 면(2b)측에 위치하는 부분을 갖는다. 이로 인해, 제1 인출부(24), 제2 인출부(26) 및 제3 인출부(28)의 길이를 확보하여 내습성의 열화를 억제하면서, 제1 대향부(23a)와 제2 대향부(23b)의 대향 면적을 크게 할 수 있으므로, 용량을 크게 할 수 있다.
즉, 도 18의 (a)에 도시된 바와 같이, 제2 대향부(23b)는 두께 T 방향에서 보았을 때, 길이 L 방향에 있어서 제1 인출부(24) 및 제2 인출부(26)가 형성되어 있지 않은 영역(제1 단부 테두리(23b1))에 있어서, 제2 면(2b)측으로 돌출된 제2 돌출부(23b3, 23b4)를 포함하도록 해도 된다. 또한, 도 18의 (b)에 도시된 바와 같이, 제1 대향부(23a)는 두께 T 방향에서 보았을 때, 길이 L 방향에 있어서 제3 인출부(28)가 형성되어 있지 않은 영역(제1 단부 테두리(23a1))에 있어서, 제2 면(2b)측으로 돌출된 제1 돌출부(23a3, 23a4)를 포함하도록 해도 된다. 그렇게 하면, 폭 W 방향에 있어서, 제1 돌출부(23a3)와 제2 돌출부(23b3)가 대향한다. 폭 W 방향에 있어서, 제1 돌출부(23a4)와 제2 돌출부(23b4)가 대향하고 있다. 이로 인해, 제1 돌출부(23a3, 23a4) 및 제2 돌출부(23b3, 23b4)가 형성된 만큼, 용량을 크게 할 수 있다. 그러나, 제1 인출부(24), 제2 인출부(26) 및 제3 인출부(28)의 길이는, 제1 돌출부(23a3, 23a4) 및 제2 돌출부(23b3, 23b4)가 형성되어 있지 않을 때와 마찬가지이다. 따라서, 이러한 적층 세라믹 콘덴서(1)에 의하면, 내습성은 열화되지 않고, 용량을 크게 할 수 있다.
또한, 제1 돌출부(23a3, 23a4), 제2 돌출부(23b3, 23b4)의 두께 T 방향의 길이는 0.003㎜ 이상 0.007㎜ 이하이다.
또한, 제1 대향부(23a) 및 제2 대향부(23b)의 형상은, 적층 세라믹 콘덴서(1)를 제5 면(2e) 또는 제6 면(2f)으로부터 폭 W 방향으로 연마함으로써 나타나는 제1 대향부(23a) 및 제2 대향부(23b)를 NIKON 제조의 MM-60으로, 20배의 배율로 관찰함으로써 확인할 수 있다.
또한, 도 14에 도시한 바와 같은 실장 기판(90)이 폭 W 방향을 따라 휜 경우, 또는 리플로우 시에 있어서는, 적층 세라믹 콘덴서(1)에 응력이 가해진다. 적층 세라믹 콘덴서(1)에의 응력은, 적층 세라믹 소자(2)의, 제2 외부 전극(6, 8)의 제3 면(2c) 및 제4 면(2d) 위에 위치하는 제3 폴딩부(6c, 8c)와 제3 면(2c) 및 제4 면(2d)이 접해 있는 부분에 집중하기 쉽다. 이로 인해, 제3 폴딩부(6c, 8c)와 제3 면(2c) 및 제4 면(2d)이 접해 있는 부분에서부터 적층 세라믹 소자(2)에 크랙이 발생하기 쉽다.
도 19는 본 발명에 따른 적층 세라믹 전자 부품의 한층 더한 변형예에 있어서의 모식적 단면도이다. 또한, 도 19에 있어서, 도 1 내지 도 3에 도시하는 적층 세라믹 콘덴서(1)의 부품이나 부분과 동일한 부품이나 부분에는, 동일한 부호를 붙이고 그 상세한 설명은 생략한다.
상기 과제를 해결하기 위해서, 적층 세라믹 콘덴서(1)에서는, 도 19의 (a) 및 (b)에 도시된 바와 같이, 제2 외부 전극(6)의 제3 면(2c) 위에 위치하는 제3 폴딩부(6c)와, 제2 외부 전극(8)의 제4 면(2d) 위에 위치하는 제3 폴딩부(8c)가, 각각 제1 대향부(23a)와 제2 대향부(23b)가 폭 W 방향으로 대향하고 있는 영역보다도 두께 T 방향에 있어서의 제1 면(2a)측에 위치해도 된다. 즉, 제3 폴딩부(6c, 8c)는, 두께 T 방향에 있어서, 제1 대향부(23a)와 제2 대향부(23b)가 폭 W 방향으로 대향하고 있는 부분과 겹치도록 해도 된다. 그렇게 하면, 제3 폴딩부(6c, 8c)와 제3 면(2c) 및 제4 면(2d)이 접해 있는 부분에서부터 적층 세라믹 소자(2)에 크랙이 발생하기 어렵게 할 수 있다. 이러한 이유로는, 이하의 이유가 생각된다.
소성 시에 있어서, 도전성 페이스트층의 수축량은, 세라믹 그린 시트의 수축량보다도 크다. 이로 인해, 단위 체적당에 있어서 도전성 페이스트층이 많이 존재하는 영역에서의 압축 응력이 상대적으로 커지고, 단위 면적당에 있어서 도전성 페이스트층의 존재 비율이 낮은 영역에서의 압축 응력이 상대적으로 작아진다. 구체적으로는, 두께 T 방향에 있어서, 제1 인출부(24), 제2 인출부(26) 및 제3 인출부(28)가 존재하고 있는 영역에서의 압축 응력은 상대적으로 작고, 두께 T 방향에 있어서, 제1 대향부(23a) 및 제2 대향부(23b)가 존재하고 있는 영역에서의 압축 응력은 상대적으로 크다. 따라서, 예를 들어 제3 폴딩부(6c, 8c)와 제3 면(2c) 및 제4 면(2d)이 접해 있는 부분이 두께 T 방향에 있어서, 제1 인출부(24), 제2 인출부(26) 및 제3 인출부(28)가 존재하고 있는 영역에 위치하고 있으면, 제3 폴딩부(6c, 8c)와 제3 면(2c) 및 제4 면(2d)이 접해 있는 부분에 인장 응력이 발생하기 쉬워지기 때문에, 크랙이 발생하기 쉬워진다. 그에 반해 상기 적층 세라믹 콘덴서(1)와 같이, 제3 폴딩부(6c, 8c)와 제3 면(2c) 및 제4 면(2d)이 접해 있는 부분이 두께 T 방향에 있어서, 제1 대향부(23a)와 제2 대향부(23b)가 폭 W 방향으로 대향하고 있는, 큰 압축 응력을 갖는 영역에 위치하고 있으면, 제3 폴딩부(6c, 8c)와 제3 면(2c) 및 제4 면(2d)이 접해 있는 부분에 인장 응력이 발생하기 어렵게 할 수 있다. 따라서, 크랙이 발생하기 어렵다.
또한, 제3 폴딩부(6c, 8c)의 두께 T 방향의 길이는 0.12㎜ 이상 0.20㎜ 이하이다. 또한, 제2 내부 전극(22)의 대향부(23b)의 제3 면(2c)측의 제3 단부 테두리(23b5)와, 적층 세라믹 소자(2)의 제3 면(2c) 사이의 갭 GP5, 및 제2 내부 전극(22)의 대향부(23b)의 제4 면(2d)측의 제4 단부 테두리(23b6)와, 적층 세라믹 소자(2)의 제4 면(2d) 사이의 갭 GP6은, 각각 0.04㎜ 이상 0.08㎜ 이하이다.
또한, 제3 폴딩부(6c, 8c)와, 제1 대향부(23a) 및 제2 대향부(23b)의 위치 관계는, 적층 세라믹 콘덴서(1)를 제5 면(2e) 또는 제6 면(2f)으로부터 폭 W 방향으로 연마함으로써 나타나는 단면을 NIKON 제조의 MM-60을 사용하여, 20배의 배율로 관찰함으로써 확인할 수 있다.
또한, 실장된 적층 세라믹 콘덴서(1)의 등가 직렬 인덕턴스(ESL)를 낮게 하는 관점에서는, 커런트 루프(current loop)를 짧게 하는 것이 바람직하다. 이로 인해, 제1 인출부(24), 제2 인출부(26) 및 제3 인출부(28)의 길이 L 방향을 따른 폭을 넓게 하는 것이 바람직하다. 그러나, 제1 인출부(24), 제2 인출부(26) 및 제3 인출부(28)의 폭을 넓게 하면, 외부 전극의 선단으로부터 각각의 인출부까지의 거리가 짧아지기 때문에, 인출부에 수분이 침입하기 쉬워진다. 따라서, 내습성이 저하되는 경향이 있다.
본 발명자들은, 예의 연구 결과, 제1 내부 전극(20), 제1 외부 전극(4)을 정극에 접속하고, 제2 내부 전극(22), 제2 외부 전극(6, 8)을 부극에 접속한 경우, 정극측에 있어서는, 제1 외부 전극(4)의 선단으로부터 제3 인출부(28)까지의 거리가 짧으면 내습성이 저하되지만, 부극측에 있어서는, 제2 외부 전극(6, 8)의 선단으로부터 제1 인출부(24) 및 제2 인출부(26)까지의 거리가 짧더라도 내습성이 저하되기 어려운 것을 알아내었다.
도 20은 본 발명에 따른 적층 세라믹 전자 부품의 한층 더한 변형예에 있어서의 모식적 단면도이다. 또한, 도 20에 있어서, 도 1 내지 도 3에 도시하는 적층 세라믹 콘덴서(1)의 부품이나 부분과 동일한 부품이나 부분에는, 동일한 부호를 붙이고 그 상세한 설명은 생략한다.
그리고, 본 발명자들은, 이 지식을 바탕으로, 도 20의 (a) 및 (b)에 도시된 바와 같이, L3>L1 또한 L3>L2로 해서, 제1 내부 전극(20)(정극)의 제3 인출부(28)의 길이 L 방향에 있어서의 치수 L3을 크게 함으로써 ESL을 낮게 하면서, L6>L4 또한 L7>L5로 해서, 제1 외부 전극(4)의 선단으로부터 제3 인출부(28)까지의 거리를 길게 함으로써 우수한 내습성을 실현할 수 있는 것에 상도하였다.
여기서, L1은 제1 인출부(24)의 길이 L 방향을 따른 치수이고, L2는 제2 인출부(26)의 길이 L 방향을 따른 치수이고, L3은 제3 인출부(28)의 길이 L 방향을 따른 치수이다. 또한, L4는 길이 L 방향에 있어서, 제2 외부 전극(6)의 제1 인출부(24)보다도 제1 외부 전극(4)측에 위치하는 부분의 길이 L 방향을 따른 치수이고, L5는 길이 L 방향에 있어서, 제2 외부 전극(8)의 제2 인출부(26)보다도 제1 외부 전극(4)측에 위치하는 부분의 길이 L 방향을 따른 치수이다. 또한, L6은 길이 L 방향에 있어서, 제1 외부 전극(4)의 제3 인출부(28)보다도 제2 외부 전극(6)측에 위치하는 부분의 길이 L 방향을 따른 치수이고, L7은 길이 L 방향에 있어서, 제1 외부 전극(4)의 제3 인출부(28)보다도 제2 외부 전극(8)측에 위치하는 부분의 길이 L 방향을 따른 치수이다.
즉, 적층 세라믹 콘덴서(1)에서는, 다음의 식 (1) 내지 식 (4)가 충족되고 있기 때문에, 적층 세라믹 콘덴서(1)의 우수한 내습성을 유지하면서, 실장된 적층 세라믹 콘덴서(1)의 ESL을 낮게 할 수 있다.
Figure 112015035387130-pat00002
또한, L1, L2, L3, L4, L5, L6, L7의 치수는, 적층 세라믹 콘덴서(1)를 제5 면(2e) 또는 제6 면(2f)으로부터 폭 W 방향으로 연마함으로써 나타나는 내부 전극을 NIKON 제조의 MM-60으로, 20배의 배율로 관찰함으로써 확인할 수 있다.
또한, 제1 내부 전극(20)(정극)측에 있어서는, 제1 외부 전극(4)의 선단으로부터 제3 인출부(28)까지의 거리가 짧으면 내습성이 저하되지만, 제2 내부 전극(22)(부극)측에 있어서는, 제2 외부 전극(6, 8)의 선단으로부터 제1 인출부(24) 및 제2 인출부(26)까지의 거리가 짧더라도 내습성이 저하되기 어려운 이유로는, 이하의 이유가 생각된다. 적층 세라믹 콘덴서의 내부에 물이 침입하면, 하기 식 (5)와 같이, 프로톤(H+)이 발생한다. 식 (5)의 반응은, 정극측에서만 발생하고, 부극측에서는 발생하지 않는다. 정극에서 발생한 프로톤이 부극으로 이동함으로써, 적층 세라믹 콘덴서의 절연 저항(IR)이 저하된다.
Figure 112015035387130-pat00003
따라서, 정극에 있어서 프로톤의 발생을 억제할 수 있으면 절연 저항(IR)의 저하를 억제할 수 있기 때문에, 적층 세라믹 콘덴서의 내습성을 향상시킬 수 있다. 따라서, 제2 외부 전극(6, 8)의 선단으로부터 제1 인출부(24) 및 제2 인출부(26)까지의 거리가 짧고, 제2 내부 전극(22)(부극)에 수분이 도달하기 쉬워도 내습성은 저하되지 않는다. 한편, 제1 외부 전극(4)의 선단으로부터 제3 인출부(28)까지의 거리가 짧으면 제1 내부 전극(20)(정극)에 수분이 도달하기 쉬워지기 때문에, 내습성이 저하된다.
광면적의 제1 내부 전극(20)과 제2 내부 전극(22)이란, 폭 W 방향에 있어서, 유전체 재료를 포함하는 내층용 세라믹층(10)을 개재하여 대향하고 있다. 이 제1 내부 전극(20)과 제2 내부 전극(22)이 내층용 세라믹층(10)을 개재하여 대향하고 있는 부분(제1 내부 전극(20)의 제1 대향부(23a)와 제2 내부 전극(22)의 제2 대향부(23b)가 대향하고 있는 부분)에 정전 용량이 형성되어 있다. 제1 내부 전극(20) 및 제2 내부 전극(22)은 Ag, Cu, Ni, Pd, 또는 이들 금속의 합금 등을 포함한다. 또한, 내층용 세라믹층(10) 및 외층용 세라믹층(12)은 티타늄산바륨계 재료, 티타늄산스트론튬계 재료 등을 포함한다.
이상의 구성을 포함하는 적층 세라믹 콘덴서(1)에서는, 제1 내부 전극(20) 및 제2 내부 전극(22)이 적층 세라믹 콘덴서(1)의 제2 면(2b)(바꾸어 말하면, 실장면)에 수직으로 배치되어 있고, 적층 방향(세라믹층(10, 12)이 겹쳐지는 방향)이 제2 면(2b)(바꾸어 말하면, 실장면)에 대하여 평행하다.
2. 적층 세라믹 전자 부품의 제조 방법
이어서, 전술한 적층 세라믹 콘덴서(1)의 제조 방법을 설명한다. 도 21은 적층 세라믹 콘덴서(1)의 제조 방법을 나타내는 플로우차트이다.
공정 S1에서, 티타늄산바륨계 재료 또는 티타늄산스트론튬계 재료를 포함하는 세라믹 분말에, 유기 바인더, 분산제 및 가소제 등이 첨가되어, 시트 성형용 슬러리가 제작된다. 이어서, 시트 성형용 슬러리는, 닥터 블레이드법에 의해, 내층 또는 외층용 세라믹 그린 시트에 성형된다.
이어서, 공정 S2에서, 내층용 세라믹 그린 시트 상에 Ag를 함유하는 내부 전극 페이스트가 스크린 인쇄법으로 도포되고, 제1 내부 전극(20) 및 제2 내부 전극(22)으로 되어야 할 전극 페이스트막이 형성된다.
이어서, 공정 S3에서, 전극 페이스트막이 형성된 내층용 세라믹 그린 시트는, 제1 내부 전극(20)의 전극 페이스트막과 제2 내부 전극(22)의 전극 페이스트막이 교대가 되도록 복수매 적층된다. 또한, 복수매의 외층용 세라믹 그린 시트가, 적층된 내층용 세라믹 그린 시트를 사이에 두도록 적층되어 압착된다. 이 적층 세라믹 그린 시트는, 개개의 적층 세라믹 소자(2)로 되어야 할 치수로 절단되어, 복수의 미소성의 적층 세라믹 소자(2)로 된다.
미소성의 적층 세라믹 소자(2)는 실장면(제2 면(2b))측이 홀더에 의해 보유 지지된 상태에서, 상면(제1 면(2a))의 길이 L 방향의 능선부(3a, 3b)가 소정 시간 배럴 연마되어, 능선부(3a, 3b)의 R양이 약 70㎛가 될 때까지 연마된다. 그 후 또한 샌드블라스트 연마에 의해, 원하는 R양이 될 때까지 소정 시간 연마된다.
여기서, 배럴 연마 및 샌드블라스트 연마의 연마 조건을 결정하기 위해서, 적층 세라믹 소자(2)의 샘플이 제작되고, 이하의 방법으로 R양의 측정이 행해진다. 측정기는, KEYENCE 디지털 현미경 VHX 시리즈이다.
적층 세라믹 소자(2)의 샘플은, 실장면(제2 면(2b))측이 수지로 굳혀진다. 그 후, 상면(제1 면(2a))의 길이 L 방향의 능선부(3a, 3b)가, 소정 시간 배럴 연마나 샌드블라스트 연마된다.
이어서, 도 22의 (a)에 도시한 바와 같이, R 연마된 능선부(3a, 3b)가 측정기에서 관찰되고, R의 시점 P1과 종점 P2가 지정된다. 그 후, 시점 P1과 종점 P2 사이의 중앙점 P3이 지정된다.
이어서, 도 22의 (b)에 도시한 바와 같이, 시점 P1과 중앙점 P3과 종점 P2를 통과하는 원 Q가 작화된 후, 원 Q의 반경이 측정되어 R양이 산출된다.
이어서, 공정 S4에서, 미소성의 적층 세라믹 소자(2)는 탈바인더 처리된 후, 소성되고, 소결한 적층 세라믹 소자(2)로 된다. 내층용 및 외층용 세라믹 그린 시트와 전극 페이스트막은 동시 소성되고, 내층용 세라믹 그린 시트는 내층용 세라믹층(10)으로 되고, 외층용 세라믹 그린 시트는 외층용 세라믹층(12)으로 되고, 전극 페이스트막은 제1 내부 전극(20) 또는 제2 내부 전극(22)으로 된다.
이어서, 공정 S5에서, 소결한 적층 세라믹 소자(2)의 표면에, 1회째의 외부 전극 페이스트(AgPd 합금 페이스트)의 도포가 행해진다. 1회째의 외부 전극 페이스트의 도포는, 제1 외부 전극(4)의 외부 전극 페이스트를 도포함과 함께, 제2 외부 전극(6, 8)의 1회째의 외부 전극 페이스트를 도포한다.
1회째의 외부 전극 페이스트의 도포는, 도 23에 나타내는 도포 장치(30)를 사용하여 롤러 전사법으로 행해진다. 도포 장치(30)는 소정의 간격으로 배치되어 있는 한 쌍의 도포부(32a, 32b)를 구비하고 있다.
여기서, 적층 세라믹 콘덴서(1)를 제조하는 경우에는, 한쪽 도포부(32b)의 페이스트조(40b)에 외부 전극 페이스트(50)를 넣지 않고 둔다.
도포부(32a)는 도포 롤러(34a)와, 도포 롤러(34a)에 압접한 스크레이퍼(36a)와, 스크레이퍼(36a)의 상류측에 배치되어 도포 롤러(34a)에 압접한 전사 롤러(38a)와, 페이스트조(40a)를 구비하고 있다. 마찬가지로, 도포부(32b)도, 도포 롤러(34b)와, 도포 롤러(34b)에 압접한 스크레이퍼(36b)와, 스크레이퍼(36b)의 상류측에 배치되어 도포 롤러(34b)에 압접한 전사 롤러(38b)와, 페이스트조(40b)를 구비하고 있다.
도포 롤러(34a)의 외주면에는, 도 24에 도시한 바와 같이, 적층 세라믹 콘덴서(1)의 제1 외부 전극(4)에 대응하는 위치에, 외주 방향으로 연장되어 있는 홈(42)이 형성되고, 제2 외부 전극(6, 8)에 대응하는 위치에, 각각 외주 방향으로 연장되어 있는 홈(44, 48)이 형성되어 있다. 도시하지 않았지만, 도포 롤러(34b)의 외주면에도, 제1 외부 전극(4)에 대응하는 위치에, 외주 방향으로 연장되어 있는 홈(42)이 형성되고, 제2 외부 전극(6, 8)에 대응하는 위치에, 각각 외주 방향으로 연장되어 있는 홈(44, 48)이 형성되어 있다.
도포 롤러(34a, 34b)의 회전축(52)의 방향에 있어서, 도포 롤러(34a, 34b)의 중앙부에 형성한 홈(42)의 폭은, 제1 외부 전극(4)의 폭과 대략 똑같은 치수로 설정되어 있다. 도포 롤러(34a, 34b)의 회전축(52)의 방향에 있어서, 도포 롤러(34a, 34b)의 좌우의 단부에 형성한 홈(44, 48)의 폭은, 제2 외부 전극(6, 8)의 폭과 대략 똑같은 치수로 설정되어 있다. 홈(42, 44, 48)의 횡단면의 형상은, 직사각형, U형, 삼각형, 반원형 등이다.
스크레이퍼(36a, 36b)는, 각각 전사 롤러(38a, 38b)에 의해 도포 롤러(34a, 34b)의 외주 표면에 공급되어 부착된 외부 전극 페이스트(50) 중 여분의 것을 긁어서 떨어뜨림과 동시에, 홈(42, 44, 48)에 외부 전극 페이스트(50)를 충전시키기 위한 것이다.
전사 롤러(38a, 38b)는, 각각 페이스트조(40a, 40b)에 들어 있는 외부 전극 페이스트(50)를 취출하여, 도포 롤러(34a, 34b)에 공급하기 위한 것이다.
복수의 적층 세라믹 소자(2)는 길이 L 방향의 양 단부면인 제3 면(2c) 및 제4 면(2d)이 각각 한 쌍의 캐리어 테이프(49)에 부착되어 협지됨으로써, 한 쌍의 캐리어 테이프(49)에 의해, 도포 장치(30)의 도포부(32a)와 도포부(32b) 사이를 반송된다. 그리고, 도포 롤러(34a, 34b)의 회전축(52)에 대하여 길이 L 방향이 평행해지도록 배치된 적층 세라믹 소자(2)가 도포 롤러(34a)와 도포 롤러(34b) 사이를 통과할 때, 도포 롤러(34a, 34b)에 의해 양측으로부터 가압된다.
이때, 도 25에 도시한 바와 같이, 도포 롤러(34a)의 홈(42, 44, 48)에 충전되어 있는 외부 전극 페이스트(50)의 일부가, 적층 세라믹 소자(2)의 제2 면(2b)에, 제1 외부 전극(4) 및 제2 외부 전극(6, 8)의 패턴 형상에 맞춰서 전사되어 도포된다. 즉, 제1 외부 전극(4)의 외부 전극 페이스트(50) 및 제2 외부 전극(6, 8)의 1회째의 외부 전극 페이스트(50)가 적층 세라믹 소자(2)에 부여된다.
이 경우, 홈(42)의 폭이 홈(44, 48)의 폭보다 넓으므로, 제1 외부 전극(4)의 외부 전극 페이스트(50)의 도포 두께는 두껍고, 제2 외부 전극(6, 8)의 외부 전극 페이스트(50)의 도포 두께는 얇아진다.
또한, 도포 롤러(34a, 34b)가 적층 세라믹 소자(2)에 대하여 강하게 가압됨으로써, 제1 외부 전극(4) 및 제2 외부 전극(6, 8)에 있어서, 각각의 제1 폴딩부(4b) 및 제2 폴딩부(6b, 8b)의 폭이, 제1 본체부(4a) 및 제2 본체부(6a, 8a)의 폭보다도 커지도록 형성할 수 있다.
한편, 도포 롤러(34a, 34)에 대한 적층 세라믹 소자(2)의 압박량을 적게 하면, 도 10에 도시된 바와 같은 복수의 볼록부(4b1, 4b2)를 갖는 제1 외부 전극(4)을 형성할 수 있다.
1회째의 외부 전극 페이스트 도포 공정은, 제1 외부 전극(4)의 외부 전극 페이스트(50)를 도포함과 함께, 제2 외부 전극(6, 8)의 1회째의 외부 전극 페이스트(50)를 도포하기 때문에, 효율적으로 외부 전극이 형성된다.
또한, 캐리어 테이프(49)에 의한 적층 세라믹 소자(2)의 반송 속도와, 도포 롤러(34a, 34b)의 외주 속도는 대략 똑같은 속도로 설정된다.
이어서, 공정 S6에서, 적층 세라믹 소자(2)에 도포된 제1 외부 전극(4)의 외부 전극 페이스트(50) 및 제2 외부 전극(6, 8)의 1회째의 외부 전극 페이스트(50)가 베이킹된다. 이에 의해, 제1 외부 전극(4) 및 제2 외부 전극(6, 8)의 1회째의 외부 전극 부분이 형성된다. 이때, 제1 외부 전극(4)의 전극 두께는 두껍고, 제2 외부 전극(6, 8)의 전극 두께는 얇다.
또한, 공정 S6을 생략하고, 공정 S5에서 직접 공정 S7로 이행하여, 공정 S8에서 한데 모아서 제1 외부 전극(4) 및 제2 외부 전극(6, 8)을 베이킹해도 된다.
이어서, 공정 S7에서, 적층 세라믹 소자(2)의 표면에, 2회째의 외부 전극 페이스트(AgPd 합금 페이스트)의 도포가 행해진다. 2회째의 외부 전극 페이스트의 도포는, 제2 외부 전극(6, 8)의 2회째의 외부 전극 페이스트만을 도포한다.
2회째의 외부 전극 페이스트의 도포는, 1회째의 외부 전극 페이스트의 도포에 사용한 도 23에 나타내는 도포 장치(30)에 있어서, 스크레이퍼(36a, 36b)를 도 26에 나타내는 스크레이퍼(37a, 37b)로 치환한 것과 마찬가지의 것을 사용하여 롤러 전사법으로 행해진다.
여기서, 적층 세라믹 콘덴서(1)를 제조하는 경우에는, 한쪽 도포부(32b)의 페이스트조(40b)에 외부 전극 페이스트(50)를 넣지 않고 둔다.
스크레이퍼(37a, 37b)는, 도포 롤러(34a, 34b)의 중앙부에 형성한 홈(42)의 횡단면 형상과 대략 똑같은 사이즈의 긁어내기부(60)가 홈(42)에 대응하는 위치에 형성되어 있다. 따라서, 스크레이퍼(37a, 37b)는, 도포 롤러(34a, 34b)의 표면에 공급되어 부착된 외부 전극 페이스트(50) 중 여분의 것을 긁어서 떨어뜨리고, 홈(42)에 충전되어 있는 외부 전극 페이스트(50)를 긁어내기부(60)에 의해 홈(42)으로부터 긁어냄과 함께, 홈(44, 48)에 외부 전극 페이스트(50)를 충전시킬 수 있다.
복수의 적층 세라믹 소자(2)는 길이 L 방향의 양 단부면인 제3 면(2c) 및 제4 면(2d)이 각각 한 쌍의 캐리어 테이프(49)에 부착됨으로써, 한 쌍의 캐리어 테이프(49)에 의해, 도포 장치(30)의 도포부(32a)와 도포부(32b) 사이를 반송된다. 그리고, 도포 롤러(34a, 34b)의 회전축(52)에 대하여 길이 L 방향이 평행해지도록 배치된 적층 세라믹 소자(2)가 도포 롤러(34a)와 도포 롤러(34b) 사이를 통과할 때, 도포 롤러(34a, 34b)에 의해 양측으로부터 가압된다.
이때, 도 27에 도시한 바와 같이, 도포 롤러(34a, 34b)의 홈(44, 48)에 충전되어 있는 외부 전극 페이스트(50)의 일부가, 적층 세라믹 소자(2)의 제2 면(2b)에, 제2 외부 전극(6, 8)의 패턴 형상에 맞춰서 전사되어 도포된다. 즉, 제2 외부 전극(6, 8)의 2회째의 외부 전극 페이스트(50)가 제2 외부 전극(6, 8)의 1회째의 외부 전극 부분의 표면 상에 더 부여된다. 이에 의해, 제2 외부 전극(6, 8)의 전극 두께는, 제1 외부 전극(4)의 전극 두께보다 커진다.
또한, 제1 외부 전극(4)은 도포 롤러(34a)의 홈(42)에 그 일부가 수용되므로, 적층 세라믹 소자(2)의 자세가 좋아져서, 도포 정밀도가 좋아진다.
이어서, 공정 S8에서, 적층 세라믹 소자(2)에 도포된 제2 외부 전극(6, 8)의 2회째의 외부 전극 페이스트(50)가 베이킹된다. 이에 의해, 제1 외부 전극(4) 및 제2 외부 전극(6, 8)의 2회째의 외부 전극 부분이 형성된다. 이와 같이 해서, 제2 외부 전극(6, 8)의 전극 두께가 제1 외부 전극(4)의 전극 두께보다 크게 형성된다.
이어서, 공정 S9에서, 제1 외부 전극(4) 및 제2 외부 전극(6, 8) 각각의 표면에, 제1 도금막(71) 및 제2 도금막(73, 75)이, 습식 도금에 의해 Ni 도금, Sn 도금의 순으로 형성된다.
제1 도금막(71) 및 제2 도금막(73, 75)의 Ni 도금막(71a, 73a, 75a)은, 2단계의 순으로 형성된다. 제1 단계에서는, 적층 세라믹 소자(2)는 그대로, Ni 도금액 중에 소정 시간 침지되어, 제1 외부 전극(4) 및 제2 외부 전극(6, 8)의 표면에 Ni 도금이 행해진다. 이어서, 제2 단계에서는, 제1 외부 전극(4)이 마스킹된 후, 적층 세라믹 소자(2)는 Ni 도금액 중에 소정 시간 침지되어, 제2 외부 전극(6, 8)에만 Ni 도금이 행해진다. 따라서, 제2 도금막(71, 73, 75)의 Ni 도금막(73a, 75a)의 막 두께는, 제1 도금막(71)의 Ni 도금막(71a)의 막 두께보다 두꺼워진다.
마찬가지로, 제1 도금막(71) 및 제2 도금막(73, 75)의 Sn 도금막(71b, 73b, 75b)도, 2단계의 순으로 형성된다. 제1 단계에서는, 적층 세라믹 소자(2)는 그대로, Sn 도금액 중에 소정 시간 침지되어, 제1 외부 전극(4) 및 제2 외부 전극(6, 8)에 Sn 도금이 행해진다. 이어서, 제2 단계에서는, 제1 외부 전극(4)이 마스킹된 후, 적층 세라믹 소자(2)는 Sn 도금액 중에 소정 시간 침지되어, 제2 외부 전극(6, 8)에만 Sn 도금이 행해진다. 따라서, 제2 도금막(73, 75)의 Sn 도금막(73b, 75b)의 막 두께는, 제1 도금막(71)의 Sn 도금막(71b)의 막 두께보다 두꺼워진다.
그 결과, 제2 외부 전극(6, 8)의 표면에 형성된 제2 도금막(73, 75)의 막 두께가, 제1 외부 전극(4)의 표면에 형성된 제1 도금막(71)의 막 두께보다 두꺼워진다. 이와 같이 해서, 적층 세라믹 콘덴서(1)가 얻어진다.
(실험예)
1. 적층 세라믹 콘덴서(1)의 능선부의 R양의 변화에 대한 평가
이어서, 적층 세라믹 콘덴서(1)의 능선부(3a, 3b)에 있어서의 R양을 20㎛ 내지 90㎛로 한 시료를 제작하고, 그들의 각 R양에 대한 흡착 에러 및 이지러짐 깨짐의 발생 유무를 확인하는 실험을 행하였다.
따라서, 상술한 적층 세라믹 전자 부품의 제조 방법에 따라서, 길이 L 방향의 치수가 2.00㎜ 이상 2.10㎜ 이하이고, 두께 T 방향의 치수가 0.7㎜ 이상 1.0㎜ 이하이고, 폭 W 방향의 치수가 1.20㎜ 이상 1.40㎜ 이하의 범위인 적층 세라믹 콘덴서를 제작하였다.
흡착 에러의 평가는, 적층 세라믹 콘덴서를 흡착 노즐에 의해 흡착시켜, 낙하한 수를 카운트함으로써 행하였다. 흡착 에러의 평가수는, 각 R양에 대해서 10000개로 하였다.
또한, 이지러짐 깨짐의 유무의 평가는, 적층 세라믹 콘덴서를 흡착 노즐에 의해 흡착시킴으로써 발생한 이지러짐이나 깨짐이 발생한 수를 카운트함으로써 행하였다. 이지러짐 깨짐의 평가수는, 각 R양에 대해서 100개로 하였다.
표 1은 각 R양의 변화에 대한 흡착 에러 및 이지러짐 깨짐이 발생한 수를 나타낸다.
Figure 112015035387130-pat00004
표 2에 의하면, R양이 20㎛ 이상 70㎛ 이하에서는, 흡착 에러가 발생하지 않았다. 한편, R양이 80㎛인 경우에는 5개의 흡착 에러가 발생하고, 90㎛인 경우에는 7개의 흡착 에러가 발생하였다.
또한, 표 2에 의하면, R양이 30㎛ 이상 90㎛ 이하에서는, 이지러짐 깨짐이 발생하지 않았다. 한편, R양이 20㎛인 경우, 이지러짐 깨짐이 5개 발생하였다.
따라서, R양이 30㎛ 이상 70㎛ 이하로 하면, 흡착 에러나 이지러짐 깨짐의 발생을 피할 수 있다.
2. 외부 전극의 폭 치수와 인출부 치수의 관계의 평가
도 20에 나타내는 적층 세라믹 콘덴서(1)와 실질적으로 마찬가지 구성을 갖는 적층 세라믹 콘덴서를 이하의 조건에서 36개씩 제작하였다. 제작한 샘플을, 온도 85℃, 습도 85％ RH의 환경 하에서, 4V의 전압을 500시간 인가하였다. 그 후, 절연 저항(IR)을 측정하였다. 그 결과, logIR이 105.7을 하회한 것을 불량품이라고 판단하고, 105.7 이상인 것을 양품이라고 판단하였다. 결과를 표 3에 나타내었다.
적층 세라믹 콘덴서의 사이즈: 2.0㎜(L)×1.25㎜(W)×0.7㎜(T)(설계값)
세라믹스: BaTiO3
용량: 47㎌
정격 전압: 4V
각 외부 전극의 구성: 1층째; Cu 베이킹 전극, 2층째; Ni 도금막, 3층째; Sn 도금막
Figure 112015035387130-pat00005
표 3에 나타내는 결과로부터, L3>L1, L3>L2, L6>L4 또한 L7>L5라고 함으로써, 저ESL화와 신뢰성 향상을 양립할 수 있다.
또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지의 범위 내에서 다양하게 변형된다. 상기 실시 형태의 적층 세라믹 콘덴서(1)는 제3 인출부(28)의 선단의 폭 및 제1 인출부(24) 및 제2 인출부(26)의 선단의 폭이 서서히 변화하고 있다. 그러나, 제3 인출부(28)의 선단의 폭 및, 제1 인출부(24) 및 제2 인출부(26)의 선단의 폭이 계단 형상으로 단차를 갖고 변화하고 있는 적층 세라믹 콘덴서여도 된다. 마찬가지로, 제1 인출부(26)(제2 인출부(28))의 선단과 적층 세라믹 소자(2)의 제3 면(2c)(제5 면(2d)) 사이의 거리도, 계단 형상으로 단차를 갖고 변화하고 있는 적층 세라믹 콘덴서여도 된다.
또한, 본 실시 형태의 적층 세라믹 콘덴서(1)에 있어서, 제2 외부 전극(6, 8)의 전극 두께는 제1 외부 전극(4)의 전극 두께보다도 크게 형성되어 있지만, 이에 한정하는 것은 아니다.
또한, 본 실시 형태의 적층 세라믹 콘덴서(1)에 있어서, 제2 외부 전극(6, 8)의 표면에 형성된 제2 도금막(73, 75)의 막 두께가, 제1 외부 전극(4)의 표면에 형성된 제1 도금막(71)의 막 두께보다 두꺼워지도록 설정되어 있지만, 이것에 한정하는 것은 아니다.
또한, 본 실시 형태의 적층 세라믹 콘덴서(1)에 있어서, 제1 외부 전극(4)의 제1 폴딩부(4b)의 폭 B'는, 제1 외부 전극(4)의 제1 본체부(4a)의 폭 B보다도 크게 형성되고, 제2 외부 전극(6, 8)의 제2 폴딩부(6b, 8b)의 폭 A'는, 제2 외부 전극(6, 8)의 제2 본체부(6a, 8a)의 폭보다도 크게 형성되어 있지만, 이것에 한정하는 것은 아니다.
또한, 본 실시 형태의 적층 세라믹 콘덴서(1)에 있어서, 적층 세라믹 콘덴서(1)의 상면인 제1 면(2a)은 길이 L 방향의 능선부(3a, 3b)의 모서리부가 R 형상으로 연마되고, 그 R양이 70㎛ 이하이지만, 이것에 한정하는 것은 아니다.
또한, 본 실시 형태의 적층 세라믹 콘덴서(1)에 있어서, 제1 내부 전극(20)의 대향부(23a)의 제2 면(2b)측의 제1 단부 테두리(23a1)와 적층 세라믹 소자(2)의 제2 면(2b) 사이에 형성되는 갭 GP1의 폭이, 제1 내부 전극(20)의 대향부(23a)의 제1 면(2a)측의 제2 단부 테두리(23a2)와 적층 세라믹 소자(2)의 제1 면(2a) 사이에 형성되는 갭 GP2의 폭보다도 작게 설정되어 있고 또한 제2 내부 전극(22)의 대향부(23b)의 제2 면(2b)측의 제1 단부 테두리(23b1)와 적층 세라믹 소자(2)의 제2 면(2b) 사이에 형성되는 갭 GP3의 폭이, 제2 내부 전극(22)의 대향부(23b)의 제1 면(2a)측의 제2 단부 테두리(23b2)와 적층 세라믹 소자(2)의 제1 면(2a) 사이에 형성되는 갭 GP4의 폭보다도 작게 설정되어 있지만, 이것에 한정하는 것은 아니다.
1 : 적층 세라믹 콘덴서
2 : 적층 세라믹 소자
2a : 제1 면
2b : 제2 면
2c : 제3 면
2d : 제4 면
2e : 제5 면
2f : 제6 면
3a, 3b : 능선부
3c, 3d : 경계부
4 : 제1 외부 전극
4a : 제1 본체부
4a1 : 두꺼운 부분
4b : 제1 폴딩부
4b1, 4b2 : 볼록부
6, 8 : 제2 외부 전극
6a, 8a : 제2 본체부
6a1, 8a1 : 두꺼운 부분
6a2, 8a2 : 돌출된 부분
6b, 8b : 제2 폴딩부
6c, 8b : 제3 폴딩부
10 : 내층용 세라믹층
12 : 외층용 세라믹층
20 : 제1 내부 전극
22 : 제2 내부 전극
23a : 제1 대향부
23b : 제2 대향부
23a1, 23b1 : 제1 단부 테두리
23a2, 23b2 : 제2 단부 테두리
23a3, 23a4 : 제1 돌출부
23b3, 23b4 : 제2 돌출부
23b5 : 제3 단부 테두리
23b6 : 제4 단부 테두리
24 : 제1 인출부
26 : 제2 인출부
28 : 제3 인출부
29 : 경사부
30 : 도포 장치
32a, 32b : 도포부
34a, 34b : 도포 롤러
36a, 36b, 37a, 37b : 스크레이퍼
38a, 38b : 전사 롤러
40a, 40b : 페이스트조
42, 44, 48 : 홈
49 : 캐리어 테이프
50 : 외부 전극 페이스트
52 : 도포 롤러의 회전축
60 : 긁어내기부
71 : 제1 도금막
73, 75 : 제2 도금막
71a, 73a, 75a : Ni 도금막
71b, 73b, 75b : Sn 도금막
90 : 실장 기판
91 : 제1 랜드
92 : 제2 랜드
93 : 제3 랜드
94 : 땜납
L : 길이
T : 두께
W : 폭
A : 제2 외부 전극의 폭
B : 제1 외부 전극의 폭
C : 중앙층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단과 적층 세라믹 소자 단부면 사이의 거리
D : 최외층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단과 적층 세라믹 소자 단부면 사이의 거리
E : 중앙층 근방에 배치되어 있는 제1 내부 전극의 제3 인출부의 선단의 폭
F : 최외층 근방에 배치되어 있는 제1 내부 전극의 제3 인출부의 선단의 폭
G : 중앙층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단의 폭
H : 최외층 근방에 배치되어 있는 제2 내부 전극의 제1 인출부의 선단의 폭
GP1, GP2, GP3, GP4, GP5, GP6 : 갭
P1 : R의 시점
P2 : R의 종점
P3 : R의 중앙점
Q : 원

Claims (14)

  1. 길이 방향 및 폭 방향을 따라 연장되는 제1 면 및 제2 면과, 폭 방향 및 두께 방향을 따라 연장되는 제3 면 및 제4 면과, 길이 방향 및 두께 방향을 따라 연장되는 제5 면 및 제6 면을 갖는 적층 세라믹 소자와,
    상기 제2 면의 양 단부에 형성된 제2 외부 전극과, 상기 제2 외부 전극 사이에 형성된 제1 외부 전극과,
    길이 방향 및 두께 방향을 따라 연장되는 제2 내부 전극과,
    길이 방향 및 두께 방향을 따라 연장되며, 폭 방향에 있어서 간격을 두고 상기 제2 내부 전극과 대향하고 있는 제1 내부 전극
    을 구비하고,
    상기 제2 내부 전극은,
    상기 제1 내부 전극과 대향하고 있는 제2 대향부와,
    상기 제2 대향부로부터 상기 제2 면측으로 연장되어 있으며, 상기 제2 면의 길이 방향에 있어서의 한쪽측 부분으로 인출된 제1 인출부와,
    상기 제2 대향부로부터 상기 제2 면측으로 연장되어 있으며, 상기 제2 면의 길이 방향에 있어서의 다른 쪽측 부분으로 인출된 제2 인출부
    를 갖고,
    상기 제1 내부 전극은,
    상기 제2 대향부와 대향하고 있는 제1 대향부와,
    상기 제1 대향부로부터 상기 제2 면측으로 연장되어 있으며, 상기 제2 면으로 인출된 제3 인출부
    를 갖고,
    상기 제2 외부 전극은,
    상기 제2 면에 형성되고, 상기 제2 내부 전극과 접속되는 제2 본체부와, 상기 제2 면과 교차한 면에 형성되고, 또한 상기 제2 본체부의 양 단부에 연장되어 형성되는 제2 폴딩부 및 상기 제2 본체부의 한쪽측 테두리에 연장되어 형성되는 제3 폴딩부를 갖고,
    상기 제1 외부 전극은,
    상기 제2 면에 형성되고, 상기 제1 내부 전극과 접속되는 제1 본체부와, 상기 제2 면과 교차한 면에 형성되고, 또한 상기 제1 본체부의 양 단부에 연장되어 형성되는 제1 폴딩부를 갖고,
    상기 제2 면에 있어서의 상기 제1 외부 전극의 상기 길이 방향의 치수는, 상기 제2 면에 있어서의 상기 제2 외부 전극의 상기 길이 방향의 치수보다 크고,
    상기 제1 폴딩부의 상기 길이 방향의 치수는, 상기 제1 본체부의 상기 길이 방향의 치수보다 큰
    것을 특징으로 하는 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 제2 폴딩부의 상기 길이 방향의 치수는, 상기 제2 본체부의 상기 길이 방향의 치수보다 큰 것을 특징으로 하는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 제1 폴딩부의 상기 길이 방향의 치수는, 상기 제2 면과 상기 제2 면과 교차하는 면 사이의 경계부에 있어서 가장 큰 것을 특징으로 하는 적층 세라믹 전자 부품.
  4. 제2항에 있어서,
    상기 제2 폴딩부의 상기 길이 방향의 치수는, 상기 제2 면과 상기 제2 면과 교차하는 면 사이의 경계부에 있어서 가장 큰 것을 특징으로 하는 적층 세라믹 전자 부품.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 대향부가 상기 제2 면을 향해서 돌출된 돌출부를 가짐으로써, 상기 제1 대향부와 상기 제2 면 사이의 최단 거리가 상기 제3 인출부의 두께 방향의 치수보다 작은 것을 특징으로 하는 적층 세라믹 전자 부품.
  6. 제5항에 있어서,
    상기 제1 대향부와 상기 제2 면 사이의 최단 거리는, 상기 제1 대향부와 상기 제1 면 사이의 최단 거리보다도 작은 것을 특징으로 하는 적층 세라믹 전자 부품.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 대향부가 상기 제2 면을 향해서 돌출된 돌출부를 가짐으로써, 상기 제2 대향부와 상기 제2 면 사이의 최단 거리가 상기 제1 및 제2 인출부의 두께 방향의 치수보다도 작은 것을 특징으로 하는 적층 세라믹 전자 부품.
  8. 제7항에 있어서,
    상기 제2 대향부와 상기 제2 면 사이의 최단 거리는, 상기 제2 대향부와 상기 제1 면 사이의 최단 거리보다도 작은 것을 특징으로 하는 적층 세라믹 전자 부품.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 적층 세라믹 소자의 상기 제1 면이 상기 제3 면 및 상기 제4 면과 접속하는 능선부의 R양은, 각각 70㎛ 이하인 적층 세라믹 전자 부품.
  10. 제9항에 있어서,
    상기 능선부의 R양은, 각각 30㎛ 이상인 것을 특징으로 하는 적층 세라믹 전자 부품.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 외부 전극의 표면에 형성되어 Ni를 포함하는 제2 도금막과, 상기 제1 외부 전극의 표면에 형성되어 Ni를 포함하는 제1 도금막을 더 구비하고,
    상기 제2 도금막은, 상기 제1 도금막보다 두꺼운 것을 특징으로 하는 적층 세라믹 전자 부품.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 본체부의 가장 두꺼운 부분은, 상기 제1 본체부의 상기 폭 방향의 중심으로부터 떨어져 있는 것을 특징으로 하는 적층 세라믹 전자 부품.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 본체부의 가장 두꺼운 부분은, 상기 제1 본체부의 상기 폭 방향의 중심으로부터 떨어져 있는 것을 특징으로 하는 적층 세라믹 전자 부품.
  14. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 내부 전극 및 상기 제2 내부 전극은, 상기 제1 면으로 인출되지 않은 것을 특징으로 하는 적층 세라믹 전자 부품.
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