JP2014220520A - 積層セラミックキャパシタ - Google Patents

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Abstract

【課題】本発明は、積層セラミックキャパシタに関する。【解決手段】本発明の一実施形態による積層セラミックキャパシタは、セラミック素体と、重なる領域を有し上記重なる領域が上記セラミック素体の一面に露出される引出部をそれぞれ有する第1及び第2の内部電極と、上記セラミック素体の一面に形成され上記引出部とそれぞれ連結される第1及び第2の外部電極と、上記セラミック素体のうち上記引出部の露出面に形成される絶縁層と、を含むことができる。【選択図】図3

Description

本発明は、積層セラミックキャパシタに関し、より詳細には、優れた静電容量を有し、低い等価直列インダクタンスを示す積層セラミックキャパシタに関する。
一般に、キャパシタ、インダクタ、圧電体素子、バリスタ又はサーミスター等のセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体と、上記本体の内部に形成された内部電極と、上記内部電極と接続されるように上記セラミック本体の表面に設けられた外部電極と、を備える。
セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層と、一誘電体層を介して対向配置される内部電極と、上記内部電極に電気的に接続された外部電極と、を含む。
積層セラミックキャパシタは、小型でありながらも高容量が保障され実装が容易であるという長所から、コンピュータ、PDA、携帯電話等の移動通信装置の部品として広く用いられている。
近年、電子製品の小型化及び多機能化に伴い、チップ部品も小型化及び高機能化の傾向にあるため、積層セラミックキャパシタも小型及び高容量の製品が求められている。
また、積層セラミックキャパシタは、LSIの電源回路内に配置されるバイパス(bypass)キャパシタとして有用に用いられており、このようなバイパスキャパシタとして機能するためには、高周波ノイズを効果的に除去することができなければならない。このような要求は、電子装置の高周波化の傾向に伴いさらに増加している。バイパスキャパシタとして用いられる積層セラミックキャパシタは、回路基板上の実装パッド上にソルダリングによって電気的に連結され、上記実装パッドは、基板上の配線パターンや導電性ビアを介して他の外部回路と連結されることができる。
積層セラミックキャパシタは、キャパシタンス成分の他に等価直列抵抗(ESR)成分と等価直列インダクタンス(ESL)成分とを有するが、このような等価直列抵抗(ESR)成分と等価直列インダクタンス(ESL)成分とによってバイパスキャパシタの機能が阻害される。特に、等価直列インダクタンス(ESL)は、高周波でキャパシタのインダクタンスを高めるため、高周波ノイズ除去特性を阻害させる。
本発明は、優れた静電容量を有し、低い等価直列インダクタンスを示す積層セラミックキャパシタを提供することを目的とする。
本発明の一実施形態は、セラミック素体と、重なる領域を有し上記重なる領域が上記セラミック素体の一面に露出される引出部をそれぞれ有する第1及び第2の内部電極と、上記セラミック素体の一面に形成され上記引出部とそれぞれ連結される第1及び第2の外部電極と、上記セラミック素体の一面に形成される絶縁層と、を含む積層セラミックキャパシタを提供する。
上記第1及び第2の内部電極の引出部は、上記セラミック素体の同一面に露出されることができる。
上記第1及び第2の内部電極は、上記セラミック素体の実装面に対して垂直に配置されることができる。
上記第1の外部電極は、上記第1の内部電極の引出部のうち上記第2の内部電極の引出部と重ならない領域と連結されることができる。
上記絶縁層は、上記セラミック素体にセラミックスラリーを塗布して形成されることができる。
上記絶縁層は、重なる第1及び第2の内部電極の引出部を全て覆うように形成されることができる。
上記絶縁層は、上記セラミック素体の一面から測定される第1及び第2の外部電極の高さより低く形成されることができる。
上記第1及び第2の外部電極が所定の間隔をおいて形成されるセラミック素体のx−方向の長さは、内部電極が積層されるy−方向の長さより短く形成されることができる。
上記第1の内部電極は二つ以上の引出部を有し、上記第1の内部電極の引出部は上記第2の内部電極の引出部とそれぞれ重なる領域を形成することができる。
上記第1の内部電極は上記セラミック素体の同一面に露出される二つ以上の引出部を有し、上記第1の内部電極の引出部は上記第2の内部電極の引出部とそれぞれ重なる領域を形成することができる。
上記第1の内部電極は二つの引出部を有し、上記第1の内部電極の引出部は上記第2の内部電極の引出部とそれぞれ重なる領域を形成し、上記第1の内部電極の引出部と連結される第3の外部電極をさらに含むことができる。
上記第1及び第2の内部電極は上記セラミック素体の一面及び上記一面に対向する他面にそれぞれ露出される二つの引出部を有し、上記第1の内部電極の引出部と上記第2の内部電極の引出部はそれぞれ重なる領域を形成することができる。
上記第1及び第2の内部電極は上記セラミック素体の一面及び上記一面に対向する他面にそれぞれ露出される二つの引出部を有し、上記第1の内部電極の引出部と上記第2の内部電極の引出部はそれぞれ重なる領域を形成し、上記第1及び第2の内部電極の引出部とそれぞれ連結される第3及び第4の外部電極をさらに含むことができる。
本発明の一実施形態によると、第1及び第2の内部電極は引出部にも重なり領域が形成されるため、積層セラミックキャパシタの容量を増やすことができる。
また、外部極性が印加される第1及び第2の内部電極間の距離が近くなってカレントループ(current loop)が短くなり、これにより、等価直列インダクタンス(ESL、Equivalent Series Inductance)を低くすることができる。
本発明の一実施形態によると、セラミック素体に形成される絶縁層は、上記セラミック素体の一面に露出された第1及び第2の内部電極の引出部を覆うため、上記内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。
本発明の一実施形態によると、絶縁層の高さを調節することができるため、上記絶縁層の高さを第1及び第2の外部電極の高さより低く形成する場合、積層セラミックキャパシタを回路基板上により安定的に実装することができる。
本発明の一実施形態によると、積層セラミックキャパシタのx−方向の長さがy−方向の長さより短く形成されるため、第1及び第2の外部電極間の距離をより短く形成し、外部極性が印加される第1及び第2の内部電極間の距離をより短く形成することができる。これにより、カレントループ(current loop)が短くなり、等価直列インダクタンス(ESL、Equivalent Series Inductance)をより低くすることができる。
本発明の一実施形態によると、積層セラミックキャパシタの電流の流れが複数の外部電極を介して内部電極に伝達されるため、上記積層セラミックキャパシタのキャパシタンス成分に直列に連結されるインダクタンス成分の大きさを非常に小さくすることができる。
(a)及び(b)は、本発明の一実施形態による積層セラミックキャパシタを示す概略斜視図である。 図1(a)及び(b)に示される積層セラミックキャパシタの内部電極構造を示す断面図である。 図1(b)のA−A’線に沿う断面図である。 本発明の一実施形態による積層セラミックキャパシタを示す断面図である。 本発明の一実施形態による積層セラミックキャパシタを示す概略斜視図である。 図5に示される積層セラミックキャパシタの内部電極構造を示す断面図である。 図5に示される積層セラミックキャパシタの断面図である。 本発明の一実施形態による積層セラミックキャパシタを示す概略斜視図である。 図8に示される積層セラミックキャパシタの内部電極構造を示す断面図である。 図9に示される積層セラミックキャパシタの断面図である。 本発明の一実施形態による積層セラミックキャパシタを示す概略斜視図である。 図11に示される積層セラミックキャパシタの内部電極構造を示す断面図である。 図11に示される積層セラミックキャパシタの断面図である。
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。但し、本発明の実施形態は、多様な他の形態に変形されることができ、本発明の範囲が後述する実施形態に限定されるものではない。また、本発明の実施形態は、当業界における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズ等は、より明確な説明のために誇張されることがある。なお、図面上において同一符号で表示される要素は、同一の要素である。
図1(a)及び(b)は、本発明の一実施形態による積層セラミックキャパシタを示す概略斜視図であり、図2は、図1(a)及び(b)に示される積層セラミックキャパシタの内部電極構造を示す断面図であり、図3は、図1(b)のA−A’線に沿う断面図である。
本実施形態による積層セラミックキャパシタは、2端子垂直積層型キャパシタであることができる。「垂直積層型(vertically laminated or vertical multilayer)」とは、キャパシタ内の積層された内部電極が回路基板の実装領域面に垂直に配置されることを意味し、「2端子(2−terminal)」とは、キャパシタの端子として二つの端子が回路基板に接続されることを意味する。
図1(a)から図3を参照すると、本実施形態による積層セラミックキャパシタは、セラミック素体110と、上記セラミック素体110の内部に形成される内部電極121、122と、上記セラミック素体110の一面に形成される絶縁層140と、外部電極131、132と、を含むことができる。
本実施形態において、上記セラミック素体110は、対向する第1の面1及び第2の面2と、上記第1の面1と上記第2の面2とを連結する第3の面3及び第4の面4並びに第5の面5及び第6の面6と、を有することができる。上記セラミック素体110の形状は、特に制限されず、図示されているように第1の面1〜第6の面6を有する六面体状であることができる。本発明の一実施形態によると、上記セラミック素体110の第1の面1は、回路基板の実装領域に配置される実装面となることができる。
本発明の一実施形態によると、x−方向は、第1及び第2の外部電極が所定の間隔をおいて形成される方向であり、y−方向は、内部電極が誘電体層を介して積層される方向であり、z−方向は、内部電極が回路基板に実装される方向である。
本発明の一実施形態によると、上記セラミック素体110は、複数の誘電体層111が積層されて形成されることができる。上記セラミック素体110を構成する複数の誘電体層111は、焼結された状態で、隣接する上記誘電体層111間の境界を視認できない程度に一体化されている。
上記誘電体層111は、セラミックパウダーと有機溶剤と有機バインダーとを含むセラミックグリーンシートの焼成によって形成されることができる。上記セラミックパウダーとしては、高誘電率を有する物質としてチタン酸バリウム(Batio)系材料、チタン酸ストロンチウム(SrTiO)系材料等を用いることができるが、これに制限されるものではない。
本発明の一実施形態によると、上記セラミック素体110の内部には、内部電極が形成されることができる。図2は、上記セラミック素体110を構成する誘電体層111及び上記誘電体層111に形成された内部電極121、122を示す断面図である。本発明の一実施形態によると、第1の極性の第1の内部電極121と第2の極性の第2の内部電極122とを一対とし、一誘電体層111を介して対向するようにy−方向に配置することができる。本発明の一実施形態によると、上記第1及び第2の内部電極121、122は、積層セラミックキャパシタの実装面、即ち、第1の面1に垂直に配置されることができる。
本発明において第1及び第2は、相違する極性を意味し、第1及び第3は、同一の極性を意味し、第2及び第4は、同一の極性を意味することができる。
本発明の一実施形態によると、上記第1及び第2の内部電極は、導電性金属を含む導電性ペーストで形成されることができる。上記導電性金属は、Ni、Cu、Pd又はこれらの合金であることができるが、これに制限されるものではない。
誘電体層を形成するセラミックグリーンシート上にスクリーン印刷法又はグラビア印刷法等により導電性ペーストで内部電極層を印刷することができる。そして、上記内部電極層が印刷されたセラミックグリーンシートを交互に積層し焼成することによりセラミック素体を形成することができる。
図2を参照すると、上記第1及び第2の内部電極121、122は、相違する極性の外部電極と連結されるためにそれぞれ第1及び第2の引出部121a、122aを有し、上記第1及び第2の引出部121a、122aは、上記セラミック素体110の第1の面1に露出されることができる。本発明の一実施形態による積層セラミックキャパシタは、垂直積層型で、上記第1及び第2の引出部121a、122aは、上記セラミック素体110の同一面に露出されることができる。
本発明の一実施形態によると、内部電極の引出部は、上記内部電極を形成する導体パターンのうち、幅Wが増加してセラミック素体の一面に露出された領域を意味することができる。
一般に、第1及び第2の内部電極は、重なる領域によって静電容量を形成し、相違する極性の外部電極と連結される引出部は、重なる領域を有しない。しかしながら、本発明の一実施形態によると、上記第1及び第2の引出部121a、122aは、重なる領域を有することができる。本発明の一実施形態によると、上記第1及び第2の引出部121a、122aは、第1の面1に露出され、露出された領域の一部が重なることができる。
図3を参照すると、上記セラミック素体110の第1の面1には、上記第1の面1に引き出された第1の内部電極121の第1の引出部121aと連結されるように第1の外部電極131が形成され、上記第1の面1に引き出された第2の内部電極122の第2の引出部122aと連結されるように第2の外部電極132が形成されることができる。
上記第1の外部電極131は、上記第1の引出部121aのうち上記第2の引出部122aと重ならない領域と連結され、上記第2の外部電極132は、上記第2の引出部122aのうち上記第1の引出部121aと重ならない領域と連結されることができる。
上記第1の外部電極131は、上記第2の引出部122aと接触しないように上記第1の引出部121aの一部と連結され、上記第2の外部電極132は、上記第1の引出部121aと接触しないように上記第2の引出部122aの一部と連結されることができる。
図3の右側図には、上記第1の内部電極121の引出部121aと上記第2の内部電極122の引出部122aとの重なり領域が矢印で表示されており、上記第1の内部電極121の引出部121aと重ならない上記第2の内部電極122の引出部122aが点線で表示されている。
本発明の一実施形態によると、上記第1及び第2の引出部121a、122aは、重なる領域を有するが、それぞれ相違する極性を有する上記第1及び第2の外部電極131、132と連結されることができる。
本発明の一実施形態によると、図3に示されるように、上記セラミック素体110の第1の面1には、絶縁層140が形成されることができる。上記絶縁層140は、上記第1及び第2の外部電極131、132間に形成されることができる。上記絶縁層140は、上記第1の面1に露出された上記第1及び第2の引出部121a、122aを覆うように形成されることができ、上記第1の引出部121aと上記第2の引出部122aとの重なり領域を全て覆うように形成されることもできる。
本発明の一実施形態によると、図3に示されるように、上記絶縁層140は、上記第1及び第2の外部電極131、132間の上記セラミック素体110の一面を完全に覆うように形成されることができる。
また、図示されてはいないが、本発明の一実施形態によると、上記絶縁層140は、上記第1の引出部121aと第2の引出部122aとの重なり領域のみを覆うように形成され、上記第1及び第2の外部電極131、132と所定の間隔をおいて形成されることができる。
図4は、本発明の他の実施形態による積層セラミックキャパシタを示す断面図である。以下では、上述した実施形態と異なる構成要素を中心に説明し、同一の構成要素に関する説明は省略する。
図4を参照すると、図3と同様に、上記セラミック素体110の第1の面1には、上記第1及び第2の外部電極131、132が形成され、上記第1及び第2の外部電極131、132間には、上記絶縁層140が形成されることができる。
本実施形態によると、上記絶縁層140の高さh2は、上記第1の外部電極131又は上記第2の外部電極132の高さh1より低く形成されることができる。上記絶縁層140と上記第1及び第2の外部電極131、132の高さは、実装面、即ち、第1の面1を基準に測定されることができる。
本実施形態によると、上記絶縁層140の高さが上記第1及び第2の外部電極131、132の高さより低いため、積層セラミックキャパシタが回路基板上により安定的に実装されることができる。
上記第1及び第2の外部電極131、132は、上記セラミック素体110の第1の面1の一部に形成されることができる。一方、上記第1及び第2の外部電極131、132は、上記セラミック素体110の第1の面1と第3の面3とがなすコーナー又は第1の面1と第4の面4とがなすコーナーまで形成されなくても良い。
本発明の一実施形態によると、上記絶縁層140は、セラミックスラリーで形成されることができる。上記セラミックスラリーの量及び形状を調節して上記絶縁層140の形成位置及び高さを調節することができる。上記絶縁層140は、焼成工程でセラミック素体を形成した後に上記セラミック素体にセラミックスラリーを塗布し焼成することにより形成されるか、又はセラミック素体を形成するセラミックグリーンシート上に絶縁層を形成するセラミックスラリーを形成し上記セラミックグリーンシートと共に焼成することにより形成されることができる。
上記セラミックスラリーの形成方法としては、例えば、スプレー方式で噴射する方法又はローラーを用いて塗布する方法を用いることができるが、特に制限されるものではない。
上記絶縁層140は、上記セラミック素体110の一面に露出された上記第1及び第2の内部電極の引出部121a、122aを覆うことにより、上記内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。
本発明の一実施形態によると、上記第1及び第2の内部電極121、122は引出部121a、122aにも重なり領域が形成されるため、積層セラミックキャパシタの容量を増やすことができる。また、外部極性が印加される第1及び第2の内部電極間の距離が近くなってカレントループ(current loop)が短くなり、これにより、等価直列インダクタンス(ESL、Equivalent Series Inductance)を低くすることができる。
図5から図7は、本発明の他の実施形態による積層セラミックキャパシタを示す図である。図5は、本実施形態による積層セラミックキャパシタを示す概略斜視図であり、図6は、図5に示される積層セラミックキャパシタの内部電極構造を示す断面図であり、図7は、図5に示される積層セラミックキャパシタの断面図である。以下では、上述した実施形態と異なる構成要素を中心に説明し、同一の構成要素に関する説明は省略する。
図5から図7を参照すると、本実施形態による積層セラミックキャパシタは、2端子垂直積層型キャパシタであることができる。本実施形態による積層セラミックキャパシタは、セラミック素体210と、上記セラミック素体210の内部に形成される内部電極221、222と、上記セラミック素体210の一面に形成される絶縁層240と、外部電極231、232と、を含むことができる。
本発明の一実施形態によると、x−方向は、第1及び第2の外部電極が所定の間隔をおいて形成される方向であり、y−方向は、内部電極が誘電体層を介して積層される方向であり、z−方向は、内部電極が回路基板に実装される方向である。
本実施形態による積層セラミックキャパシタは、x−方向の長さがy−方向の長さより短く形成されることができる。即ち、第1及び第2の外部電極が所定の間隔をおいて形成されるセラミック素体のx−方向の長さは、内部電極が積層されるy−方向の長さより短く形成されることができる。
図6は、上記セラミック素体210を構成する誘電体層211及び上記誘電体層に形成された内部電極221、222を示す断面図である。本発明の一実施形態によると、第1の極性の第1の内部電極221と第2の極性の第2の内部電極222とを一対とし、一誘電体層211を介して対向するようにy−方向に配置することができる。本発明の一実施形態によると、上記第1及び第2の内部電極221、222は、積層セラミックキャパシタの実装面、即ち、第1の面1に垂直に配置されることができる。
図6を参照すると、上記第1及び第2の内部電極221、222は、相違する極性の外部電極と連結されるためにそれぞれ第1及び第2の引出部221a、222aを有し、上記第1及び第2の引出部221a、222aは、上記セラミック素体210の第1の面1に露出されることができる。
本発明の一実施形態によると、上記第1及び第2の引出部221a、222aは、重なる領域を有することができる。本発明の一実施形態によると、上記第1及び第2の引出部221a、222aは、第1の面1に露出され、露出された領域の一部が重なることができる。
図7を参照すると、上記セラミック素体210の第1の面1には、上記第1の面1に引き出された第1の内部電極221の第1の引出部221aと連結されるように第1の外部電極231が形成され、上記第1の面1に引き出された第2の内部電極222の第2の引出部222aと連結されるように第2の外部電極232が形成されることができる。
上記第1の外部電極231は、上記第1の引出部221aのうち上記第2の引出部222aと重ならない領域と連結され、上記第2の外部電極232は、上記第2の引出部222aのうち上記第1の引出部221aと重ならない領域と連結されることができる。
図7には、上記第1の内部電極221の引出部221aと上記第2の内部電極222の引出部222aとの重なり領域が矢印で表示されており、上記第2の内部電極222の引出部222aと重ならない上記第1の内部電極221の引出部221aが点線で表示されている。
本実施形態によると、上記セラミック素体210の第1の面1には、絶縁層240が形成されることができる。上記絶縁層240は、上記第1及び第2の外部電極231、232間に形成されることができる。上記絶縁層240は、第1の面1に露出された上記第1及び第2の引出部221a、222aを覆うように形成されることができ、上記第1の引出部221aと上記第2の引出部222aとの重なり領域を全て覆うように形成されることもできる。
上記絶縁層240は、上記セラミック素体210の一面に露出された上記第1及び第2の内部電極221、222の引出部221a、222aを覆うことにより、上記内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。
本実施形態によると、上記第1及び第2の内部電極221、222は引出部221a、222aにも重なり領域が形成されるため、積層セラミックキャパシタの容量を増やすことができる。また、外部極性が印加される第1及び第2の内部電極221、222間の距離が近くなってカレントループ(current loop)が短くなり、これにより、等価直列インダクタンス(ESL、Equivalent Series Inductance)を低くすることができる。
本実施形態によると、積層セラミックキャパシタのx−方向の長さがy−方向の長さより短く形成されるため、第1及び第2の外部電極間の距離をより短く形成し、外部極性が印加される第1及び第2の内部電極間の距離をより短くすることができる。これにより、カレントループ(current loop)が短くなり、等価直列インダクタンス(ESL、Equivalent Series Inductance)をより低くすることができる。
図8から図10は、本発明のさらに他の実施形態による積層セラミックキャパシタを示す図である。図8は、本実施形態による積層セラミックキャパシタを示す概略斜視図であり、図9は、図8に示される積層セラミックキャパシタの内部電極構造を示す断面図であり、図10は、図9に示される積層セラミックキャパシタの断面図である。以下では、上述した実施形態と異なる構成要素を中心に説明し、同一の構成要素に関する説明は省略する。
図8から図10を参照すると、本実施形態による積層セラミックキャパシタは、3端子垂直積層型キャパシタであることができる。「3端子(3−terminal)」とは、キャパシタの端子として三つの端子が回路基板に接続されることを意味する。
本実施形態による積層セラミックキャパシタは、セラミック素体310と、上記セラミック素体310の内部に形成される内部電極321、322と、上記セラミック素体310の一面に形成される絶縁層341、342と、外部電極331、332、333と、を含むことができる。
図9は、上記セラミック素体310を構成する誘電体層311及び上記誘電体層に形成された内部電極321、322を示す断面図である。本発明の一実施形態によると、第1の極性の第1の内部電極321と第2の極性の第2の内部電極322とを一対とし、一誘電体層311を介して対向するようにy−方向に配置することができる。本発明の一実施形態によると、上記第1及び第2の内部電極321、322は、積層セラミックキャパシタの実装面に対して垂直に配置されることができる。
図9を参照すると、上記第1及び第2の内部電極321、322は、相違する極性の外部電極と連結されるためにそれぞれ第1及び第2の引出部321a、321b、322aを有し、上記第1及び第2の引出部321a、321b、322aは、上記セラミック素体310の一面に露出されることができる。
本実施形態によると、上記第1の内部電極321は、二つの引出部321a、321bを有することができる。上記第1の内部電極321の二つの引出部321a、321bは、それぞれ第2の内部電極322の第2の引出部322aと重なる領域を有することができる。本発明の一実施形態によると、上記第1の内部電極321の二つの引出部321a、321bと上記第2の内部電極の第2の引出部322aは、上記セラミック素体310の同一面に露出され、露出された領域の一部が重なることができる。
図10を参照すると、上記セラミック素体310の一面には、上記一面に引き出された第1の内部電極321の二つの引出部321a、321bと連結されるように第1及び第3の外部電極331、333が形成されることができる。本実施形態によると第1の内部電極321は、上記第1及び第3の外部電極331、333によって外部極性と連結されることができる。また、上記セラミック素体310の一面には、上記セラミック素体310の一面に引き出された第2の内部電極322の第2の引出部322aと連結されるように、第2の外部電極332が形成されることができる。上記第2の外部電極332は、上記第1及び第3の外部電極331、333間に形成されることができる。本発明において、第1及び第2は、相違する極性を意味し、第1及び第3は、同一の極性を意味することができる。
上記第1の外部電極331は、一つの第1の引出部321aのうち上記第2の引出部322aと重ならない領域と連結されることができ、上記第3の外部電極331は、一つの第1の引出部321bのうち上記第2の引出部322aと重ならない領域と連結されることができる。上記第2の外部電極332は、上記第2の引出部322aのうち二つの第1の引出部321a、321bと重ならない領域と連結されることができる。
図10の右側図には、上記第1の内部電極321の二つの引出部321a、321bと上記第2の内部電極322の引出部322aとの重なり領域が矢印で表示されており、上記第1の内部電極321の二つの引出部321a、321bと重ならない上記第2の内部電極322の引出部322aが点線で表示されている。
本実施形態によると、上記セラミック素体310の一面には、絶縁層341、342が形成されることができる。上記絶縁層341、342は、上記第1及び第2の外部電極331、332間及び上記第2及び第3の外部電極332、333間にそれぞれ形成されることができる。上記絶縁層341、342は、上記セラミック素体310の一面に露出された上記第1及び第2の引出部321a、321b、322aを覆うように形成されることができ、上記第1の引出部321a、321bと上記第2の引出部322aとの重なり領域を全て覆うように形成されることもできる。
上記絶縁層341、342は、上記セラミック素体310の一面に露出された上記第1及び第2の内部電極の引出部321a、321b、322aを覆うことにより、上記内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。
本実施形態によると、上記第1及び第2の内部電極321、322は引出部321a、321b、322aにも重なり領域が形成されるため、積層セラミックキャパシタの容量を増やすことができる。また、外部極性が印加される第1及び第2の内部電極間の距離が近くなってカレントループ(current loop)が短くなり、これにより、等価直列インダクタンス(ESL、Equivalent Series Inductance)を低くすることができる。
なお、本実施形態によると、電流は、上記第1及び第3の外部電極331、333と連結された上記第1の内部電極321から上記第2の内部電極322に流れる。このような電流の流れによって、積層セラミックキャパシタのキャパシタンス成分に直列に連結されるインダクタンス成分の大きさを非常に小さくすることができる。
図11から図13は、本発明のさらに他の実施形態による積層セラミックキャパシタを示す図である。図11は、本実施形態による積層セラミックキャパシタを示す概略斜視図であり、図12は、図11に示される積層セラミックキャパシタの内部電極構造を示す断面図であり、図13は、図11に示される積層セラミックキャパシタの断面図である。以下では、上述した実施形態と異なる構成要素を中心に説明し、同一の構成要素に関する説明は省略する。
図11から図13を参照すると、本実施形態による積層セラミックキャパシタは、4端子垂直積層型キャパシタであることができる。「4端子(4−terminal)」とは、キャパシタの端子として四つの端子が回路基板に接続されることを意味する。
本実施形態による積層セラミックキャパシタは、セラミック素体410と、上記セラミック素体410の内部に形成される内部電極421、422と、上記セラミック素体410の一面に形成される絶縁層441、442と、外部電極431、432、433、434と、を含むことができる。
図12は、上記セラミック素体410を構成する誘電体層411及び上記誘電体層411に形成された内部電極421、422を示す断面図である。本発明の一実施形態によると、第1の極性の第1の内部電極421と第2の極性の第2の内部電極422とを一対とし、一誘電体層411を介して対向するようにy−方向に配置することができる。本発明の一実施形態によると、上記第1及び第2の内部電極421、422は、積層セラミックキャパシタの実装面に対して垂直に配置されることができる。
本実施形態によると、積層セラミックキャパシタの実装面は、第1の面1又は上記第1の面1に対向する第2の面2になることができる。
図12を参照すると、上記第1及び第2の内部電極421、422は、相違する極性の外部電極と連結されるためにそれぞれ第1及び第2の引出部421a、421b、422a、422bを有することができる。上記第1の内部電極421の二つの第1の引出部421a、421bは、それぞれ上記セラミック素体410の第1の面1及び上記第1の面1に対向する第2の面2に露出され、上記第2の内部電極422の二つの第2の引出部422a、422bは、それぞれ上記セラミック素体410の第1の面1及び上記第1の面1に対向する他面、即ち、第2の面2に露出されることができる。
また、上記第1の内部電極421の一つの引出部421a及び上記第2の内部電極422の一つの第2の引出部422aは、上記セラミック素体410の第1の面1に引き出され、重なる領域を有することができる。上記第1の内部電極421の一つの引出部421b及び上記第2の内部電極422の一つの第2の引出部422bは、上記セラミック素体410の第2の面2に引き出され、重なる領域を有することができる。
本発明の一実施形態によると、上記第1の内部電極421の第1の引出部421aと上記第2の内部電極422の第2の引出部422a及び上記第1の内部電極421の第2の引出部421bと上記第2の内部電極422の第2の引出部422bは、それぞれ上記セラミック素体410の同一面に露出され、露出された領域の一部が重なることができる。
図13を参照すると、上記セラミック素体410の第1の面1及び第2の面2には、上記第1の面1及び第2の面2にそれぞれ引き出された第1の内部電極421の二つの引出部421a、421bと連結されるように第1及び第3の外部電極431、433が形成されることができる。本実施形態によると、上記第1の内部電極421は、上記第1及び第3の外部電極431、433によって外部極性と連結されることができる。
また、上記セラミック素体410の第1の面1及び第2の面2には、上記第1の面1及び第2の面2にそれぞれ引き出された上記第2の内部電極422の二つの引出部422a、422bと連結されるように第2及び第4の外部電極432、434が形成されることができる。本実施形態によると、上記第2の内部電極432は、第2及び第4の外部電極432、434によって外部極性と連結されることができる。
上記第1及び第2の外部電極431、432は、上記セラミック素体410の第1の面1に形成され、上記第3及び第4の外部電極433、434は、上記セラミック素体410の第2の面2に形成されることができる。本発明において、第1及び第2は、相違する極性を意味し、第1及び第3、第2及び第4は、それぞれ同一の極性を意味する。
上記第1の外部電極431は、上記第1の引出部421aのうち上記第2の引出部422aと重ならない領域と連結され、上記第3の外部電極433は、上記第1の引出部421bのうち上記第2の引出部422bと重ならない領域と連結されることができる。上記第2の外部電極432は、上記第2の引出部422aのうち上記第1の引出部421aと重ならない領域と連結され、上記第4の外部電極434は、上記第2の引出部422bのうち上記第1の引出部421bと重ならない領域と連結されることができる。
図13の右側図には、上記第1の内部電極421の二つの引出部421a、421bと上記第2の内部電極422の二つの引出部422a、422bとの重なり領域が矢印で表示されており、上記第1の内部電極421の二つの引出部421a、421bと重ならない上記第2の内部電極422の二つの引出部422a、422bが点線で表示されている。
本実施形態によると、上記絶縁層441、442は、上記第1及び第2の外部電極431、432、433、434間に形成されることができる。より具体的には、上記セラミック素体410の第1の面1のうち上記第1及び第2の外部電極431、432間に上記絶縁層441が形成され、上記セラミック素体410の第2の面2のうち上記第3及び第4の外部電極433、434間に上記絶縁層442が形成されることができる。
上記絶縁層441、442は、上記セラミック素体410の一面に露出された上記第1及び第2の引出部421a、421b、422a、422bを覆うように形成されることができ、上記第1及び第2の引出部421a、421b、422a、422bの重なり領域を全て覆うように形成されることもできる。
上記絶縁層441、442は、上記セラミック素体410の一面に露出された上記第1及び第2の内部電極421、422の引出部421a、421b、422a、422bを覆うことにより、上記内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。
本実施形態によると、上記第1及び第2の内部電極421、422は引出部421a、421b、422a、422bにも重なり領域が形成されるため、積層セラミックキャパシタの容量を増やすことができる。また、外部極性が印加される第1及び第2の内部電極間の距離が近くなってカレントループ(current loop)が短くなり、これにより、等価直列インダクタンス(ESL、Equivalent Series Inductance)を低くすることができる。
また、図示されてはいないが、第1の内部電極又は第2の内部電極は、二つ以上の引出部を有し、相違する極性の引出部が重なるように形成されることができる。また、第1の内部電極又は第2の内部電極に形成された引出部は、セラミック素体の同一面に露出されるか又はセラミック素体の相違する面に露出されることができる。なお、内部電極の引出部の数及び位置等は、当業者によって多様に変更されることができる。
本発明は、上述した実施形態及び添付の図面によって限定されることなく添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載の本発明の技術的思想を逸脱しない範囲内で当該技術分野における通常の知識を有する者による多様な形態の置換、変形及び変更が可能であり、これもまた本発明の範囲に属する。
110 セラミック素体
111 誘電体層
121、122 第1及び第2の内部電極
131、132 第1及び第2の外部電極
140 絶縁層

Claims (10)

  1. セラミック素体と、
    重なる領域を有し、前記重なる領域が前記セラミック素体の一面に露出される引出部をそれぞれ有する第1及び第2の内部電極と、
    前記セラミック素体の一面に形成され、前記引出部とそれぞれ連結される第1及び第2の外部電極と、
    前記セラミック素体の一面に形成される絶縁層と、
    を含み、
    前記第1の内部電極は前記セラミック素体の同一面に露出される二つ以上の引出部を有し、前記複数の第1の内部電極の引出部の間の位置に前記第2の内部電極の引出部が配置され、前記複数の第1の内部電極の引出部は前記第2の内部電極の引出部とそれぞれ重なる領域を形成し、前記第1の内部電極の引出部と連結される第3の外部電極をさらに含む、積層セラミックキャパシタ。
  2. 前記第1及び第2の内部電極の引出部は、セラミック素体の同一面に露出される、請求項1に記載の積層セラミックキャパシタ。
  3. 前記第1及び第2の内部電極は、セラミック素体の実装面に対して垂直に配置される、請求項1に記載の積層セラミックキャパシタ。
  4. 前記第1の外部電極は、前記第1の内部電極の引出部のうち第2の内部電極の引出部と重ならない領域と連結される、請求項1に記載の積層セラミックキャパシタ。
  5. 前記絶縁層は、前記セラミック素体にセラミックスラリーを塗布して形成される、請求項1に記載の積層セラミックキャパシタ。
  6. 前記絶縁層は、重なる第1及び第2の内部電極の引出部を全て覆うように形成される、請求項1に記載の積層セラミックキャパシタ。
  7. 前記絶縁層は、前記セラミック素体の一面から測定される第1及び第2の外部電極の高さより低く形成される、請求項1に記載の積層セラミックキャパシタ。
  8. 前記第1及び第2の外部電極が所定の間隔をおいて形成されるセラミック素体のx−方向の長さは、内部電極が積層されるy−方向の長さより短く形成される、請求項1に記載の積層セラミックキャパシタ。
  9. 前記第1及び第2の内部電極は前記セラミック素体の一面及び前記一面に対向する他面にそれぞれ露出される二つの引出部を有し、前記第1の内部電極の引出部と前記第2の内部電極の引出部はそれぞれ重なる領域を形成する、請求項1に記載の積層セラミックキャパシタ。
  10. 前記第1及び第2の内部電極は前記セラミック素体の一面及び前記一面に対向する他面にそれぞれ露出される二つの引出部を有し、前記第1の内部電極の引出部と前記第2の内部電極の引出部はそれぞれ重なる領域を形成し、前記第1及び第2の内部電極の引出部とそれぞれ連結される第3及び第4の外部電極をさらに含む、請求項1に記載の積層セラミックキャパシタ。
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