KR102437805B1

KR102437805B1 - 복합 전자 부품

Info

Publication number: KR102437805B1
Application number: KR1020170096715A
Authority: KR
Inventors: 박흥길; 박종환
Original assignee: 삼성전기주식회사
Priority date: 2017-07-31
Filing date: 2017-07-31
Publication date: 2022-08-30
Also published as: KR20190012948A

Abstract

본 발명은, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제5 및 제 6면을 연결하는 방향으로 적층되는 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에서 제1 면의 일부까지 각각 연장되도록 배치되고, 상기 제1 및 제2 내부 전극의 노출되는 부분과 각각 접속되는 제1 및 제2 외부 전극; 상기 제1 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제3 면과 제1 면을 통해 노출되도록 형성되고, 상기 제1 외부 전극과 접속되는 제1 리드 전극; 상기 제1 내부 전극이 배치되는 유전체층에 상기 제1 리드 전극과 이격되며 상기 커패시터 바디의 제4 면과 제1 면을 통해 노출되도록 형성되고, 상기 제2 외부 전극과 접속되는 제2 리드 전극; 상기 제2 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제3 면과 제1 면을 통해 노출되도록 형성되고, 상기 제1 외부 전극과 접속되는 제3 리드 전극; 상기 제2 내부 전극이 배치되는 유전체층에 상기 제3 리드 전극과 이격되며 상기 커패시터 바디의 제4 면과 제1 면을 통해 노출되도록 형성되고, 상기 제2 외부 전극과 접속되는 제4 리드 전극; 상기 커패시터 바디의 제1 면에 상기 제1 내지 제4 리드 전극과 연결되게 배치되는 방전부; 상기 방전부를 커버하도록 배치되는 보호층; 및 상기 제1 및 제2 외부 전극 상에 각각 형성되고, 상기 보호층의 제1 면의 일부까지 각각 연장되는 제1 및 제2 도전성 수지층; 을 포함하는 복합 전자 부품을 제공한다.

Description

복합 전자 부품{Composite electronic component}

본 발명은 복합 전자 부품에 관한 것이다.

최근 자동차의 전자화가 놀랍게 진전되고 있어 IVI(In-Vehicle Infotainment) system이나 ADAS（advanced driver assistance system）의 진전에 의해 자동차에 탑재된 ECU(Electrical Control Unit)나 Camera module, Sensor Unit의 수량이 급증하고 있다.

나아가 ECU 사이를 연결하는 차량용 Interface나 Network는 고도화, 복잡화되고 있어, 통신 속도 향상과 고효율화에 대한 검토가 진행되고 있다.

그 중에서도, 각각의 ECU에는 엄격한 신뢰성 및 내구성이 요구되고 있다. 이러한 ECU는 자동차 운전 시스템의 종합적인 관리, 제어를 담당하기 때문에 자동차의 주행성 및 안전성에 직관된다.

ECU의 가혹한 사용 환경상, 고온에서 급격한 온도 변화가 발생하며, 진동이나 충격 등의 기계적 스트레스에도 장시간 노출된다. 또한 Actuator를 구성하는 Reactor에서 발생하는 Surge상의 과도 전압이나 ESD(정전기방전) 등의 전자기 환경 역시 혹독하다.

그런 만큼 ECU를 구성하는 전자 부품은 ECU의 사용 환경의 전기적 성능을 보증하므로, 장기 신뢰성 시험과 내구성 시험이 의무화되어 있으며, 수동 부품 역시 이와 같이 고신뢰성과 안전 설계가 요구되고 있다.

나아가, 돌발적이며 예상을 뛰어넘는 기계적 스트레스나 전기적 스트레스에 대한 안정성 담보도 요구되고 있다. 또한, IVI system이나 ADAS의 파급과 진화에 따라 안전성이 높은 수동 부품이나, 중복설계를 부가시킨 고신뢰성 부품 수요가 줄곧 확대되고 있다.

ECU에 탑재되는 수동 부품으로는 열이나 전기적 신뢰성이 뛰어난 제품이 선택된다.

기판 휨이나 열 충격 등의 기계적 스트레스는 물론, 내전압 스펙을 넘는 과전압에 대해서도 충분한 안전성이 보증된 제품을 채용해야만, ECU의 신뢰성이 자동차의 보증 조건을 만족시킬 수 있다.

국내공개특허공보 제2015-0135909호 일본공개특허공보 제2000-114005호

본 발명은 ESD 흡수 효과와 ESD 내성을 향상시키고, 기계적 강도를 개선하며, ESD를 사용하면서 부품 실장 면적을 감소시킬 수 있는 복합 전자 부품을 제공하는데 목적이 있다.

본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제5 및 제 6면을 연결하는 방향으로 적층되는 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에서 제1 면의 일부까지 각각 연장되도록 배치되고, 상기 제1 및 제2 내부 전극의 노출되는 부분과 각각 접속되는 제1 및 제2 외부 전극; 상기 제1 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제3 면과 제1 면을 통해 노출되도록 형성되고, 상기 제1 외부 전극과 접속되는 제1 리드 전극; 상기 제1 내부 전극이 배치되는 유전체층에 상기 제1 리드 전극과 이격되며 상기 커패시터 바디의 제4 면과 제1 면을 통해 노출되도록 형성되고, 상기 제2 외부 전극과 접속되는 제2 리드 전극; 상기 제2 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제3 면과 제1 면을 통해 노출되도록 형성되고, 상기 제1 외부 전극과 접속되는 제3 리드 전극; 상기 제2 내부 전극이 배치되는 유전체층에 상기 제3 리드 전극과 이격되며 상기 커패시터 바디의 제4 면과 제1 면을 통해 노출되도록 형성되고, 상기 제2 외부 전극과 접속되는 제4 리드 전극; 상기 커패시터 바디의 제1 면에 상기 제1 내지 제4 리드 전극과 연결되게 배치되는 방전부; 상기 방전부를 커버하도록 배치되는 보호층; 및 상기 제1 및 제2 외부 전극 상에 각각 형성되고, 상기 보호층의 제1 면의 일부까지 각각 연장되는 제1 및 제2 도전성 수지층; 을 포함하는 복합 전자 부품을 제공한다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극과 상기 제1 내지 제4 리드 전극의 노출된 부분에 형성되는 도금층을 더 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되고, 상기 제1 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제3 면과 제2 면을 통해 노출되도록 형성되고, 상기 제1 외부 전극과 접속되는 제5 리드 전극; 상기 제1 내부 전극이 배치되는 유전체층에 상기 제5 리드 전극과 이격되며 상기 커패시터 바디의 제4 면과 제2 면을 통해 노출되도록 형성되고, 상기 제2 외부 전극과 접속되는 제6 리드 전극; 상기 제2 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제3 면과 제2 면을 통해 노출되도록 형성되고, 상기 제1 외부 전극과 접속되는 제7 리드 전극; 및 상기 제2 내부 전극이 배치되는 유전체층에 상기 제7 리드 전극과 이격되며 상기 커패시터 바디의 제4 면과 제2 면을 통해 노출되도록 형성되고, 상기 제2 외부 전극과 접속되는 제8 리드 전극; 을 더 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극과 상기 제1 내지 제8 리드 전극의 노출된 부분에 형성되는 도금층을 더 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 제1 내부 전극이 배치되는 유전체층에 상기 제1 및 제2 리드 전극과 이격되며 상기 커패시터 바디의 제1 면을 통해 노출되도록 형성되는 제1 연결 전극; 및 상기 제2 내부 전극이 배치되는 유전체층에 상기 제3 및 제4 리드 전극과 이격되며, 상기 커패시터 바디의 제1 면을 통해 노출되도록 형성되는 제2 연결 전극; 을 더 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극과 상기 제1 및 제2 연결 전극의 노출된 부분에 형성되는 도금층을 더 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 커패시터 바디의 제1 면이 실장 면일 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 도전성 수지층 상에 각각 형성되는 도금층을 더 포함할 수 있다.

본 발명의 다른 측면은, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제5 및 제 6면을 연결하는 방향으로 적층되는 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에서 제1 면의 일부까지 각각 연장되도록 배치되고, 상기 제1 및 제2 내부 전극의 노출되는 부분과 각각 접속되는 제1 및 제2 외부 전극; 상기 제1 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제3 면과 제1 면을 통해 노출되도록 형성되고, 상기 제1 외부 전극과 접속되는 제1 리드 전극; 상기 제2 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제4 면과 제1 면을 통해 노출되도록 형성되고, 상기 제2 외부 전극과 접속되는 제4 리드 전극; 상기 커패시터 바디의 제1 면에 상기 제1 및 제4 리드 전극과 연결되게 배치되는 방전부; 상기 방전부를 커버하도록 배치되는 보호층; 및 상기 제1 및 제2 외부 전극 상에 각각 형성되고, 상기 보호층의 제1 면의 일부까지 각각 연장되는 제1 및 제2 도전성 수지층; 을 포함하고, 상기 제1 및 제2 리드 전극의 타단이 적층 방향으로 서로 오버랩되는 복합 전자 부품을 제공한다.

본 발명의 일 실시 형태에 따르면, ESD 흡수 효과와 ESD 내성을 향상시키고, 기계적 강도를 개선하며, 부품 실장 면적을 감소시킬 수 있는 복합 전자 부품을 제공할 수 있다.

도 1은 본 발명의 제1 실시 형태에 따른 복합 전자 부품을 개략적으로 도시한 사시도이다.
도 2는 도 1에 적용되는 커패시터 바디를 도시한 사시도이다.
도 3은 도 1의 적층형 커패시터의 제1 및 제2 내부 전극의 구조를 개략적으로 도시한 평면도이다.
도 4는 도 2에 제1 및 제2 외부 전극이 형성된 상태를 도시한 사시도이다.
도 5는 도 4에 도금층이 형성된 상태를 도시한 사시도이다.
도 6은 도 5에 방전부가 더 배치된 상태를 도시한 사시도이다.
도 7은 도 6에 보호층이 더 형성된 것을 도시한 사시도이다.
도 7은 도 6에 보호층이 더 형성된 것을 도시한 사시도이다.
도 8은 도 1에 도금층이 더 형성된 것을 도시한 사시도이다.
도 9는 본 발명의 제2 실시 형태에 따른 복합 전자 부품에서 제4 내지 제8 리드 전극이 더 형성된 것을 도시한 사시도이다.
도 10은 본 발명의 제3 실시 형태에 따른 복합 전자 부품에서 방전부 및 보호층을 생략하고 제1 및 제2 연결 전극을 더 도시한 평면도이다.
도 11은 도 10에 적용되는 내부 전극, 리드 전극 및 연결 전극을 도시한 평면도이다.
도 12는 도 11에 방전부가 배치된 상태를 도시한 사시도이다.
도 13은 본 발명의 제4 실시 형태에 따른 복합 전자 부품에서 커패시터 바디를 도시한 사시도이다.
도 14는 도 13에 적용되는 내부 전극 및 리드 전극을 도시한 평면도이다.
도 15는 도 13에 제1 및 제2 외부 전극이 형성된 것을 도시한 사시도이다.

본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

복합 전자 부품

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 제1 실시 형태를 설명한다.

도 1은 본 발명의 제1 실시 형태에 따른 복합 전자 부품을 개략적으로 도시한 사시도이고, 도 2는 도 1에 적용되는 커패시터 바디를 도시한 사시도이고, 도 3은 도 1의 적층형 커패시터의 제1 및 제2 내부 전극의 구조를 개략적으로 도시한 평면도이고, 도 4는 도 2에 제1 및 제2 외부 전극이 형성된 상태를 도시한 사시도이고, 도 5는 도 4에 도금층이 형성된 상태를 도시한 사시도이고, 도 6은 도 5에 방전부가 더 배치된 상태를 도시한 사시도이고, 도 7은 도 6에 보호층이 더 형성된 것을 도시한 사시도이고, 도 7은 도 6에 보호층이 더 형성된 것을 도시한 사시도이고, 도 8은 도 1에 도금층이 더 형성된 것을 도시한 사시도이다.

이하, 본 발명의 일 실시 형태에 따른 복합 전자 부품(100)을 설명함에 있어서, '길이 방향'은 도 1의 'X' 방향, '폭 방향'은 'Y' 방향, '두께 방향'은 'Z' 방향으로 정의하기로 한다. 여기서 '폭 방향'은 커패시터 바디(110)의 유전체층(111)을 쌓아 올리는 방향, 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.

또한, 본 실시 형태에서, 복합 전자 부품(100)의 형상은 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.

이때, 커패시터 바디(110)는 Z방향으로 서로 대향하는 제1 면 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)을 연결하고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다. 본 실시 형태에서 복합 전자 부품(100)의 제1 면(1)은 실장 면이 될 수 있다.

또한, 복합 전자 부품(100)의 제1 내지 제6 면은 후술하는 바와 같이, 커패시터 바디(110)의 제1 내지 제6 면과 동일한 방향의 면으로 정의하도록 한다.

본 발명의 제1 실시 형태에 따른 복합 전자 부품(100)은 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132), 제1 내지 제4 리드 전극(123-126), 방전부(150), 보호층(160) 및 제1 및 제2 도전성 수지층(135, 136)을 포함한다.

본 실시 형태의 복합 전자 부품(100)은 ESD 보호 소자의 방전부(150)가 커패시터 바디(110)의 실장 면인 제1 면(1)에 배치된 형태가 될 수 있다. 이로 인하여, 커패시터 바디(110)의 역압전성에 의해 발생하는 진동이 기판으로 전달되는 것을 감소시켜 어쿠스틱 노이즈(acoustic noise)를 감소시킬 수 있다.

커패시터 바디(110)는 Y방향으로 적층되는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Y방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.

이때, 커패시터 바디(110)는 복수의 유전체층(111)이 소결된 상태로서, 인접하는 유전체층(111)은 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.

유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린 시트의 소성에 의하여 형성될 수 있다.

상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO₃)계 재료 또는 티탄산스트론튬(SrTiO₃)계 재료 등을 사용할 수 있다.

이러한 커패시터 바디(110)는, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2), 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 포함한다. 이때, 커패시터 바디(110)의 제1 면(1)은 실장 면이 될 수 있다.

또한, 커패시터 바디(110)는 Y 방향으로 양 측에 커버가 형성될 수 있다. 상기 커버는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층과 동일한 재질 및 구성을 가질 수 있다. 이러한 커버는 단일 유전체층 또는 2개 이상의 유전체층을 액티브 영역의 Z방향의 상하 외곽에 각각 적층하여 마련할 수 있고, 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.

제1 내부 전극(121)은 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제1 내부 전극(121)과 다른 극성을 가지며 커패시터 바디(110)의 제4 면(4)을 통해 노출된다.

이러한 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 그린 시트 상에 도전성 금속을 포함하는 도전성 페이스트를 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법으로 소정 두께로 인쇄하여 형성할 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

이때, 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.

제1 외부 전극(131)은 커패시터 바디(110)의 제3 면(3)에 배치되고, 커패시터 바디(110)의 제1 면(1)의 일부까지 연장된다.

본 실시 형태에서, 제1 외부 전극(131)은 커패시터 바디(110)의 제3 면(3)에 형성되고 제1 내부 전극(121)의 노출되는 일단과 접촉되어 전기적으로 접속되는 제1 접속부와, 상기 제1 접속부에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 제1 밴드부를 포함할 수 있다.

이때, 상기 제1 밴드부는 커패시터 바디(110)의 제2 면(2)의 일부까지 연장될 수 있다. 또한, 상기 제1 밴드부는 필요시 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부까지 연장될 수 있다.

제2 외부 전극(132)은 커패시터 바디(110)의 제4 면(4)에 배치되고, 커패시터 바디(110)의 제1 면(1)의 일부까지 연장된다.

본 실시 형태에서, 제2 외부 전극(132)은 커패시터 바디(110)의 제4 면(4)에 형성되고 제2 내부 전극(122)의 노출되는 일단과 접촉되어 전기적으로 접속되는 제2 접속부와, 상기 제2 접속부에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 제2 밴드부를 포함할 수 있다.

이때, 상기 제2 밴드부는 커패시터 바디(110)의 제2 면(2)의 일부까지 연장될 수 있다. 또한, 상기 제2 밴드부는 필요시 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부까지 연장될 수 있다.

이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속과 글라스 프릿(glass frit)을 포함할 수 있으며 소결되어 각각의 대응하는 내부 전극과 전기적으로 연결된다.

또한, 제1 및 제2 리드 전극(123, 124)은 제1 내부 전극(121)과 이격되게 배치된다.

제1 리드 전극(123)은 커패시터 바디(110)의 제1 면(1)을 통해 노출되고, 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출되어 제1 외부 전극(131)의 제1 접속부 및 제1 밴드부와 접속될 수 있다.

제2 리드 전극(124)은 커패시터 바디(110)의 제1 면(1)을 통해 노출되고, 일단이 커패시터 바디(110)의 제4 면(4)을 통해 노출되어 제2 외부 전극(132)의 제2 접속부 및 제2 밴드부와 접속될 수 있다.

또한, 제3 및 제4 리드 전극(125, 126)은 제2 내부 전극(122)과 이격되게 배치된다.

제3 리드 전극(125)은 커패시터 바디(110)의 제1 면(1)을 통해 노출되고, 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출되어 제1 외부 전극(131)의 제1 접속부 및 제1 밴드부와 접속될 수 있다.

제4 리드 전극(126)은 커패시터 바디(110)의 제1 면(1)을 통해 노출되고, 일단이 커패시터 바디(110)의 제4 면(4)을 통해 노출되어 제2 외부 전극(132)의 제2 접속부 및 제2 밴드부와 접속될 수 있다.

이때, 제1 내지 제4 리드 전극(123-126)은 도전성 금속과 글라스 프릿(glass frit)을 포함할 수 있으며 소결되어 각각의 대응하는 외부 전극과 전기적으로 연결될 수 있다.

상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.

이러한 제1 내지 제4 리드 전극(123-126)은 유전체층(111) 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄 방법을 통하여 도전성 페이스트로 인쇄할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

한편, 제1 및 제2 외부 전극(131, 132)과 제1 내지 제4 리드 전극(123-126)의 노출된 부분에 도금층(133, 134, 143-146)이 각각 형성될 수 있다.

이와 같이, 제1 내지 제4 리드 전극(123-126)의 노출 면적이 도금층에 의해 증가게 되면 방전부(150)의 접촉 면적이 확장되어 접촉 저항을 저감시킴으로써 접촉 불량을 방지할 수 있다. 이에, 안정적인 ESD 흡수 효과를 기대할 수 있다.

이러한 도금층은 예컨대 구리 또는 니켈로 이루어질 수 있으며, 전해 도금 또는 무전해 도금에 의해 형성될 수 있다.

이하 설명에서는 외부 전극과 리드 전극 상에 도금층이 형성된 것으로 가정하여 도금층의 도면부호를 외부 전극 및 리드 전극의 부호와 혼용하여 설명한다.

도 6을 참조하면, 방전부(150)는 커패시터 바디(110)의 제1 면(1)에서 제1 내지 제4 리드 전극(143-146)의 일부를 커버하도록 배치되며, 이에 제1 내지 제4 리드 전극(143-146)과 연결되게 배치된다.

이러한 방전부(150)는 인접하는 리드 전극 간의 틈새에 kV 단위의 고전압이 발생할 때 간극간 스파크 발생으로 인해 쇼트 상태가 되어 순식간에 방전을 시작하는 특성을 가진다.

또한, 방전부(150)는 커패시터 바디(110)의 제1 면(1) 보다 작은 면적으로 형성될 수 있다. 즉, 방전부(150)의 길이와 폭은 커패시터 바디(110)의 X방향의 길이와 Y방향의 폭에 비해 작게 형성될 수 있다.

이때, 방전부(150)는 수지, 도전성 입자, 압전성 입자 및 전도성 고분자를 포함할 수 있으며, 150 내지 200℃에서 열경화시켜 제조할 수 있다.

이때, 상기 도전성 입자는 상기 수지 내부에 포함됨으로써, 평소 절연 상태를 유지하다가 고전압이 인가되면 이 도전성 입자가 절연 물질인 수지를 뚫고 나와, 도전성 입자 사이에 스파크가 발생하여 간극 간의 순간적인 쇼트 상태가 발생하면서 방전이 이루어지게 된다.

상기 수지는 예를 들어 에폭시 수지, 페놀 수지, 실리콘 수지 및 폴리이미드 수지 등일 수 있고, 상기 도전성 입자는 구리(Cu), 니켈(Ni), 은(Ag), 알루미늄(Al) 및 금(Au) 중 적어도 하나를 포함할 수 있고, 상기 압전성 입자는 산화아연(ZnO) 또는 산화납(PbO) 등일 수 있다.

또한, 상기 전도성 고분자는 커넥터에서 시스템 또는 IC로 신호가 전달되는 신호 인터페이스(Signal Interface)나 전원단의 IC Block 또는 통신 라인(Line)에서 입력되는 신호 전압이 정격 전압(회로 전압) 수준인 경우에는 부도체의 특성을 가지나, 순간적으로 ESD 등의 과전압이 발생할 경우 도체의 특성을 가진다.

상기 ESD 등의 과전압 발생시 도체의 특성을 갖는 방전부(150)로 인해 제1 내지 제4 리드 전극(143-146)은 서로 쇼트 될 수 있다.

이로 인하여, 상기 ESD 등의 과전압은 방전부(150)를 포함하는 ESD 보호 소자를 통해 접지로 바이 패스 되며, 이로써 상기 신호 인터페이스(Signal Interface)나 IC Block 또는 통신 라인(Line)을 보호할 수 있다.

즉, ESD 등의 과도전압이 제1 및 제2 외부 전극(131, 132) 사이에 인가되어 제1 및 제2 외부 전극(131, 132) 사이가 소정의 전압에 도달할 때, 방전부(150)의 저항이 감소하면서 전력을 흡수해 불필요한 전압의 상승을 방지하는 것이다.

또한, 상기 전도성 고분자는 특별히 제한되는 것은 아니나, 예를 들어 실리콘(Silicone)계 수지일 수 있다.

본 실시 형태에 따르면, 방전부(150)가 실리콘(Silicone)계 수지인 전도성 고분자를 포함하기 때문에 방전부(150)는 커패시터 바디(110)의 외부 면에 결합하여야 하며, 커패시터 바디(110)의 내부에 배치될 수 없다.

그 이유는 상기 실리콘(Silicone)계 수지는 비점(Boiling point)이 커패시터 제작시 요구되는 커패시터 바디(110)의 소성 온도보다 훨씬 낮기 때문에 커패시터 바디(110)의 내부에 배치될 경우 증발되어 제거될 수 있기 때문이다.

또한, 본 실시 형태에 따르면, 제1 내지 제4 리드 전극(143-146)과 방전부(150)에 의해 ESD 등의 과전압을 바이 패스 할 수 있으나, 바리스터(Varistor)는 정격 전압에 대하여는 절연체로 작용하다가 과전압 발생시 가변 저항체로서 작용하여 과전압을 바이 패스 한다.

보호층(160)은 방전부(150)를 커버하도록 배치된다.

이때, 보호층(160)은 커패시터 바디(110)의 제1 면(1)에서 커패시터 바디(110)의 제3 및 제4 면(3, 4)과 제5 및 제6 면(5, 6)의 일부까지 연장되게 형성되고, 제1 내지 제4 리드 전극(143-146)의 노출되는 부분도 커버한다.

보호층(160)은 제1 내지 제4 리드 전극(143-146)과 방전부(150)를 외부의 환경으로부터 보호하는 작용을 하는 구성으로서, 그 재료는 특별히 제한되는 것은 아니다.

예를 들어, 보호층(160)은 절연성 수지를 포함하며, 예컨대 에폭시 수지, 페놀 수지, 실리콘 수지 및 폴리이미드 수지 중 적어도 하나를 포함할 수 있다.

이렇게 보호층(160)이 에폭시계 수지를 포함함으로써, 제1 내지 제4 리드 전극(143-146)과 방전부(150)를 습기나 수분 침투 등의 외부 환경으로부터 보호할 수 있다.

즉, 본 실시 형태에서, 보호층(160)은 방전부(150)가 커패시터 바디(110)의 외부 면에 결합하기 때문에 외부 환경으로부터 상기 소자를 보호하기 위하여 필수적인 구성일 수 있다.

도 1을 참조하면, 제1 및 제2 도전성 수지층(135, 136)은 제1 및 제4 외부 전극(133, 134) 상에 각각 형성될 수 있다.

제1 및 제2 도전성 수지층(135, 136)은 예컨대 은-에폭시(Ag-epoxy) 또는 구리-에폭시(Cu-epoxy)와 같은 금속 입자와 열경화성 수지를 포함할 수 있다.

이때, 제1 및 제2 도전성 수지층(135, 136)은 보호층(160)의 Z방향의 제1 면의 일부까지 각각 연장될 수 있다.

여기서, 제1 및 제2 도전성 수지층(135, 136)은 신호 라인 또는 전원 라인에 접속될 수 있고, 그라운드에도 접속될 수 있다.

즉, 제1 및 제2 도전성 수지층(135, 136) 사이에 커패시터와 ESD 방전 소자가 병렬로 구성되는 것이다. 이에 ESD 방전 소자의 과도 전압이 신호 라인과 그라운드 사이에 인가되어, 신호 라인과 그라운드 간에 kV 단위의 고전압이 인가될 때 ESD 방전 소자를 통해 신호 라인과 그라운드 사이에 순간적인 쇼트가 발생하고 방전이 시작되어 불필요한 전압 상승이 방지될 수 있다.

또한, 제1 및 제2 도전성 수지층(135, 136)은 탄성력이 있어서 기판 휨이나 열 충격에 의한 스트레스 등의 외부로부터의 기계적 응력을 흡수하여, 적층형 커패시터의 크랙과 같은 손상을 방지하여 제품의 신뢰성을 향상시킬 수 있다.

한편, 제1 및 제2 도전성 수지층(135, 136)은 필요시 제1 및 제2 외부 전극(131, 132) 보다 크게 형성될 수 있다.

그리고, 도 8에서와 같이, 제1 및 제2 도전성 수지층(135, 136) 상에 필요시 도금층(137, 138)이 각각 더 형성될 수 있다.

이러한 도금층은 예컨대 니켈, 구리, 주석 및 금 중 하나 이상의 금속으로 이루어질 수 있다.

변형 예

도 9는 본 발명의 제2 실시 형태에 따른 복합 전자 부품에서 제4 내지 제8 리드 전극이 더 형성된 것을 도시한 사시도이다. 여기서, 제1 및 제2 외부 전극, 방전부, 보호층의 구조는 앞서 설명한 제1 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명은 생략한다.

도 9를 참조하면, 본 실시 형태의 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제2 면(2)의 일부까지 각각 연장될 수 있다.

그리고, 본 실시 예의 복합 전자 부품은, 제5 내지 제8 리드 전극(1230, 1240, 1250, 1260)을 더 포함할 수 있다.

제5 리드 전극(1230) 및 제6 리드 전극(1240)은 제1 내부 전극(121)이 배치되는 유전체층(111)에 X방향으로 서로 이격되게 배치된다. 제5 및 제6 리드 전극(1230, 1240)은 제1 및 제2 리드 전극(123, 124)과 Z방향으로 각각 마주보게 배치될 수 있다.

제5 리드 전극(1230)은 커패시터 바디(110)의 제2 면(2)을 통해 노출되고, 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출되어 제1 외부 전극(131)의 제1 접속부와 접속되어 전기적으로 연결된다.

제6 리드 전극(1240)은 커패시터 바디(110)의 제2 면(2)을 통해 노출되고, 일단이 커패시터 바디(110)의 제4 면을 통해 노출되어 제2 외부 전극(132)의 제2 접속부와 접속되어 전기적으로 연결된다.

제7 및 제8 리드 전극(1250, 1260)은 제3 및 제4 리드 전극(125, 126)과 Z방향으로 각각 마주보게 배치될 수 있다.

제7 리드 전극(1250)은 커패시터 바디(110)의 제2 면(2)을 통해 노출되고, 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출되어 제1 외부 전극(131)의 제1 접속부와 접속되어 전기적으로 연결된다.

제8 리드 전극(1260)은 커패시터 바디(110)의 제2 면(2)을 통해 노출되고, 일단이 커패시터 바디(110)의 제4 면(4)을 통해 노출되어 제2 외부 전극(132)의 제2 접속부와 접속되어 전기적으로 연결된다.

한편, 제1 및 제2 외부 전극(131, 132)과 제1 내지 제4 리드 전극(123-126)과 제5 내지 제8 리드 전극(1230, 1240, 1250, 1260)의 노출된 부분에는 도금층이 각각 더 형성될 수 있다.

도 10은 본 발명의 제3 실시 형태에 따른 복합 전자 부품에서 방전부 및 보호층을 생략하고 제1 및 제2 연결 전극을 더 도시한 평면도이고, 도 11은 도 10에 적용되는 내부 전극, 리드 전극 및 연결 전극을 도시한 평면도이고, 도 12는 도 11에 방전부가 배치된 상태를 도시한 사시도이다. 여기서, 제1 및 제2 외부 전극, 방전부, 보호층의 구조는 앞서 설명한 제1 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명은 생략한다.

도 10 내지 도 12를 참조하면, 본 실시 형태에서는, 제1 및 제2 연결 전극(127, 128)이 더 포함될 수 있다.

제1 연결 전극(127)은 제1 내부 전극(121)이 배치되는 유전체층(111)에 커패시터 바디(110)의 제1 면(1)을 통해 노출되도록 형성되고, 제1 및 제2 리드 전극(123', 124')과 X방향으로 이격되게 배치된다.

제2 연결 전극(128)은 제2 내부 전극(122)이 배치되는 유전체층(111)에 커패시터 바디(110)의 제1 면(1)을 통해 노출되도록 형성되고, 제3 및 제4 리드 전극(125', 126')과 X방향으로 이격되게 배치된다.

본 실시 형태에서, 방전부(150)는 제1 및 제2 연결 전극(127, 128)을 커버하고, 제1 내지 제4 리드 전극(123', 124', 125', 126')의 적어도 일부와 접속되도록 배치될 수 있다.

한편, 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 연결 전극(127, 128)의 노출된 부분에는 필요시 도금층이 각각 더 형성될 수 있다.

도 13은 본 발명의 제4 실시 형태에 따른 복합 전자 부품에서 커패시터 바디를 도시한 사시도이고, 도 14는 도 13에 적용되는 내부 전극 및 리드 전극을 도시한 평면도이고, 도 15는 도 13에 제1 및 제2 외부 전극이 형성된 것을 도시한 사시도이다. 여기서, 제1 및 제2 외부 전극, 방전부, 보호층의 구조는 앞서 설명한 제1 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명은 생략한다.

본 실시 형태에서는, 앞서 제1 실시 형태에서 제2 및 제3 리드 전극이 생략되고 제1 및 제4 리드 전극(123", 126")만 포함되는 구조이다.

이때, 제1 리드 전극(123")은 제1 내부 전극(121)이 배치되는 유전체층(111)에 커패시터 바디(110)의 제1 면(1)을 통해 노출되도록 형성되고, 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출되어 제1 외부 전극(131)의 제1 접속부 및 제1 밴드부와 접속되어 전기적으로 연결될 수 있다.

제4 리드 전극(126")은 제2 내부 전극(122)이 배치되는 유전체층(111)에 커패시터 바디(110)의 제1 면(1)을 통해 노출되도록 형성되고, 일단이 커패시터 바디(110)의 제4 면(4)을 통해 노출되어 제2 외부 전극(122)의 제2 접속부 및 제2 밴드부와 접속되어 전기적으로 연결될 수 있다.

이때, 제1 및 제4 리드 전극(123", 126")은 Y방향으로 일부가 예컨대 S만큼 서로 오버랩되도록 엇갈리도록 배치될 수 있다.

본 실시 형태에서는 제1 및 제4 리드 전극(123", 126")이 오버랩되는 부분(S)에서 제1 및 제4 리드 전극(123", 126")의 거리가 좁아지기 때문에 방전 시작 전압을 더 낮게 설정할 수 있는 효과가 있다.

전자 기기 제조 업체에서는, 소비자 요구를 만족시키기 위하여, 전자 기기에 구비되는 PCB 사이즈를 줄이기 위한 노력을 하고 있다.

이를 위해서는, PCB에 실장되는 IC의 집적도를 높이는 것이 요구되고 있다. 본 발명의 실시형태에 의하면, 복수 개의 소자를 하나의 복합 부품으로 구성함으로써 이러한 요구를 만족시킬 수 있다.

또한, 본 발명의 실시 형태에 의하면, 적층형 커패시터와 ESD 보호 소자의 두 개의 부품을 하나의 복합 전자 부품으로 구현함으로써, 소자의 집적도를 향상시키고 노이즈 제거 기능 및 ESD 보호 기능을 하나의 소자로 대응할 수 있으므로, 이에 부품 수와 PCB의 실장 면적을 감소시킬 수 있다.

본 실시 형태에서는, 기존의 두 개의 부품이 분리되어 구성된 전자 부품에 비해 50% 이상의 실장 면적 감소 효과를 기대할 수 있다.

또한, 본 실시 형태에 따른 복합 전자 부품은 고속 데이터 선, USB 3.0 이상 및 HDMI 등에 사용될 수 있으며, 자동차 및 TV 등의 여러 기능을 하는 전자 보드(Board)를 구성하는 제품에서 보드 간 연결 케이블이나 외부 포트(Port)에 사용될 수 있다.

상기 어플리케이션(Application)은 데이터 전송 속도가 고속이며, 반응 속도가 매우 높은 지점이며, 주파수도 고주파 대역이기 때문에 ESD 보호 소자 역시 상기 어플리케이션(Application)에 적합한 부품이어야 한다.

즉, 본 실시 형태에 따른 복합 전자 부품에 있어서, 상기 ESD 보호 소자는 데이터 전송 속도가 고속이며, 반응 속도가 매우 높고, 주파수도 고주파 대역인 상기 고속 데이터선, USB 3.0 이상, HDMI 및 외부 포트에서 사용 가능한 ESD(Electro Static Discharge) 써프레서(Suppressor)일 수 있다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 ; 복합 전자 부품
110 ; 커패시터 바디
111 ; 유전체층
121, 122 ; 제1 및 제2 내부전극
123-126 ; 제1 내지 제4 리드 전극
127, 128 ; 제1 및 제2 연결 전극
131, 132 ; 제1 및 제2 외부 전극
135, 136: 제1 및 제2 도전성 수지층
150 ; 방전부
160 ; 보호층
1230, 1240, 1250, 1260 ; 제5 내지 제8 리드 전극

Claims

서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제5 및 제 6면을 연결하는 방향으로 적층되는 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
상기 커패시터 바디의 제3 및 제4 면에서 제1 면의 일부까지 각각 연장되도록 배치되고, 상기 제1 및 제2 내부 전극의 노출되는 부분과 각각 접속되는 제1 및 제2 외부 전극;
상기 제1 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제3 면과 제1 면을 통해 노출되도록 형성되고, 상기 제1 외부 전극과 접속되는 제1 리드 전극;
상기 제1 내부 전극이 배치되는 유전체층에 상기 제1 리드 전극과 이격되며 상기 커패시터 바디의 제4 면과 제1 면을 통해 노출되도록 형성되고, 상기 제2 외부 전극과 접속되는 제2 리드 전극;
상기 제2 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제3 면과 제1 면을 통해 노출되도록 형성되고, 상기 제1 외부 전극과 접속되는 제3 리드 전극;
상기 제2 내부 전극이 배치되는 유전체층에 상기 제3 리드 전극과 이격되며 상기 커패시터 바디의 제4 면과 제1 면을 통해 노출되도록 형성되고, 상기 제2 외부 전극과 접속되는 제4 리드 전극;
상기 커패시터 바디의 제1 면에 상기 제1 내지 제4 리드 전극과 연결되게 배치되는 방전부;
상기 방전부를 커버하도록 배치되는 보호층; 및
상기 제1 및 제2 외부 전극 상에 각각 형성되고, 상기 보호층의 제1 면의 일부까지 각각 연장되는 제1 및 제2 도전성 수지층; 을 포함하는 복합 전자 부품.
제1항에 있어서,
상기 제1 및 제2 외부 전극과 상기 제1 내지 제4 리드 전극의 노출된 부분에 형성되는 도금층을 더 포함하는 복합 전자 부품.
제1항에 있어서,
상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되고,
상기 제1 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제3 면과 제2 면을 통해 노출되도록 형성되고, 상기 제1 외부 전극과 접속되는 제5 리드 전극;
상기 제1 내부 전극이 배치되는 유전체층에 상기 제5 리드 전극과 이격되며 상기 커패시터 바디의 제4 면과 제2 면을 통해 노출되도록 형성되고, 상기 제2 외부 전극과 접속되는 제6 리드 전극;
상기 제2 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제3 면과 제2 면을 통해 노출되도록 형성되고, 상기 제1 외부 전극과 접속되는 제7 리드 전극; 및
상기 제2 내부 전극이 배치되는 유전체층에 상기 제7 리드 전극과 이격되며 상기 커패시터 바디의 제4 면과 제2 면을 통해 노출되도록 형성되고, 상기 제2 외부 전극과 접속되는 제8 리드 전극; 을 더 포함하는 복합 전자 부품.
제1항에 있어서,
상기 제1 및 제2 외부 전극과 상기 제1 내지 제8 리드 전극의 노출된 부분에 형성되는 도금층을 더 포함하는 복합 전자 부품.
제1항에 있어서,
상기 제1 내부 전극이 배치되는 유전체층에 상기 제1 및 제2 리드 전극과 이격되며 상기 커패시터 바디의 제1 면을 통해 노출되도록 형성되는 제1 연결 전극; 및
상기 제2 내부 전극이 배치되는 유전체층에 상기 제3 및 제4 리드 전극과 이격되며, 상기 커패시터 바디의 제1 면을 통해 노출되도록 형성되는 제2 연결 전극; 을 더 포함하는 복합 전자 부품.
제1항에 있어서,
상기 제1 및 제2 외부 전극과 상기 제1 및 제2 연결 전극의 노출된 부분에 형성되는 도금층을 더 포함하는 복합 전자 부품.
제1항에 있어서,
상기 커패시터 바디의 제1 면이 실장 면인 복합 전자 부품.
제1항에 있어서,
상기 제1 및 제2 도전성 수지층 상에 각각 형성되는 도금층을 더 포함하는 복합 전자 부품.
서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제5 및 제 6면을 연결하는 방향으로 적층되는 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
상기 커패시터 바디의 제3 및 제4 면에서 제1 면의 일부까지 각각 연장되도록 배치되고, 상기 제1 및 제2 내부 전극의 노출되는 부분과 각각 접속되는 제1 및 제2 외부 전극;
상기 제1 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제3 면과 제1 면을 통해 노출되도록 형성되고, 상기 제1 외부 전극과 접속되는 제1 리드 전극;
상기 제2 내부 전극이 배치되는 유전체층에 상기 커패시터 바디의 제4 면과 제1 면을 통해 노출되도록 형성되고, 상기 제2 외부 전극과 접속되는 제4 리드 전극;
상기 커패시터 바디의 제1 면에 상기 제1 및 제4 리드 전극과 연결되게 배치되는 방전부;
상기 방전부를 커버하도록 배치되는 보호층; 및
상기 제1 및 제2 외부 전극 상에 각각 형성되고, 상기 보호층의 제1 면의 일부까지 각각 연장되는 제1 및 제2 도전성 수지층; 을 포함하고,
상기 제1 및 제2 리드 전극의 타단이 적층 방향으로 서로 오버랩되는 복합 전자 부품.