JP2015226052A - 複合電子部品、製造方法、その実装基板及び包装体 - Google Patents

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ホ リー、チャン
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Abstract

【課題】本発明は、複数の受動素子を備えた複合電子部品、製造方法、その実装基板及び包装体に関する。
【解決手段】本発明によれば、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極が積層されたセラミック本体からなるキャパシタと、上記セラミック本体上に配置された第１の電極と第２の電極、上記第１の電極と第２の電極の間に配置された放電部、及び上記第１の電極と第２の電極と放電部上に配置された保護層を含むＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子とが結合された複合体と、上記複合体の長さ方向の第１の側面に配置され、上記キャパシタの内部電極及び第１及び第２の電極と連結される入力端子と、上記複合体の長さ方向の第２の側面に形成され、上記キャパシタの内部電極及び第１及び第２の電極と連結される接地端子と、を含む複合電子部品が提供される。
【選択図】図３

Description

本発明は、複数の受動素子を備えた複合電子部品、製造方法、その実装基板及び包装体に関する。
最近、半導体産業の急激な発展に伴い、小型化及び高性能化のための超高集積化が求められており、ＩＣの内部の静電気への対策を立てるのが困難で、ＩＣの電源及び信号の入力端子にＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子を適用する必要性が高まっている。
携帯電話、デジタルカメラ、ＰＤＡのような携帯型製品、高速データ線、ＵＳＢ及びＨＤＭＩ（登録商標）等においてデータ伝送速度は次第に速くなっており、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）への対策はより重要な問題となっている。
また、自動車及びＴＶ等の多様な機能をする電子ボード（Ｂｏａｒｄ）を構成する製品においてはボード間連結ケーブルを接続したコネクタが必須であるが、ここには工程中に作業者やユーザーが接触しやすいため、製品の信頼性のためにノイズ及び静電気への対策を立てるのが非常に重要である。
このようなＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）防止対策部品としてＭＬＣＣ（Ｍｕｌｔｉｌａｙｅｒ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ）、ＴＶＳ（Ｔｒａｎｓｉｅｎｔ Ｖｏｌｔａｇｅ Ｓｕｐｐｒｅｓｓｉｏｎ） Ｄｉｏｄｅ、Ｖａｒｉｓｔｏｒ又はＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ） Ｓｕｐｐｒｅｓｓｏｒ等が単独で又は並列に連結されて用いられてきた。
しかしながら、この場合は、電子機器の部品配置面積が増加するため、電子機器の小型化に制約がある。
また、上記ＭＬＣＣを除いた部品は、ＭＬＣＣが有する固有のノイズフィルター特性をはじめ電気的な特性を確保するのが困難であるため、超高周波通信端を除いては単独で用いられることが非常に稀である。
韓国公開特許２０１０‐００４３５１８号公報
本発明の目的は、部品の実装面積を減少させることができる複合電子部品、製造方法、その実装基板及び包装体を提供することである。
本発明の一実施形態によれば、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極が積層されたセラミック本体からなるキャパシタと、上記セラミック本体上に配置された第１の電極と第２の電極、上記第１の電極と第２の電極の間に配置された放電部、及び上記第１の電極と第２の電極と放電部上に配置された保護層を含むＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子と、が結合された複合体を含む複合電子部品が提供される。
上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子は、上記セラミック本体の下面に配置されることができる。
本発明の他の実施形態によれば、ノイズフィルター部と上記ノイズフィルター部の下部に配置されたＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子とが結合された複合体と、上記複合体と接続される入力端子と接地端子と、を含み、上記ノイズフィルターは上記入力端子に入力される入力信号のノイズ成分をフィルタリングし、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子は上記入力端子に入力される定格電圧以上の過電圧をバイパスする複合電子部品が提供される。
本発明のさらに他の実施形態によれば、上部に複数の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された上記複合電子部品と、上記電極パッドと上記複合電子部品とを連結するハンダと、を含む複合電子部品の実装基板が提供される。
本発明のさらに他の実施形態によれば、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子が上記収納部の底面に向かうように配置され、上記複合電子部品が収納される収納部が形成される包装シートを含む複合電子部品の包装体が提供される。
本発明の一実施形態によれば、部品の実装面積を減少させることができる複合電子部品を提供することができる。
本発明の第１の実施形態による複合電子部品を概略的に示す透明斜視図である。 図１のＡ‐Ａ'線に沿う断面図である。 本発明の第２の実施形態による複合電子部品を概略的に示す透明斜視図である。 図３のＡ‐Ａ'線に沿う断面図である。 図３に示されている複合電子部品の等価回路図である。 本発明の第３の実施形態による複合電子部品を概略的に示す透明斜視図である。 図６のＡ‐Ａ'線に沿う断面図である。 本発明の第４の実施形態による複合電子部品を概略的に示す透明斜視図である。 図８のＡ‐Ａ'線に沿う断面図である。 コネクタからシステム又はＩＣに信号が伝達される信号インターフェース（Ｓｉｇｎａｌ Ｉｎｔｅｒｆａｃｅ）を示す図である。 コネクタとシステム又はＩＣの間の素子の配置パターンを示す図である。 本発明の一実施例による複合電子部品の回路図である。 本発明の一実施例による複合電子部品をコネクタとシステム又はＩＣの間に適用した素子の配置パターンを示す図である。 図８の複合電子部品が印刷回路基板に実装された態様を示す斜視図である。 図８の複合電子部品が包装体に実装される態様を示す概略斜視図である。 図１５の包装体がリール状に巻き取られている態様を示す概略断面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
〈複合電子部品〉
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。
図１は本発明の第１の実施形態による複合電子部品を概略的に示す透明斜視図であり、図２は図１のＡ‐Ａ'線に沿う断面図である。
図１を参照すると、本発明の一実施形態による複合電子部品において、「長さ方向」は図１の「Ｌ方向」、「幅方向」は「Ｗ方向」、「厚さ方向」は「Ｔ方向」である。ここで、「厚さ方向」は、キャパシタの誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で用いられる。
一方、上記複合電子部品の長さ、幅及び厚さ方向は、後述するように、キャパシタ及びＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子の長さ、幅及び厚さ方向と同じである。
また、本発明の一実施形態において、複合電子部品は、対向する上面及び下面と、上記上面と下面とを連結する長さ方向の第１の側面及び第２の側面と、幅方向の第３の側面及び第４の側面と、を有することができる。上記複合電子部品は、その形状に特に制限はないが、図示のように六面体状であれば良い。
また、上記複合電子部品の長さ方向の第１の側面及び第２の側面、幅方向の第３の側面及び第４の側面は、後述するように、キャパシタ及びＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子の長さ方向の第１の側面及び第２の側面、幅方向の第３の側面及び第４の側面と同じ方向の面である。
一方、上記複合電子部品は、キャパシタとＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子とが結合されている形態であり、キャパシタの下部にＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子が結合されている場合は、上記複合電子部品の上面が上記キャパシタの上面であり、上記複合電子部品の下面が上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子の下面である。
図１及び図２を参照すると、本発明の第１の実施形態による複合電子部品１００は、複数の誘電体層１１１と上記誘電体層１１１を介して対向して配置される内部電極１２１、１２２が積層されたセラミック本体からなるキャパシタ１１０と、上記セラミック本体上に配置された第１の電極と第２の電極１４１、１４２、上記第１の電極と第２の電極１４１、１４２の間に配置された放電部１４０、及び上記第１電極と第２の電極１４１、１４２と放電部１４０上に配置された保護層１５０を含むＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０と、が結合された複合体１３０を含む。
本実施形態において、上記複合体１３０は、上記キャパシタ１１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０とが結合されて形成されることができ、その形成方法に特に制限はない。
例えば、上記複合体１３０は、個別に製作された上記キャパシタ１１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０を導電性接着剤又は樹脂等で結合して形成されても良く、上記キャパシタ１１０を構成するセラミック本体上に上記第１の電極と第２の電極１４１、１４２、放電部１４０及び保護層１５０を順次配置して形成されても良い。
本発明の第１の実施形態によれば、上記キャパシタ１１０を構成するセラミック本体上に上記第１の電極と第２の電極１４１、１４２、放電部１４０及び保護層１５０を順次配置して上記複合体１３０を形成する。
以下、上記複合体１３０を構成するキャパシタ１１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０について具体的に説明する。
図２を参照すると、上記キャパシタ１１０を構成する上記セラミック本体は複数の誘電体層１１１が積層されることにより形成され、上記セラミック本体の内には複数の内部電極１２１、１２２（順に第１の内部電極、第２の内部電極）が誘電体層を介して分離されて配置されることができる。
上記セラミック本体を構成する複数の誘電体層１１１は焼結された状態で、隣接する誘電体層同士の境界は確認できないほどに一体化されていることができる。
上記誘電体層１１１は、セラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成によって形成されることができる。上記セラミック粉末としては、高い誘電率を有する物質であるチタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料等を用いることができるが、特に制限されない。
一方、本発明の第１の実施形態によれば、上記内部電極は上記複合体１３０の長さ方向の第１の側面に露出した第１の内部電極１２１と、長さ方向の第２の側面に露出した第２の内部電極１２２と、を含むことができるが、これに制限されるものではない。
上記第１及び第２の内部電極１２１、１２２は、導電性金属を含む導電性ペーストによって形成されることができる。
上記導電性金属は、特に制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であれば良い。
誘電体層１１１を形成するセラミックグリーンシート上に、スクリーン印刷法又はグラビア印刷法等の印刷法で導電性ペーストを用いて第１及び第２の内部電極１２１、１２２を印刷することができる。
内部電極が印刷されたセラミックグリーンシートを交互に積層し焼成して、セラミック本体を形成することができる。
上記キャパシタは、信号インターフェース（Ｓｉｇｎａｌ Ｉｎｔｅｒｆａｃｅ）、ＩＣ Ｂｌｏｃｋ又は通信ライン（Ｌｉｎｅ）における低周波のノイズ成分をフィルタリングする役割を行うことができる。
本発明の第１の実施形態によれば、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０は、上記キャパシタ１１０を構成するセラミック本体上に上記第１の電極と第２の電極１４１、１４２、放電部１４０及び保護層１５０を順次配置して形成されることができる。
通常、このようなＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）防止対策部品としては、ＭＬＣＣ（Ｍｕｌｔｉｌａｙｅｒ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ）又はＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）サプレッサー（Ｓｕｐｐｒｅｓｓｏｒ）等が単独で又は並列に連結されて用いられてきた。
本発明の第１の実施形態によれば、上記複合電子部品は、上記キャパシタ１１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０とが結合された部品である。
上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０は、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）サプレッサー（Ｓｕｐｐｒｅｓｓｏｒ）であるが、これに制限されるものではない。
本発明の一実施形態による上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０は、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）サプレッサー（Ｓｕｐｐｒｅｓｓｏｒ）であるため、下記のような理由でバリスタ（Ｖａｒｉｓｔｏｒ）とは構造及び作用が異なる。
本発明の第１の実施形態によれば、上記第１の電極と第２の電極１４１、１４２は、同一平面上で対向して配置されることができる。
一般のＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ Ｏｖｅｒｓｔｒｅｓｓ）保護素子としてのバリスタ（Ｖａｒｉｓｔｏｒ）は、酸化亜鉛（Ｚｉｎｃ Ｏｘｉｄｅ）を原料物質とし、パラジウム（Ｐｄ）又は銀（Ａｇ）電極が上記酸化亜鉛（Ｚｉｎｃ Ｏｘｉｄｅ）を介して積層方向に対向して積層されている形態である。
しかしながら、本発明の第１の実施形態によれば、上記第１の電極と第２の電極１４１、１４２は、同一平面上で対向する形で配置されることができる。
しかしながら、これに制限されず、上記第１の電極と第２の電極１４１、１４２は、一部が上記複合体１３０の厚さ方向に対向して配置されることもできる。
上記第１の電極と第２の電極１４１、１４２は、導電性金属を含む導電性ペーストによって形成されることができる。
上記導電性金属は、特に制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であれば良い。
本発明の第１の実施形態によれば、上記セラミック本体上にスクリーン印刷法又はグラビア印刷法等の印刷法で導電性ペーストを用いて上記第１の電極と第２の電極１４１、１４２を印刷することができる。
上記放電部１４０は、導電性高分子を含むことができるが、これに制限されるものではない。
上記導電性高分子は、コネクタからシステム又はＩＣに信号が伝達される信号インターフェース（Ｓｉｇｎａｌ Ｉｎｔｅｒｆａｃｅ）や電源端のＩＣ Ｂｌｏｃｋ又は通信ライン（Ｌｉｎｅ）から入力される信号電圧が定格電圧（回路電圧）レベルの場合は不導体の特性を有するが、ＥＳＤ等の過電圧が瞬間的に発生する場合は導体の特性を有する。
上記ＥＳＤ等の過電圧発生時、導体の特性を有する上記放電部１４０によって上記第１の電極１４１と第２の電極１４２が短絡されることができる。
これにより、上記ＥＳＤ等の過電圧が上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０を介して接地にバイパスされるため、上記信号インターフェース（Ｓｉｇｎａｌ Ｉｎｔｅｒｆａｃｅ）やＩＣ Ｂｌｏｃｋ又は通信ライン（Ｌｉｎｅ）を保護することができる。
上記導電性高分子は、特に制限されないが、例えば、シリコン（Ｓｉｌｉｃｏｎｅ）系樹脂であれば良い。
本発明の第１の実施形態によれば、上記放電部１４０がシリコン（Ｓｉｌｉｃｏｎｅ）系樹脂である導電性高分子を含むため、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０は、上記キャパシタ１１０の外部面に結合されなければならず、上記キャパシタ１１０の内部には配置されることができない。
その理由は、上記シリコン（Ｓｉｌｉｃｏｎｅ）系樹脂の沸点（Ｂｏｉｌｉｎｇ ｐｏｉｎｔ）が上記キャパシタの製作時に求められるセラミック本体の焼成温度より格段に低いことから、上記シリコン（Ｓｉｌｉｃｏｎｅ）系樹脂が上記キャパシタの内部に配置される場合は蒸発して除去される可能性があるためである。
また、本発明の第１の実施形態によれば、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０は上記第１の電極と第２の電極１４１、１４２とその間に配置された放電部１４０によってＥＳＤ等の過電圧をバイパスすることができるのに対し、バリスタ（Ｖａｒｉｓｔｏｒ）は定格電圧には絶縁体として作用するが過電圧発生時には可変抵抗体として作用して過電圧をバイパスする。
本発明の第１の実施形態によれば、上記保護層１５０は、エポキシ系樹脂を含むことができる。
上記保護層１５０は、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０において上記第１の電極と第２の電極１４１、１４２とその間に配置された放電部１４０を外部の環境から保護する作用をし、その材料に特に制限はない。
上記保護層１５０は、エポキシ系樹脂を含むことにより、上記第１の電極と第２の電極１４１、１４２とその間に配置された放電部１４０を外部の環境から保護することができる。
また、上記保護層１５０は、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０が上記キャパシタ１１０の外部面に結合するため、外部環境から上記素子を保護するための必須の構成であれば良い。
本発明の第１の実施形態による複合電子部品は、上記複合体１３０の長さ方向の第１の側面に配置され、上記キャパシタ１１０の第１の内部電極１２１及び上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０の第１の電極１４１と連結される入力端子１３１と、上記複合体１３０の長さ方向の第２の側面に形成され、上記キャパシタ１１０の第２の内部電極１２２及び上記第２の電極１４２と連結される接地端子１３２と、を含む。
上記入力端子１３１と上記接地端子１３２が上記キャパシタ１１０の内部電極１２１、１２２と連結されるため、上記複合電子部品は入力信号のノイズ成分をフィルタリングする役割を行うことができる。
また、上記入力端子１３１と上記接地端子１３２がＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０の上記第１の電極と第２の電極１４１、１４２と連結されるため、上記複合電子部品は定格電圧以上の過電圧をバイパスすることができる。
上記入力端子１３１と接地端子１３２は、導電性金属を含む導電性ペーストによって形成されることができる。
上記導電性金属は、特に制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、又はこれらの合金であれば良い。
上記導電性ペーストは絶縁性物質をさらに含み、例えば、上記絶縁性物質はガラスであれば良いが、特に制限されない。
上記入力端子１３１及び接地端子１３２を形成する方法としては、特に制限されず、上記複合体をディッピング（ｄｉｐｐｉｎｇ）して形成する方法を用いても良く、メッキ等の他の方法を用いても良い。
また、図示されてはいないが、上記入力端子１３１と接地端子１３２の外側には、メッキによるニッケル／スズ（Ｎｉ／Ｓｎ）メッキ層がさらに配置されることができる。
図３は本発明の第２の実施形態による複合電子部品を概略的に示す透明斜視図であり、図４は図３のＡ‐Ａ'線に沿う断面図である。
図３及び図４を参照すると、本発明の第２の実施形態による複合電子部品は、上記本発明の第１の実施形態による複合電子部品の特徴に加えて、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０が上記キャパシタ１１０のセラミック本体の下面に配置された形態を有する。
上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０は、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）サプレッサー（Ｓｕｐｐｒｅｓｓｏｒ）であるが、これに制限されるものではない。
これにより、上記キャパシタ１１０の逆圧電性によるキャパシタの振動が基板に伝達されることを減少させてアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を減少させることができる。
基板上に上記複合電子部品１００を実装するときにアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を減少させる構造に関する詳細な説明は後述する。
上記本発明の第２の実施形態による複合電子部品１００のうち上述した本発明の第１の実施形態による複合電子部品の特徴と同じ部分については、重複を避けるためにその詳細な説明を省略する。
図５は、図３に示されている複合電子部品の等価回路図である。
図５を参照すると、本発明の一実施形態による複合電子部品は、従来とは異なり、上記キャパシタ１１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０とが結合されていることから、キャパシタ１１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０との距離を最短に設計することができるため、ノイズ低減に効果がある。
また、上記キャパシタ１１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１２０とが結合されていることから、信号インターフェース（Ｓｉｇｎａｌ Ｉｎｔｅｒｆａｃｅ）やＩＣ Ｂｌｏｃｋ又は通信ライン（Ｌｉｎｅ）における実装面積を最小化することができるため、実装空間確保に優れるという効果がある。
また、実装時のコストを減少させることができるという効果もある。
図６は本発明の第３の実施形態による複合電子部品を概略的に示す透明斜視図であり、図７は図６のＡ‐Ａ'線に沿う断面図である。
図６及び図７を参照すると、本発明の第３の実施形態による複合電子部品２００は、複数の誘電体層２１１と上記誘電体層２１１を介して対向して配置される複数の第１及び第２の内部電極が積層されたセラミック本体からなるキャパシタ２１０と、基板２７０、上記基板２７０上に配置され互いに絶縁された第１の電極と第２の電極２４１、２４２、上記第１の電極と第２の電極２４１、２４２の間に配置された放電部２４０、及び上記第１の電極と第２の電極２４１、２４２と放電部２４０上に配置された保護層２５０を含むＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０とが結合された複合体２３０を含む。
また、本発明の第３の実施形態による複合電子部品２００は、上記セラミック本体の長さ方向の第１の側面に配置され、上記キャパシタ２１０の第１の内部電極と連結される第１の外部電極２３１ａと、上記セラミック本体の長さ方向の第２の側面に配置され、上記キャパシタ２１０の第２の内部電極と連結される第２の外部電極２３２ａと、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０の長さ方向の第１の側面に配置され、上記第１の電極２４１と連結される第３の外部電極２３１ｂと、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０の長さ方向の第２の側面に配置され、上記第２の電極２４２と連結される第４の外部電極２３２ｂと、を含む。
また、上記複合体２３０は、上記第１の外部電極２３１ａと第３の外部電極２３１ｂとが結合して構成される入力端子２３１と、上記第２の外部電極２３２ａと第４の外部電極２３２ｂとが結合して構成される接地端子２３２と、を含む。
上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０は、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）サプレッサー（Ｓｕｐｐｒｅｓｓｏｒ）であるが、これに制限されるものではない。
上記第１の外部電極２３１ａは、上記セラミック本体の長さ方向の第１の側面に形成されるが、上記セラミック本体の幅方向の第３の側面及び第４の側面、上面及び下面に伸びて形成されても良い。
上記第２の外部電極２３２ａは、上記セラミック本体の長さ方向の第２の側面に形成されるが、上記セラミック本体の幅方向の第３の側面及び第４の側面、上面及び下面に伸びて形成されても良い。
上記第３の外部電極２３１ｂは、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０の長さ方向の第１の側面に形成されるが、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０の幅方向の第３の側面及び第４の側面、上面及び下面に伸びて形成されても良い。
上記第４の外部電極２３２ｂは、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０の長さ方向の第２の側面に形成されるが、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０の幅方向の第３の側面及び第４の側面、上面及び下面に伸びて形成されても良い。
上記キャパシタ２１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０は、導電性接着剤２６０で結合される。
本発明の第３の実施形態による複合電子部品２００においては、個別に製作されたキャパシタ２１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０とを上下で結合する。この際、導電性接着剤２６０を両部品の結合面に塗布して結合する。
上記導電性接着剤２６０は、特に制限されず、例えば、銀（Ａｇ）を含む高分子ペーストであれば良い。
本発明の第３の実施形態によれば、個別に製作されたキャパシタ２１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０とを上下で結合するとき、上記第１の電極と第２の電極２４１、２４２と放電部２４０は上記キャパシタ２１０から最大限離隔して配置されることができる。
即ち、上記キャパシタ２１０と結合した上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０は、上記キャパシタ２１０上に上記保護層２５０が配置され、その上部に上記第１の電極と第２の電極２４１、２４２と放電部２４０が配置されることができる。
これにより、上記複合電子部品が基板に実装された状態でＥＳＤ等の過電圧が発生したとき、上記第１の電極と第２の電極２４１、２４２と放電部２４０を介して上記ＥＳＤ等の過電圧をバイパスさせると共に上記キャパシタ２１０を上記過電圧から保護することができる効果がさらに大きくなることができる。
しかしながら、これに限定されず、例えば、上記第１の電極と第２の電極２４１、２４２と放電部２４０は上記キャパシタ２１０に隣接した形で配置されることもできる。
本発明の第３の実施形態による複合電子部品２００は、従来の一体型構造とは異なり、キャパシタ２１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０とが個別に製作されて結合されるため、製造工程が単純であり、材料の選定に制約がないという長所がある。
特に、上記キャパシタ２１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０とが導電性接着剤２６０で結合されるため、ＥＳＤ等の過電圧が瞬間的に発生したとき、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０を介して上記ＥＳＤ等の過電圧をバイパスすると共に上記キャパシタ２１０に及ぼす影響を最小化して上記キャパシタ２１０を保護することができる。
即ち、上記個別のキャパシタ２１０とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０とが上記導電性接着剤２６０を介して所定距離離隔した形であるため、ＥＳＤ等の過電圧から上記キャパシタ２１０を保護することができる。
また、上記入力端子２３１と接地端子２３２の外側には、メッキによるメッキ層２３３が配置されることができる。上記メッキ層２３３は、特に制限されないが、例えば、ニッケル／スズ（Ｎｉ／Ｓｎ）メッキ層であれば良い。
上記メッキ層２３３は、上記第１の外部電極２３１ａと第３の外部電極２３１ｂとが結合して構成される入力端子２３１、及び上記第２の外部電極２３２ａと第４の外部電極２３２ｂとが結合して構成される接地端子２３２を保護すると共に、各部品の外部電極が結合して入力及び接地端子の機能を行うように補完することができる。
上記基板２７０は、上部に上記第１の電極と第２の電極２４１、２４２を形成することができるものであれば特に制限されず、例えば、アルミナ（Ａｌｕｍｉｎａ）基板であれば良い。
上記本発明の第３の実施形態による複合電子部品２００において上述した本発明の第１の実施形態による複合電子部品の特徴と同じ部分については、重複を避けるためにその詳細な説明を省略する。
図８は本発明の第４の実施形態による複合電子部品を概略的に示す透明斜視図であり、図９は図８のＡ‐Ａ'線に沿う断面図である。
図８及び図９を参照すると、本発明の第４の実施形態による複合電子部品２００は、上記本発明の第３の実施形態による複合電子部品の特徴に加えて、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０が上記キャパシタ２１０のセラミック本体の下面に配置された形態を有する。
上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０は、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）サプレッサー（Ｓｕｐｐｒｅｓｓｏｒ）であるが、これに制限されるものではない。
本発明の第４の実施形態によれば、個別に製作されたＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０を上記キャパシタ２１０のセラミック本体の下面に結合する場合、上記第１の電極と第２の電極２４１、２４２と放電部２４０は、上記キャパシタ２１０から最大限離隔して配置されることができる。
即ち、上記キャパシタ２１０と結合した上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０は、上記キャパシタ２１０に隣接して上記保護層２５０が配置され、その上部に上記第１の電極と第２の電極２４１、２４２と放電部２４０が配置される構造を有することができる。
これにより、上記複合電子部品が基板に実装された状態でＥＳＤ等の過電圧が発生したとき、上記第１の電極と第２の電極２４１、２４２と放電部２４０を介して上記ＥＳＤ等の過電圧をバイパスさせると共に上記キャパシタ２１０を上記過電圧から保護することができる効果がさらに大きくなることができる。
しかしながら、これに限定されず、例えば、上記第１の電極と第２の電極２４１、２４２と放電部２４０が上記キャパシタ２１０に隣接した形で配置されることもできる。
上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０が上記キャパシタ２１０のセラミック本体の下面に配置されることにより、上記キャパシタ２１０の逆圧電性によるキャパシタの振動が基板に伝達されることを減少させてアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を減少させることができる。
基板上に上記複合電子部品２００を実装するときにアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を減少させる構造に関する詳細な説明は後述する。
一方、本発明の他の実施形態による複合電子部品は、ノイズフィルター部と上記ノイズフィルター部の下部に配置されたＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子とが結合された複合体と、上記複合体と接続される入力端子及び接地端子と、を含み、上記ノイズフィルターは上記入力端子に入力される入力信号のノイズ成分をフィルタリングし、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子は上記入力端子に入力される定格電圧以上の過電圧をバイパスする。
以下、図面を参照して上記本発明の他の実施形態による複合電子部品についてより詳細に説明する。
図１０は、コネクタからシステム又はＩＣに信号が伝達される信号インターフェース（Ｓｉｇｎａｌ Ｉｎｔｅｒｆａｃｅ）を示す図である。
図１０を参照すると、上記コネクタからシステム又はＩＣに信号が伝達される信号インターフェース（Ｓｉｇｎａｌ Ｉｎｔｅｒｆａｃｅ）は、出力端Ｖｄｄ、信号部（Ｓｉｇｎａｌｓ）等のコネクタ３００、信号安定化部４００、システム又はＩＣ５００を含むことができる。
上記コネクタ３００は、上記信号安定化部４００に信号を供給することができる。上記信号は、定格電圧及び電流を有してシステム又はＩＣ５００に伝達される。
上記コネクタ３００は、出力端Ｖｄｄ、信号入出力端子（Ｓｉｇｎａｌ＋、Ｓｉｇｎａｌ−）又は接地端子（Ｇｒｏｕｎｄ ｔｅｒｍｉｎａｌ）であれば良いが、これに制限されるものではない。
上記信号安定化部４００は、上記コネクタ３００から入力された信号中のノイズ成分をフィルタリングするノイズフィルター部と、定格電圧以上の過電圧をバイパスするＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子と、で構成されることができる。
具体的には、上記信号安定化部４００は、入力された信号中のノイズ成分をフィルタリングし、定格電圧以上の過電圧の一部をバイパスするキャパシタＣ１、Ｃ２、Ｃ３と、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子Ｅ１、Ｅ２、Ｅ３と、を含むことができる。
図１０を参照すると、入力された信号中のノイズ成分をフィルタリングし定格電圧以上の過電圧の一部をバイパスするキャパシタＣ１、Ｃ２、Ｃ３とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子Ｅ１、Ｅ２、Ｅ３をそれぞれ３個ずつ示しているが、これに制限されず、必要に応じて、その個数を調節しても良い。
また、上記キャパシタＣ１、Ｃ２、Ｃ３は、ノイズ成分をフィルタリングし、定格電圧以上の過電圧の一部をバイパスする作用をする部品で、１００ｐＦ〜１ｎＦの容量を有する低容量キャパシタであることが好ましい。
上記キャパシタＣ１、Ｃ２、Ｃ３は、定格電圧以上の過電圧の一部をバイパスし、他の殆どの過電圧を上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子Ｅ１、Ｅ２、Ｅ３を介してバイパスすることができる。
上記コネクタ３００から入力された信号は、上記信号安定化部４００を経てノイズ成分がフィルタリングされ瞬間的に発生する可能性のある過電圧等がバイパスされ、システム又はＩＣ５００に伝達される。
図１１は、コネクタとシステム又はＩＣの間の素子の配置パターンを示す図である。
図１１を参照すると、出力端Ｖｄｄ、信号部（Ｓｉｇｎａｌｓ）等のコネクタ３００、信号安定化部、システム又はＩＣ５００の配置パターンが確認できる。
一般に、出力端Ｖｄｄ、信号部（Ｓｉｇｎａｌｓ）等のコネクタ３００とシステム又はＩＣ５００の間には、数個〜数十個のキャパシタ又はＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子を備えることができる。
図１１を参照すると、出力端Ｖｄｄ、信号部（Ｓｉｇｎａｌｓ）等のコネクタ３００は、所定の端子Ｎ１、Ｎ２を備えることができる。上記出力端Ｖｄｄ、信号部（Ｓｉｇｎａｌｓ）等のコネクタ３００は、第１の端子Ｎ１及び第２の端子Ｎ２を介して電源又は信号を供給することができる。
ここで、キャパシタＣ１は、第１の端子Ｎ１及び第２の端子Ｎ２を介して電源又は信号の供給を受け、これを安定化させてシステム又はＩＣ５００に伝達することができる。
また、キャパシタＣ１及び静電気保護素子Ｅ１は、第３の端子Ｎ３を介してＥＳＤ等の過電圧を接地にバイパスすることができる。
信号インターフェース（Ｓｉｇｎａｌ Ｉｎｔｅｒｆａｃｅ）やＩＣ Ｂｌｏｃｋ又は通信ライン（Ｌｉｎｅ）のパターン設計時に重要に考慮すべき点は、キャパシタとＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子及びＩＣ等を最大限近くに配置しなければならないことである。
これは、上記のような要件を満たして初めて部品配置面積を減少させノイズ発生を抑制させることができるためである。
キャパシタとＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子が最適な状態で配置されない場合は、各素子間の間隔及び電源線が長くなり、これにより、ノイズが発生する可能性がある。上記ノイズは、電源供給システム又はＩＣに悪影響を及ぼす可能性がある。
図１２は、本発明の一実施例による複合電子部品の回路図である。
図１２を参照すると、上記複合電子部品４００は、入力端子部Ａ（入力端子）と、信号安定化部と、接地端子部Ｂ（接地端子）と、を含むことができる。
上記信号安定化部は、キャパシタＣ１と、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子Ｅ１と、を含むことができる。
上記複合電子部品４００は、前述した信号安定化部の機能を行うことができる素子である。
上記入力端子部Ａは、上記出力端Ｖｄｄ等のコネクタ３００から信号の供給を受けることができる。
上記信号安定化部は、上記入力端子部Ａから供給された信号のノイズを除去し、過電圧等をバイパスさせることができる。
上記接地端子部Ｂは、上記信号安定化部をグランドと連結することができる。
このように、上記複合電子部品４００は、出力端Ｖｄｄ、信号部（Ｓｉｇｎａｌｓ）等のコネクタ３００とシステム又はＩＣ５００の間に備えられるキャパシタとＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子とを一つの部品に具現したものである。したがって、上記複合電子部品４００によって素子の集積度が向上する。
図１３は、本発明の一実施例による複合電子部品をコネクタとシステム又はＩＣの間に適用した素子の配置パターンを示す図である。
図１３を参照すると、図１１に示されているキャパシタＣ１、Ｃ２とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子Ｅ１、Ｅ２が本発明の一実施例による複合電子部品に代替されたことが確認できる。
前述したように、上記複合電子部品は、ノイズフィルタリング及びＥＳＤ等の過電圧をバイパスする等、信号安定化部の機能を行うことができる。
また、キャパシタＣ１、Ｃ２とＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子Ｅ１、Ｅ２を本発明の一実施例による複合電子部品に代替することにより、配線の長さを最小化することができる。また、配置される素子の個数が減少することにより、最適な素子の配置が可能となる。
なお、電子機器メーカーは、消費者のニーズを満たすために、電子機器に備えられるＰＣＢのサイズを減らす努力をしている。よって、ＰＣＢに実装されるＩＣの集積度を高くすることが求められている。これについては、本発明の一実施例による複合電子部品のように複数の素子を一つの複合部品に構成することにより、上記のようなニーズを満たすことができる。
また、本発明の一実施例によれば、二つの部品（キャパシタとＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子）を一つの複合電子部品に具現することにより、ＰＣＢの実装面積を減少させることができる。本実施例によれば、既存の配置パターンに対して約５０％以上の実装面積減少効果を奏する。
また、本発明の一実施形態による複合電子部品は、高速データ線、ＵＳＢ ３．０以上及びＨＤＭＩ（登録商標）等に用いられることができ、自動車及びＴＶ等の多様な機能をする電子ボード（Ｂｏａｒｄ）を構成する製品におけるボード間連結ケーブルや外部ポート（Ｐｏｒｔ）にも用いられることができる。
上記のようなアプリケーション（Ａｐｐｌｉｃａｔｉｏｎ）は、データ伝送速度が高速であり、反応速度が非常に高く、周波数も高周波帯域にある。したがって、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子も、上記のようなアプリケーション（Ａｐｐｌｉｃａｔｉｏｎ）に適した部品でなければならない。
即ち、本発明の一実施形態による複合電子部品において、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子は、データ伝送速度が高速で反応速度が非常に高くて周波数も高周波帯域にある上記高速データ線、ＵＳＢ ３．０以上、ＨＤＭＩ（登録商標）及び外部ポートに使用可能なＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）サプレッサー（Ｓｕｐｐｒｅｓｓｏｒ）であれば良い。
〈複合電子部品の製造方法〉
本発明の他の実施形態による複合電子部品の製造方法は、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極が積層されたセラミック本体からなるキャパシタを製造する段階と、上記セラミック本体上に互いに絶縁されるように第１の電極と第２の電極を形成する段階と、上記第１の電極と第２の電極の間に導電性高分子を含むペーストを塗布して放電部を製造する段階と、上記第１の電極と第２の電極と放電部上に絶縁樹脂を塗布してＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子を製造する段階と、上記セラミック本体からなるキャパシタと上記セラミック本体上に形成されたＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子とが結合された複合体の長さ方向の両側面に入力端子及び接地端子を形成する段階と、を含む。
以下、本発明の他の実施形態による複合電子部品の製造方法について説明するが、これに制限されない。
上記複合電子部品の製造方法では、まず、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極が積層されたセラミック本体からなるキャパシタを製造する。
上記セラミック本体からなるキャパシタを製造する方法としては、特に制限されず、一般のキャパシタ製造方法と同じ方法を用いることができる。
即ち、平均粒径が０．５μｍ以下のチタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布し乾燥して製造された複数のセラミックグリーンシートを設ける。
次に、平均粒子サイズが０．５μｍ以下のニッケル粉末を含む内部電極用導電性ペーストを製造する。
上記内部電極用導電性ペーストは、ニッケル粉末とは別個にチタン酸バリウム（ＢａＴｉＯ３）粉末をさらに添加して製作されることができる。
上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、１００〜３００層積層して積層体を製作する。
次に、上記積層体を圧着し切断して所望のサイズのチップにしてセラミック本体を製造する。
次に、上記セラミック本体上に互いに絶縁されるように第１の電極と第２の電極を形成する。
上記第１の電極と第２の電極を形成する段階は、特に制限されず、例えば、銅（Ｃｕ）等の金属を含むペーストを用いて印刷法で行われることができる。
上記第１の電極と第２の電極の形状は、特に制限されず、上記セラミック本体内の内部電極の形状と同じであれば良い。
上記第１の電極と第２の電極は、同一平面上に形成され、上記第１の電極がＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子の長さ方向の第１の側面に露出し、上記第２の電極が長さ方向の第２の側面に露出し、内部では互いに離隔して形成されることにより互いに絶縁される。
次に、上記第１の電極と第２の電極の間に導電性高分子を含むペーストを塗布して放電部を製造する。
上記第１の電極と第２の電極の間に導電性高分子を含むペーストを塗布する段階は、特に制限されず、例えば、印刷法で行われることができる。
次に、上記第１の電極と第２の電極と放電部上に絶縁樹脂を塗布してＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子を製造する。
上記絶縁樹脂は、上記第１の電極と第２の電極と放電部を外部から保護する材質であれば特に制限されず、例えば、エポキシ系樹脂であれば良い。
次に、上記セラミック本体からなるキャパシタと上記セラミック本体上に形成されたＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子とが結合された複合体の長さ方向の両側面に入力端子及び接地端子を形成する。
上記入力端子は上記複合体の長さ方向の第１の側面に形成され、上記接地端子は上記複合体の長さ方向の第２の側面に形成されることができる。
上記入力端子及び接地端子を形成する段階は、銅（Ｃｕ）等の金属を含む導電性ペーストとガラス等の絶縁物質を含む導電性ペーストを上記複合体の長さ方向の両側面に塗布して行われることができる。
上記入力端子及び接地端子を形成する段階は、ディッピング（Ｄｉｐｐｉｎｇ）又は印刷法で行われることができるが、これに制限されない。
次に、上記入力端子及び接地端子の上部にメッキ等の方法によりメッキ層を形成することにより複合電子部品を製作する。
上記メッキ層は、特に制限されず、例えば、ニッケル／スズ（Ｎｉ／Ｓｎ）メッキ層であれば良い。
〈複合電子部品の実装基板〉
図１４は、図８の複合電子部品が印刷回路基板に実装された態様を示す斜視図である。
図１４を参照すると、本実施形態による複合電子部品２００の実装基板６００は、複合電子部品２００が実装される印刷回路基板６１０と、印刷回路基板６１０の上面に形成された二つの電極パッド６２１、６２２と、を含む。
上記電極パッド６２１、６２２は、上記複合電子部品の入力端子２３１及び接地端子２３２とそれぞれ連結される第１の電極パッド６２１及び第２の電極パッド６２２からなることができる。
この際、複合電子部品２００の上記入力端子２３１及び接地端子２３２は、それぞれ第１の電極パッド６２１及び第２の電極パッド６２２上に接触して位置した状態でハンダ６３０によって印刷回路基板６１０と電気的に連結されることができる。
上記のように複合電子部品２００が印刷回路基板６１０に実装された状態で電圧を印加すると、アコースティックノイズが発生する可能性がある。
この際、第１の電極パッド６２１及び第２の電極パッド６２２のサイズは、複合電子部品２００の上記入力端子２３１及び接地端子２３２と第１の電極パッド６２１及び第２の電極パッド６２２とを連結するハンダ６３０の量を決める目安となる。したがって、このようなハンダ６３０の量によってアコースティックノイズのサイズを調節することができる。
一方、複合電子部品２００が印刷回路基板６１０に実装された状態で複合電子部品２００の長さ方向の両側面に形成された上記入力端子２３１及び接地端子２３２に極性の異なる電圧が印加されると、誘電体層２１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体は厚さ方向に膨張及び収縮し、入力端子１３１及び接地端子１３２の両側面部はポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体の厚さ方向の膨張及び収縮とは逆に収縮及び膨張する。
ここで、本発明の一実施形態による複合電子部品は、キャパシタのセラミック本体の下面にＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子を配置することにより、上記複合電子部品を基板に実装するときにキャパシタの逆圧電性によるキャパシタの振動が基板に伝達されることを減少させてアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を減少させることができる。
また、本発明の一実施形態による複合電子部品は、キャパシタのセラミック本体の下面にＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子を配置することにより、上記複合電子部品にクラック等が発生しても、上記キャパシタが上記基板から遠くに配置されて上記キャパシタを保護することができる。
また、本発明の一実施形態による複合電子部品は、キャパシタのセラミック本体の下面にＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子を配置することにより、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子と上記基板の間の距離が近くなるため、寄生パターン抵抗や寄生インダクタンスが減少し、副効果（Ｓｉｄｅ Ｅｆｆｅｃｔ）を減らすことができる。
即ち、寄生パターン抵抗や寄生インダクタンスが減少することにより周波数特性が良くなり、信号歪みがないことからノイズ成分をフィルタリングし、定格電圧以上の過電圧の一部をバイパスする複合電子部品の特性が改善されることができる。
〈複合電子部品の包装体〉
図１５は図８の複合電子部品が包装体に実装される態様を示す概略斜視図であり、図１６は図１５の包装体がリール状に巻き取られている態様を示す概略断面図である。
図１５を参照すると、本実施例の複合電子部品の包装体７００は、複合電子部品２００が収納される収納部７２４が形成される包装シート７２０を含むことができる。
上記包装シート７２０の収納部７２４は、複合電子部品２００に対応する形状を有し、上記収納部７２４の底面７２５に対して内部電極が水平に配置されることができる。
特に、上記収納部７２４内に収納される上記複合電子部品２００のそれぞれは、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０が上記収納部７２４の底面に向かうように配置されることができる。
上記複合電子部品２００は、電子部品整列装置により内部電極が水平に整列された状態を維持し、移送装置により包装シート７２０に移動する。
したがって、上記収納部７２４内に収納される上記複合電子部品２００のそれぞれは、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０が上記収納部７２４の底面に向かうように配置されることができる。
このような方法により、包装シート７２０内の多数の複合電子部品２００が上記包装シート７２０内で同一の方向性を有するように配置されることができる。
上記複合電子部品の包装体７００は、上記収納部７２４の底面に対して上記内部電極が水平に配置され、上記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子２２０が上記収納部７２４の底面に向かうように配置された複合電子部品２００が収納された上記包装シート７２０を覆う包装膜７４０をさらに含むことができる。
図１６はリール状に巻き取られた複合電子部品の包装体７００を示すもので、上記包装体７００は連続的に巻き取られて形成されることができる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００、２００、４００ 複合電子部品
１１０、２１０ キャパシタ
１２０、２２０ ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子
１３０、２３０ 複合体
１１１、２１１ 誘電体層
１２１、１２２ 第１及び第２の内部電極
１３１、２３１ 入力端子
１３２、２３２ 接地端子
２３１ａ、２３２ａ 第１及び第２の外部電極
２３１ｂ、２３２ｂ 第３及び第４の外部電極
２３３ メッキ層
１４０、２４０ 放電部
１４１、１４２、２４１、２４２ 第１の電極と第２の電極
１５０、２５０ 保護層
２６０ 導電性接着剤
２７０ 基板
６００ 実装基板
６１０ 印刷回路基板
６２１ 第１の電極パッド
６２２ 第２の電極パッド
６３０ ハンダ
３００ 出力端Ｖｄｄ等のコネクタ
５００ システム又はＩＣ

Claims (20)

  1. 複数の誘電体層と前記複数の誘電体層を介して対向して配置される内部電極が積層されたセラミック本体からなるキャパシタと、前記セラミック本体上に配置された第１の電極と第２の電極、前記第１の電極と前記第２の電極の間に配置された放電部、及び前記第１の電極と前記第２の電極と前記放電部上に配置された保護層を含むＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子とが結合された複合体と、
    前記複合体の長さ方向の第１の側面に配置され、前記キャパシタの内部電極及び前記第１の電極と連結される入力端子と、
    前記複合体の長さ方向の第２の側面に形成され、前記キャパシタの内部電極及び前記第２の電極と連結される接地端子と、
    を含む、複合電子部品。
  2. 前記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子は前記セラミック本体の下面に配置される、請求項１に記載の複合電子部品。
  3. 複数の誘電体層と前記複数の誘電体層を介して対向して配置される複数の第１及び第２の内部電極が積層されたセラミック本体からなるキャパシタと、基板、前記基板上に配置され互いに絶縁された第１の電極と第２の電極、前記第１の電極と前記第２の電極の間に配置された放電部、及び前記第１の電極と前記第２の電極と前記放電部上に配置された保護層を含むＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子とが結合された複合体と、
    前記セラミック本体の長さ方向の第１の側面に配置され、前記キャパシタの第１の内部電極と連結される第１の外部電極、及び前記セラミック本体の長さ方向の第２の側面に配置され、前記キャパシタの第２の内部電極と連結される第２の外部電極と、
    前記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子の長さ方向の前記第１の側面に配置され、前記第１の電極と連結される第３の外部電極、及び前記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子の長さ方向の前記第２の側面に配置され、前記第２の電極と連結される第４の外部電極と、
    を含み、
    前記複合体は前記第１の外部電極と前記第３の外部電極とが結合して構成される入力端子及び前記第２の外部電極と前記第４の外部電極とが結合して構成される接地端子を含み、前記キャパシタと前記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子は導電性接着剤で結合され、前記入力端子と前記接地端子の外側にはメッキ層が配置される、複合電子部品。
  4. 前記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子は前記キャパシタの下面に配置される、請求項３に記載の複合電子部品。
  5. ノイズフィルター部と前記ノイズフィルター部の下部に配置されたＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子とが結合された複合体と、
    前記複合体と接続される入力端子及び接地端子と、
    を含み、
    前記ノイズフィルターは前記入力端子に入力される入力信号のノイズ成分をフィルタリングし、前記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子は前記入力端子に入力される定格電圧以上の過電圧をバイパスする、複合電子部品。
  6. 前記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子は、第１の電極と第２の電極と、前記第１の電極と前記第２の電極の間に配置された放電部と、前記第１の電極と前記第２の電極と前記放電部上に配置された保護層と、を含む、請求項５に記載の複合電子部品。
  7. 前記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子は前記入力端子に入力される定格電圧以上の過電圧を前記放電部の導体化によってバイパスする、請求項６に記載の複合電子部品。
  8. 前記第１の電極と前記第２の電極は同一平面上で対向する、請求項１から４および請求項６から７のいずれか一項に記載の複合電子部品。
  9. 前記放電部は導電性高分子を含む、請求項１から４および請求項６から８のいずれか一項に記載の複合電子部品。
  10. 前記保護層はエポキシ系樹脂を含む、請求項１から４および請求項６から９のいずれか一項に記載の複合電子部品。
  11. 前記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子はＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈｒｇｅ）サプレッサー（Ｓｕｐｐｒｅｓｓｏｒ）である、請求項５に記載の複合電子部品。
  12. 複数の誘電体層と前記複数の誘電体層を介して対向して配置される内部電極が積層されたセラミック本体からなるキャパシタを製造する段階と、
    前記セラミック本体上に互いに絶縁されるように第１の電極と第２の電極を形成する段階と、
    前記第１の電極と前記第２の電極の間に導電性高分子を含むペーストを塗布して放電部を製造する段階と、
    前記第１の電極と前記第２の電極と前記放電部上に絶縁樹脂を塗布してＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子を製造する段階と、
    前記セラミック本体からなる前記キャパシタと前記セラミック本体上に形成された前記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子とが結合された複合体の長さ方向の両側面に入力端子及び接地端子を形成する段階と、
    を含む、複合電子部品の製造方法。
  13. 前記第１の電極と前記第２の電極を形成する段階は印刷法で行われる、請求項１２に記載の複合電子部品の製造方法。
  14. 前記第１の電極と前記第２の電極の間に導電性高分子を含むペーストを塗布する段階は印刷法で行われる、請求項１２または１３に記載の複合電子部品の製造方法。
  15. 前記絶縁樹脂はエポキシ系樹脂である、請求項１２から１４のいずれか一項に記載の複合電子部品の製造方法。
  16. 上部に複数の電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設置された請求項１から１１のいずれか一項に記載の複合電子部品と、
    前記複数の電極パッドと前記複合電子部品とを連結するハンダと、
    を含む、複合電子部品の実装基板。
  17. 請求項１から１１のいずれか一項に記載の複合電子部品と、
    前記複合電子部品が収納される収納部が形成される包装シートと、
    を含み、
    前記収納部の底面に対して前記内部電極が水平に配置されて整列される、複合電子部品の包装体。
  18. 前記収納部内に収納される前記複合電子部品のそれぞれは前記ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子が前記収納部の底面に向かうように配置される、請求項１７に記載の複合電子部品の包装体。
  19. 前記包装シートに結合され前記複合電子部品を覆う包装膜をさらに含む、請求項１７または１８に記載の複合電子部品の包装体。
  20. 前記複合電子部品が収納された前記包装シートはリール状に巻き取られて形成される、請求項１７から１９のいずれか一項に記載の複合電子部品の包装体。
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