KR102016501B1 - 적층형 커패시터 - Google Patents

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KR102016501B1
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김호윤
변만수
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삼성전기주식회사
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Abstract

본 발명은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제2 면에 배치되며, 상기 제1 및 제2 외부 전극을 서로 연결하는 ESD 흡수층; 및 상기 커패시터 바디의 제2 면에 상기 ESD 흡수층을 커버하도록 배치되며, 표면이 평탄하게 이루어지는 보호층; 을 포함하는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{Multilayered Capacitor}
본 발명은 적층형 커패시터에 관한 것이다.
최근 휴대용 전자기기에서 전도성을 가지는 금속소재의 케이스를 이용하는 경향이 높아지고 있다.
*이에 전자기기의 내부 및 외부에서 전기적 충격을 차단할 필요성이 높아지고 있다.
특히, 심미성과 강도를 향상시키는 등의 목적으로 인해, 최근 휴대용 전자기기의 전면을 금속프레임으로 제조하는 경우가 증가하고 있다.
이에 외부의 정전기(ESD; Electrostatic discharge)로부터 내부의 전자부품을 보호하거나 또는 내부전원에 의한 사용자의 감전을 방지할 수 있는 수단의 필요성이 더욱 높아지고 있다.
이러한 필요성에 의해, 감전보호 기능을 갖는 커패시터가 일부 개시되어 있다.
그러나, 종래의 감전보호 기능을 갖는 커패시터는 기존의 커패시터 바디의 표면에 ESD 서프레서(suppressor)의 양단 전극과 ESD 흡수체 및 보호체를 페이스트 인쇄를 통해 구현한 것으로서, 페이스트의 인쇄성과 표면장력 및 레벨링성에 의해 보호체의 표면이 평탄하지 못하게 되는 문제가 발생하여 외관불량 및 SMT(표면실장) 불량률이 증가된다.
대한민국 공개특허공보 제2015-0135909호 일본 공개특허공보 제2000-114005호
본 발명의 목적은, ESD 흡수층 및 보호층을 포함하여 정전기에 대한 내구성이 뛰어나며 보호체의 표면을 평탄하게 형성할 수 있는 적층형 커패시터를 제공하는데 있다.
본 발명의 일 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제2 면에 배치되며, 상기 제1 및 제2 외부 전극을 서로 연결하는 ESD 흡수층; 및 상기 커패시터 바디의 제2 면에 상기 ESD 흡수층을 커버하도록 배치되며, 표면이 평탄하게 이루어지는 보호층; 을 포함하는 적층형 커패시터를 제공한다.
본 실시 예에 따른 적층형 커패시터는, 보호층 형성시 페이스트의 표면장력 영향과 내부 인쇄 형상에 의한 표면 형상의 불균형을 개선할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이다.
도 2는 도 1에서 보호층을 제외하고 나타낸 사시도이다.
도 3은 도 1의 I-I`선 단면도이다.
도 4는 에폭시의 인쇄면적에 따른 평탄부의 영역 차이를 설명하기 위한 모식도이다.
도 5 및 도 6은 도 1의 적층형 커패시터에서 보호층을 제조하는 공정을 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이고, 도 2는 도 1에서 보호층을 제외하고 나타낸 사시도이고, 도 3은 도 1의 I-I`선 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132), ESD 흡수층(140) 및 보호층(150)을 포함한다.
커패시터 바디(110)는 유전체층(111)과 유전체층(111)을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함하며, 형상에 특별히 제한은 없지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.
이때, 커패시터 바디(110)는, 서로 대향하는 두께 방향(Z)의 제1 면(1) 및 제2 면(2)과, 제1 면(1) 및 제2 면(2)과 연결되고 서로 대향하는 길이 방향(X)의 제3 면(3) 및 제4 면(4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 서로 대향하는 폭 방향(Y)의 제5 면(5) 및 제6 면(6)을 포함할 수 있다.
*이하, 본 실시 형태에서, 적층 세라믹 커패시터(100)의 실장 면은 커패시터 바디(110)의 제1 면(1)으로 정의하여 함께 설명하기로 한다.
유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 유전체층(111)의 두께 및 적층 수는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
*또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말 또는 티탄산 마그네슘 등을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.
커버 영역은 바디(110)의 T방향 마진으로서 T방향의 양쪽 최외곽에 커버(112, 113)를 각각 배치하여 구성된다.
커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
또한, 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 커패시터 바디(110)의 폭 방향의 양쪽 최외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행한다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가받는 전극으로서, 바디(110) 내부에 배치되며, 유전체층(111)을 사이에 두고 T방향으로 번갈아 배치된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치된다.
제1 및 제2 외부 전극(131, 132)은 바디(110)의 제3, 4 면(S3, S4)에 형성되는 제1 및 제2 접속부(131a, 132a)와, 접속부(131a, 132a)에서 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장되는 제1 및 제2 밴드부(131b, 132b)를 포함할 수 있다.
이때, 제1 및 제2 밴드부(131b, 132b)는 커패시터 바디(110)의 제5 및 제6면(5, 6)의 일부까지 더 연장될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 필요시 도금층을 더 포함할 수 있다.
상기 도금층은 니켈(Ni) 도금층과 상기 니켈(Ni) 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
ESD 흡수층(140)은 커패시터 바디(110)의 제2 면(2)에 배치되며, 제1 및 제2 외부 전극(131, 132)을 서로 연결한다.
보다 구체적으로 ESD 흡수층(140)은 커패시터 바디(110)의 제2 면(2)에 형성된 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b) 사이에 배치된다.
ESD 흡수층(140)은 Ag(은), Cu(구리), Ni(니켈), Pd(팔라듐) 및 Al(알루미늄) 중 적어도 하나의 금속 입자를 포함하는 ESD용 페이스트를 이용하여 형성될 수 있다.
이러한 ESD 흡수층(140)은 한계 전압 이하에서는 절연성을 가지지만, 한계 전압보다 높은 전압이 인가되는 경우에는 ESD 흡수층(140)에 포함되는 금속 입자를 따라 전류가 흐르면서 정전기 또는 과전압을 견디게 된다. 이때, 한계 전압은 ESD 흡수층(140)에 포함되는 금속 입자의 함량을 통해 조절할 수 있다.
보호층(150)은 커패시터 바디(110)의 제2 면(2)에 배치되고, ESD 흡수층(140)이 외부로 노출되지 않게 커버하는 역할을 한다.
보호층(240)은 예컨대 에폭시(epoxy) 수지를 이용하여 형성될 수 있다.
본 실시 예에서, 이러한 보호층은 가이드 시트 인쇄 공법으로 제조될 수 있으며, 이에 표면이 평탄하게 이루어질 수 있다.
이러한 평탄화에 대해서는 아래에서 보다 상세히 설명하기로 한다.
종래의 감전보호 기능을 갖는 적층형 커패시터는, 외부전극의 소성까지 완료된 커패시터 바디 위에 제1 및 제2 외부 전극을 연결하는 얇은 1자 구리 페이스트 전극을 인쇄하고, 이후 커패시터 바디의 중심부에 수십 um 수준의 두께로 ESD 흡수체 페이스트를 인쇄하여 ESD 흡수층을 형성한다.
이후, 이 위에 최종적으로 인쇄물을 보호해주는 에폭시를 인쇄하고 경화하여 보호층이 형성된 적층형 커패시터를 제조한다.
이때, 보호층의 두께가 얇을 경우 구리 페이스트 전극과 ESD 흡수층의 형상으로 인해 보호층이 불규칙한 표면을 갖게 된다.
반대로, 구리 페이스트 전극과 ESD 흡수층의 형상이 드러나지 않도록 보호층을 두껍게 인쇄하면 에폭시의 표면장력에 의해 중앙부가 볼록한 둥근 형상의 표면을 갖는 보호층이 형성된다.
이와 같이 보호층의 표면 평탄도가 좋지 못하면, 칩부품 실장시 SMT 픽업(pick-up) 불량율이 높아지고, 실장 틀어짐 불량율도 높아진다.
특히, 커패시터 바디의 일면에 에폭시를 인쇄했을 때 보호층의 표면이 둥글게 되는 이유는 유체인 에폭시의 표면이 스스로 수축하여 유체의 표면적을 최소화하려는 힘의 성질인 표면장력 때문이다.
따라서 에폭시의 물성을 변화시켜 표면장력을 줄이면 보호층의 평탄화가 가능하다.
표면장력을 줄이기 위해서는 에폭시의 농도를 조절해야 하는데, 에폭시 도포를 위해 인쇄공법을 사용하는 특성상 점도를 높이는 데는 한계가 있다.
이에, 본 실시 예에서는, 에폭시의 표면장력을 줄이는 대신 인쇄 두께 대비 인쇄 면적을 늘려서 중앙부의 평탄한 부분만 사용하는 방법을 사용한다.
도 4 및 아래 수학식 1(Young’s equation)에 따르면, 동일한 표면장력을 갖는 유체는 동일 환경에서 도포가 이루어지는 물체(310)의 표면과 유체(320)의 가장자리가 이루는 각인 접촉각(θ)이 같다.
그리고, 접촉각은 유체(320)와 물체(310)의 표면이 만나는 최외각부에서 가장 크고 중심부로 갈수록 각은 줄어든다.
따라서, 같은 두께의 에폭시라면 면적이 넓은 에폭시가 평탄한 부분의 면적이 많게 된다.
여기서, γSV 는 고체와 액체 사이의 계면 장력이고, γSL는 고체와 기체 사이의 표면장력이고, γLV는 액체와 기체 사이의 표면장력이고, θ는 고체 표면 위치의 액체 방울의 접촉각이다.
(수학식 1) γSV = γSL + γLVcosθ
본 발명은 이러한 원리를 적용하여 보호층을 형성하게 된다.
도 5 및 도 6을 참조하면, 이러한 원리를 적용하기 위해, 보호층 형성시 가이드시트(Guide Sheet; 221, 222)를 커패시터 바디(110)의 제1 및 제2 외부 전극(131, 132)에 밀착시켜서 커패시터 바디(110)의 제2 면(2)에만 보호층이 인쇄되던 것을 커패시터 바디(110)의 제2 면(2)의 면적 보다 더 넓은 면적에 인쇄가 이루어지도록 한다.
이 경우, 커패시터 바디(110)의 제2 면(2)에 형성된 에폭시는 평탄하게 형성이 가능할 것이다.
이렇게 인쇄가 완료되면 도 5에 도시된 에폭시 부분(151) 중 좌우로 돌출된 부분(151a, 151b)을 절단선(CL)을 따라 펀칭 설비를 이용해 제거하면 도 1에서와 같이 상면 및 둘레 면이 평탄한 표면의 보호층(150)을 갖는 적층형 커패시터(100)를 얻을 수 있다.
도 5에서, 210은 커패시터 바디(110)의 제1 면(1)을 거치하기 위한 지지판이고, 211, 212는 가이드시트(221, 222)를 지지하기 위한 플레이트이고, 231은 스크린 인쇄부이며, 232는 페이스트가 투입되는 투입부를 나타낸다.
이와 같이 제조된 적층형 커패시터(100)는, 보호층(150)의 표면 평탄도가 개선되어 제품외관불량 및 SMT 불량율을 개선할 수 있다.
한편, 본 실시 예의 적층형 커패시터는 다음과 같은 수치한정을 가질 수 있다.
도 3을 참조하면, 커패시터 바디(110)에서 상부 커버 영역의 커버(112)의 두께(A)는 30 내지 200㎛일 수 있다.
또한, 보호층(150)의 길이(C)에 대한 두께(B)의 비율 B/C는 0.06 이하일 수 있다.
아래 표 1은 보호층의 길이에 대한 두께의 비율을 다르게 할 때 변화하는 SMT(표면실장) 불량율을 나타낸 것이다. 본 테스트에서는 SMT 불량율이 1.0% 미만인 것을 합격 제품으로 한다.
보호층의 길이(㎛) 보호층의 두께(㎛) 보호층의 두께/길이 SMT불량율(%)
1 330 20 0.06 0.5%
2 330 30 0.09 2.3%
3 330 40 0.12 2.1%
4 330 60 0.18 10.9%
5 330 80 0.24 15.4%
6 330 100 0.30 28.0%
7 330 150 0.45 27.3%
8 550 20 0.04 0.0%
9 550 30 0.05 0.0%
10 550 40 0.06 0.4%
11 550 60 0.11 1.7%
12 550 80 0.15 3.5%
13 550 100 0.18 8.7%
14 550 150 0.27 13.6%
15 550 200 0.36 21.9%
16 550 250 0.45 25.1%
17 950 20 0.02 0.0%
18 950 30 0.03 0.0%
19 950 40 0.04 0.0%
20 950 60 0.06 0.2%
21 950 80 0.08 3.6%
22 950 100 0.11 5.4%
23 950 150 0.16 12.7%
24 950 200 0.21 21.0%
25 950 250 0.26 23.1%
26 1550 20 0.01 0.0%
27 1550 30 0.02 0.0%
28 1550 40 0.03 0.0%
29 1550 60 0.04 0.0%
30 1550 80 0.05 0.0%
31 1550 100 0.06 0.8%
32 1550 150 0.10 2.1%
33 1550 200 0.13 5.5%
34 1550 250 0.16 8.3%
표 1을 참조하면, 보호층의 길이에 대한 두께의 비율이 0.06을 초과하는 샘플 2-7, 11-16, 21-25 및 32-34의 경우 보호층의 표면 중 일부가 평탄하지 못하여 적층형 커패시터의 SMT 불량률이 1.0%를 초과하는 것으로 나타났다.한편, 보호층의 길이에 대한 두께의 비율이 0.06 이하인 샘플 1, 8-10, 17-20 및 26-31의 경우 SMT 불량률이 1.0% 미만으로 나타났다.
즉, 적층형 커패시터의 SMT 불량률이 1.0% 미만이 되도록 하는 보호층의 길이에 대한 두께의 비율은 0.06 이하인 것을 알 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
140: ESD 흡수층
150: 보호층

Claims (5)

  1. 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에 배치되어 상기 제1 및 제2 내부 전극과 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 및 제2 면의 일부까지 연장되는 제1 및 제2 밴드부를 포함하는 제1 및 제2 외부 전극;
    상기 커패시터 바디의 제2 면에 배치되며, 상기 제1 및 제2 외부 전극을 서로 연결하는 ESD 흡수층; 및
    상기 제1 및 제2 접속부의 양끝에서의 거리와 대응하는 길이를 가지며, 상기 커패시터 바디의 제2 면에 상기 ESD 흡수층과 상기 커패시터 바디의 제2 면의 일부까지 연장된 제1 및 제2 밴드부를 커버하고 제1 및 제2 접속부는 커버하지 않도록 배치되며, 표면이 하나의 평탄한 면으로 이루어지는 보호층; 을 포함하고,
    상기 보호층의 길이에 대한 두께의 비율이 0.06 이하인 적층형 커패시터.
  2. 제1항에 있어서,
    상기 ESD 흡수층이 Ag, Cu, Ni, Pd 및 Al 중 적어도 하나의 금속 입자를 포함하는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 ESD 흡수층은, 한계 전압 이하에서는 절연성을 가지며, 한계 전압보다 높은 전압이 인가되는 경우 ESD 흡수층에 포함되는 금속 입자를 따라 전류가 흐르면서 정전기 또는 과전압을 견디는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 커패시터 바디는 상기 제1 및 제2 내부 전극을 포함하는 액티브영역과 상기 액티브영역의 상하에 배치되는 커버영역을 포함하고, 상부 커버영역의 커버 두께가 30 내지 200㎛인 적층형 커패시터.
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