KR20150121568A - 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판 - Google Patents

내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판 Download PDF

Info

Publication number
KR20150121568A
KR20150121568A KR1020140047610A KR20140047610A KR20150121568A KR 20150121568 A KR20150121568 A KR 20150121568A KR 1020140047610 A KR1020140047610 A KR 1020140047610A KR 20140047610 A KR20140047610 A KR 20140047610A KR 20150121568 A KR20150121568 A KR 20150121568A
Authority
KR
South Korea
Prior art keywords
electrodes
ceramic body
ceramic capacitor
internal
multilayer ceramic
Prior art date
Application number
KR1020140047610A
Other languages
English (en)
Other versions
KR101630034B1 (ko
Inventor
이병화
정진만
이진우
나은상
최영돈
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140047610A priority Critical patent/KR101630034B1/ko
Priority to US14/335,613 priority patent/US9607768B2/en
Publication of KR20150121568A publication Critical patent/KR20150121568A/ko
Application granted granted Critical
Publication of KR101630034B1 publication Critical patent/KR101630034B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 발명은 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판에 관한 것으로, 보다 상세하게는 세라믹 본체 내에서 제1 및 제2 외부 전극과 각각 접속되고 서로 대향하게 배치된 복수의 제1 및 제2 내부 전극, 세라믹 본체 내에서 제1 및 제2 외부 전극과 각각 접속되고 서로 대향하게 배치되고 제1 및 제2 외부 전극과 접촉하는 면적이 제1 및 제2 내부 전극이 제1 및 제2 외부 전극과 접촉하는 면적과 상이한 제3 및 제4 내부 전극을 포함하고, 제1 및 제2 외부 전극은 내측에 배치된 제1 및 제2 도전층과 외측에 배치된 제1 및 제2 도전성 수지층을 포함하는 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판을 제시한다.

Description

내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판 {MULTI LAYER CERAMIC CAPACITOR AND CIRCUIT BOARD FOR MOUNTING THE SAME}
본 발명은 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants), 스마트폰 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터 중 ESR(등가직렬저항: Equivalent Series Resistance)이 낮은 제품은, 전원 회로에 사용되는 경우 낮은 ESR 특성으로 인해 전원 회로에 발진 현상(oscillating)이 발생되는 문제점이 있을 수 있다.
상기 발진 현상을 방지하기 위해 적층 세라믹 커패시터의 ESR 값을 높이면 상대적으로 ESL(등가직렬 인덕턴스: Equivalent Serial Inductance) 값이 증가되어 적층 세라믹 커패시터의 전기적 특성이 저하되는 문제점이 발생할 수 있다.
미국 특허 제6,44,459호
본 발명의 일 실시예의 목적은, 낮은 ESR에 의한 전원 회로에 발진 현상(oscillating)이 발생되는 문제점 및 높은 ESR에 의한 상대적으로 ESL 값이 증가되어 적층 세라믹 커패시터의 전기적 특성이 저하되는 문제점을 해결하는 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판을 제공하는 것이다.
본 발명의 일 실시 예에 따른 내장형 적층 세라믹 커패시터는, 세라믹 본체 내에서 제1 및 제2 외부 전극과 각각 접속되고 서로 대향하게 배치된 복수의 제1 및 제2 내부 전극, 상기 세라믹 본체 내에서 상기 제1 및 제2 외부 전극과 각각 접속되고 서로 대향하게 배치되고 상기 제1 및 제2 외부 전극과 접촉하는 면적이 상기 제1 및 제2 내부 전극이 상기 제1 및 제2 외부 전극과 접촉하는 면적과 상이한 제3 및 제4 내부 전극을 포함하고, 상기 제1 및 제2 외부 전극은 내측에 배치된 제1 및 제2 도전층과 외측에 배치된 제1 및 제2 도전성 수지층을 포함할 수 있다.
또한, 본 발명의 일 실시 예에 따른 내장형 적층 세라믹 커패시터는, 상기 제1 및 제2 내부 전극이 배치되어 형성된 제1 및 제2 내부 전극부 및 상기 제1 및 제2 내부 전극부의 상부 및 하부에 배치되고, 상기 제3 및 제4 내부 전극이 배치되어 형성된 제3 및 제4 내부 전극부를 포함할 수 있다.
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 측면의 일부로 연장되어 배치될 수 있고, 상기 세라믹 본체의 주면의 일부로 연장되어 배치될 수 있다.
상기 제3 및 제4 내부 전극은 상기 세라믹 본체의 측면으로 노출되어 상기 제1 및 제2 외부 전극과 접속되는 리드부를 포함하고, 상기 세라믹 본체의 양 단면과 이격되어 배치되어 상기 리드부에 의해 제1 및 제2 외부 전극과 접속될 수 있다.
또한, 제3 및 제4 내부 전극은 상기 리드부 및 상기 세라믹 본체의 일 단면으로 노출되는 부분에 의해 제1 및 제2 외부 전극과 접속될 수 있다.
상기 리드부가 접속된 상기 제1 또는 제2 외부 전극의 상기 제1 또는 제2 도전성 수지층이 상기 세라믹 본체의 측면으로 연장된 부분의 끝 단을 A라고 할 때, A에서부터 상기 리드부까지 거리는 30㎛ 이상으로 배치될 수 있다.
본 발명의 일 실시 예에 따른 내장형 적층 세라믹 커패시터가 실장된 회로 기판은, 세라믹 본체 내에서, 제1 및 제2 외부 전극과 각각 접속되고, 서로 대향하게 배치된 복수의 제1 및 제2 내부 전극, 상기 세라믹 본체 내에서, 상기 제1 및 제2 외부 전극과 각각 접속되고, 서로 대향하게 배치되고, 상기 제1 및 제2 외부 전극과 접촉하는 면적이 상기 제1 및 제2 내부 전극이 상기 제1 및 제2 외부 전극과 접촉하는 면적과 상이한 제3 및 제4 내부 전극을 포함하고, 상기 제1 및 제2 외부 전극은 내측에 배치된 제1 및 제2 도전층과 외측에 배치된 제1 및 제2 도전성 수지층을 포함하는 내장형 적층 세라믹 커패시터를 포함할 수 있다.
본 발명의 일 실시 예에 따르는 내장형 적층 세라믹 커패시터에 따르면, ESR 및 ESL을 조절하여 사용할 수 있는 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판을 제공할 수 있고, 낮은 ESR에 의한 전원 회로에 발진 현상(oscillating)이 발생되는 문제점 및 높은 ESR에 의한 상대적으로 ESL 값이 증가되어 적층 세라믹 커패시터의 전기적 특성이 저하되는 문제점을 해결할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 내장형 적층 세라믹 커패시터를 일부 절개하여 도시한 절개 사시도이다.
도 2는 본 발명의 제1 실시 예에 따른 내장형 적층 세라믹 커패시터에 포함되는 제1, 제2, 제3 및 제4 내부 전극의 배치 및 제1 및 제2 외부 전극의 접속관계를 보여주는 폭 방향 단면도이다.
도 3은 본 발명의 제2 실시 예에 따른 내장형 적층 세라믹 커패시터를 일부 절개하여 도시한 절개 사시도이다.
도 4(a)는 본 발명의 제3 실시 예에 따른 내장형 적층 세라믹 커패시터의 사시도이다.
도 4(b)는 본 발명의 제4 실시 예에 따른 내장형 적층 세라믹 커패시터의 사시도이다.
도 5는 본 발명의 제5 실시 예에 따른 내장형 적층 세라믹 커패시터에 포함되는 제1, 제2, 제3 및 제4 내부 전극의 배치 및 제1 및 제2 외부 전극의 접속관계를 보여주는 폭 방향 단면도이다.
도 6은 본 발명의 제6 실시 예에 따른 내장형 적층 세라믹 커패시터에 포함되는 제1, 제2, 제3 및 제4 내부 전극의 배치 및 제1 및 제2 외부 전극의 접속관계를 보여주는 폭 방향 단면도이다.
도 7은 본 발명의 제7 실시 예에 따른 내장형 적층 세라믹 커패시터에 포함되는 제1, 제2, 제3 및 제4 내부 전극의 배치 및 제1 및 제2 외부 전극의 접속관계를 보여주는 폭 방향 단면도이다.
도 8은 본 발명의 제8 실시 예에 따른 내장형 적층 세라믹 커패시터에 포함되는 제1, 제2, 제3 및 제4 내부 전극의 배치 및 제1 및 제2 외부 전극의 접속관계를 보여주는 폭 방향 단면도이다.
도 9는 본 발명의 제9 실시 예에 따른 내장형 적층 세라믹 커패시터에 포함되는 제1, 제2, 제3 및 제4 내부 전극의 배치 및 제1 및 제2 외부 전극의 접속관계를 보여주는 폭 방향 단면도이다.
도 10(a)는 본 발명의 제10 실시 예에 따른 내장형 적층 세라믹 커패시터를 일부 절개하여 도시한 절개 사시도 및 외부 전극 부분을 확대한 부분 확대도이다.
도 10(b)는 본 발명의 제11 실시 예에 따른 내장형 적층 세라믹 커패시터를 일부 절개하여 도시한 절개 사시도 및 외부 전극 부분을 확대한 부분 확대도이다.
도 11은 본 발명의 일 실시 예에 따른 내장형 적층 세라믹 커패시터에 포함되는 제1 또는 제2 도전성 수지층의 끝단과 리드부 사이의 거리 관계를 보여주는 폭 방향 단면도이다.
도 12는 도 10(a)의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 13은 도 10(b)의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 구체적인 실시예 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
내장형 적층 세라믹 커패시터
도1은 본 발명의 일 실시 예에 따른 내장형 적층 세라믹 커패시터(100)를 일부 절개하여 도시한 절개 사시도이다.
본 발명의 일 실시 형태에서는 세라믹 본체(110)의 서로 마주보는 두께 방향의 면을 제1 및 제2 주면(1, 2)으로, 제1 및 제2 주면(1, 2)을 연결하며 서로 마주보는 길이 방향의 면을 제1 및 제2 단면(3, 4)으로, 서로 마주보는 폭 방향의 면을 제1 및 제2 측면(5, 6)으로 정의하기로 한다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성하여 형성된다.
다만, 본 발명의 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
이때, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태이다.
따라서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있다.
예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 재료와 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있다.
여기서, 상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류를 사용할 수 있다.
복수의 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다. 이러한 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124)은 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
상기 도전성 페이스트의 도전성 금속은, 예를 들어, 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 2는 본 발명의 제1 실시 예에 따른 내장형 적층 세라믹 커패시터(100)에 포함되는 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124) 의 배치 및 제1 및 제2 외부 전극(131, 132)의 접속관계를 보여주는 폭 방향 단면도이다. 구체적으로 (a), (b), (c), (d)는 각각 제1, 제2, 제3, 제4 내부 전극이 적층된 부분을 절개한 폭 방향 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시 예에 따르는 내장형 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 두께 방향으로 적층된 세라믹 본체(110), 상기 세라믹 본체(110)의 양 단부에 형성되는 제1 및 제2 외부 전극(131, 132), 상기 세라믹 본체(110) 내에서, 상기 제1 및 제2 외부 전극(131, 132)과 각각 접속되고, 서로 대향하게 배치된 복수의 제1 및 제2 내부 전극(121, 122), 상기 세라믹 본체(110) 내에서, 상기 제1 및 제2 외부 전극(131, 132)과 각각 접속되고, 서로 대향하게 배치되고, 상기 제1 및 제2 외부 전극(131, 132)과 접촉하는 면적이 상기 제1 및 제2 내부 전극(121, 122)이 상기 제1 및 제2 외부 전극(131, 132)과 접촉하는 면적과 상이한 제3 및 제4 내부 전극(123, 124) 및 상기 제1 및 제2 외부 전극(131, 132)은 내측의 제1 및 제2 도전층(131a, 132a)과 외측의 제1 및 제2 도전성 수지층(131b, 132b)을 각각 포함한다.
세라믹 본체(110) 내부에는 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124)이 유전체층(111)을 사이에 두고 대향하게 배치되어 적층된 내부 전극부(120)가 배치된다. 제1 및 제3 내부 전극(121, 123)은 제1 외부 전극(131)에 연결되어 동일한 전극을 갖는다. 마찬가지로, 제2 및 제4 내부 전극(122, 124)은 제2 외부 전극(132)에 연결되어 동일한 전극을 갖는다. 따라서 제1 및 제3 내부 전극(121, 123)과 제2 및 제4 내부 전극(122, 124)은 서로 다른 전극을 갖는다.
제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124)은 세라믹 본체(110) 내에서 유전체층(111)을 사이에 두고 복수 개가 두께 방향으로 적층되어 배치된다.
제1 및 제2 외부 전극(131, 132)은 전원 연결 단자로서, 세라믹 본체(110)의 제1 및 제2 단면에 서로 마주보게 각각 형성된다. 도 1에 따른 본 발명의 일 실시 예에 의한 내장형 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 제1 및 제2 단면에서 실장 면인 제1 및 제2 주면 및 제1 및 제2 측면의 일부까지 연장되게 배치된다. 다만, 제1 및 제2 외부 전극(131, 132)의 배치는 도 1의 실시 예에 한정하는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 제1 및 제2 단면을 통해 인출된 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124)의 일 단부가 각각 연결되어 전기적으로 접속된다.
이 때, 제1 및 제2 내부 전극(121, 122)이 제1 및 제2 외부 전극(131, 132)과 접촉하는 면적은 제3 및 제4 내부 전극(123, 124)이 제1 및 제2 외부 전극(131, 132)과 접촉하는 면적과 상이하도록 배치된다. 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124)의 형태, 배치 및 제1 및 제2 외부 전극(131, 132)과 접속 면적을 조절함으로써 내장형 적층 세라믹 커패시터(100)의 ESR 및 ESL을 조절할 수 있다.
제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124)의 형태 및 제1 및 제2 외부 전극(131, 132)과 접속 면적을 조절하여 내부 전극의 저항을 높이게 되면 ESR이 증가하고, 반대로 내부 전극 저항을 낮추게 되면 ESR이 감소하게 된다. 접속 면적이 증가하면 내부 전극 저항이 감소하여 ESR이 감소하게 되고, 접속 면적이 감소하면 내부 전극 저항이 증가하여 ESR이 증가할 수 있다. 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124)의 형태 및 배치, 제1 및 제2 외부 전극(131, 132)과 접속 면적을 조절하여 전류 패스가 길어지는 경우 ESL이 증가하며, 반대로 전류 패스가 짧아지는 경우 ESL을 낮출 수 있다.
일반적으로 ESR 값이 낮은 내장형 적층 세라믹 커패시터(100)는 전원 회로에 사용되는 경우 낮은 ESR 특성으로 인해 전원 회로에 발진 현상이 발생될 수 있다. 이때, 상기 발진 현상을 방지하기 위해 내장형 적층 세라믹 커패시터(100)의 ESR 값을 높이면 상대적으로 ESL이 증가되어 내장형 적층 세라믹 커패시터(100)의 전기적 특성이 저하될 수 있다. 따라서, 내장형 적층 세라믹 커패시터(100)에서 요구하는 ESR 및 ESL의 조절이 필요하다.
본 발명의 실시 예에 따른 내장형 적층 세라믹 커패시터(100)의 전류 패스가 제1, 제2 제3 및 제4 내부 전극(123, 124)의 배치에 따라 조절될 수 있으므로, 내장형 적층 세라믹 커패시터(100)의 ESR 값은 높이면서도 ESL 값의 증가는 최소화시킬 수 있어서, 내장형 적층 세라믹 커패시터(100)의 전기적 특성을 향상시킬 수 있다.
도 3은 본 발명의 제2 실시 예에 따른 내장형 적층 세라믹 커패시터의 일부를 절개한 사시도이다.
도 3을 참조하면, 본 발명의 제2 실시 예에 따른 내장형 적층 세라믹 커패시터는, 상기 제1 및 제2 내부 전극(121, 122)이 배치되어 형성된 제1 및 제2 내부 전극부(120a) 및 상기 제1 및 제2 내부 전극부(120a)의 상부 및 하부에 배치되고, 상기 제3 및 제4 내부 전극(123, 124)이 배치되어 형성된 제3 및 제4 내부 전극부(120b)로 구분된다.
복수의 제1 및 제2 내부 전극(121, 122)이 교대로 적층되어 이루어진 적층부를 제1 및 제2 내부 전극부(120a)로 구분하여 배치할 수 있다. 제3 및 제4 내부 전극(123, 124)은 제 1 및 제2 내부 전극부(120a)의 상부 및 하부에 배치될 수 있다. 이 때, 제3 및 제4 내부 전극(123, 124)이 교대로 적층되어 이루어진 적층부를 제3 및 제4 내부 전극부(120b)로 구분하여 배치할 수 있다.
이와 같이 제1 및 제2 내부 전극(121, 122)의 적층부인 제1 및 제2 내부 전극부(120a)와 제3 및 제4 내부 전극(123, 124)의 적층부인 제3 및 제4 내부 전극부(120b)를 구분하여 배치함으로써, 제1 및 제2 내부 전극부(120a) 및 제3 및 제4 내부 전극부(120b)의 형태 및 제1 및 제2 외부 전극(131, 132)과 접속 면적을 조절하여 ESR을 조절할 수 있고, 제1 및 제2 내부 전극부(120a) 및 제3 및 제4 내부 전극부(120b)와 제1 및 제2 외부 전극(131, 132)의 배치를 조절하여 ESL의 조절이 용이하다. 이를 통해 내장형 적층 세라믹 커패시터(100)의 ESR 값은 높이면서도 ESL 값의 증가는 최소화시킬 수 있어서, 내장형 적층 세라믹 커패시터(100)의 전기적 특성을 향상시킬 수 있다.
도 4(a) 및 도 4(b)는 본 발명의 제3 및 제4 실시 예에 따른 내장형 적층 세라믹 커패시터의 사시도 이로서, 제1 및 제2 외부 전극(131, 132)이 세라믹 본체(110)에 다양하게 배치되는 예를 도시한 것이다.
제1 및 제2 외부 전극(131, 132)는 세라믹 본체(110)의 제1 및 제2 주면, 제1 및 제2 측면을 제외한 제1 및 제2 단면에 배치될 수 있다. 또한, 도 4(a)를 참조하면, 제1 및 제2 주면을 제외한 제1 및 제2 측면의 일부까지 연장되게 배치될 수 있다. 도 4(b)를 참조하면, 제1 및 제2 주면과 제1 및 제2 측면의 일부까지 연장되게 배치될 수 있다. 제1 및 제2 외부 전극(131, 132)의 배치는 이에 한정되지 않으며 다양한 배치가 가능하다.
도 5는 본 발명의 제5 실시 예에 따른 내장형 적층 세라믹 커패시터(100)에 포함되는 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124) 의 배치 및 제1 및 제2 외부 전극(131, 132)의 접속관계를 보여주는 폭 방향 단면도이다. 구체적으로 (a), (b), (c), (d)는 각각 제1, 제2, 제3, 제4 내부 전극이 적층된 부분을 절개한 폭 방향 단면도이다.
도 5를 참조하면, 본 발명의 제5 실시 예에 따른 내장형 적층 세라믹 커패시터(100)는, 제1 및 제2 외부 전극(131, 132)이 세라믹 본체(110)의 측면의 일부에 연장되어 형성되고, 제3 및 제4 내부 전극(123, 124)은 상기 세라믹 본체(110)의 측면으로 노출되어 제1 및 제2 외부 전극(131, 132)의 상기 세라믹 본체(110)의 측면의 일부에 연장된 부분과 접속되는 리드부(140)를 더 포함하고, 제3 및 제4 내부 전극(123, 124)은 세라믹 본체(110)의 양 단면과 이격되어 배치되어 세라믹 본체(110)의 외부로 노출되지 않는다.
제3 및 제4 내부 전극(123, 124)에 포함되는 리드부(140)의 형상 및 배치는 도 5의 실시 예에 한정되지 않으며 다양한 형상 및 배치가 가능하다.
제3 및 제4 내부 전극(123, 124)은 세라믹 본체(110)의 측면으로 노출되는 리드부(140)에 의해 제1 및 제2 외부 전극(131, 132)과 접속된다. 따라서, 제3 및 제4 내부 전극(123, 124)이 세라믹 본체(110)의 양 단면에서 제1 및 제2 외부 전극(131, 132)과 접속되는 것을 방지하여 내부 전극부(120)가 제1 및 제2 외부 전극(131, 132)과 접속하는 면적을 조절할 수 있다. 또한, 리드부(140)의 형상 및 배치에 따라 전류 패스를 조절할 수 있다.
제3 및 제4 내부 전극(123, 124)에 포함되는 리드부(140)의 형상 및 배치를 조절하고, 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124)의 배치를 조절하여 내부 전극과 외부 전극의 접속 면적을 작게 조절하면, ESR의 감소를 억제하면서 적절한 ESR를 유지할 수 있다.
도 6은 본 발명의 제6 실시 예에 따른 내장형 적층 세라믹 커패시터(100)에 포함되는 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124) 의 배치 및 제1 및 제2 외부 전극(131, 132)의 접속관계를 보여주는 폭 방향 단면도이다. 구체적으로 (a), (b), (c), (d)는 각각 제1, 제2, 제3, 제4 내부 전극이 적층된 부분을 절개한 폭 방향 단면도이다.
도 6을 참조하면, 본 발명의 제6 실시 예에 따른 내장형 적층 세라믹 커패시터(100)는, 제3 및 제4 내부 전극(123, 124)에 포함되는 리드부(140)는 세라믹 본체(110)의 일 측면으로 노출되어 제1 및 제2 외부 전극(131, 132)과 접속되고, 세라믹 본체의 양 단면과 이격되어 배치되어 세라믹 본체(110)의 단면으로 노출되지 않는다.
리드부(140)의 형상 및 배치를 조절하여 접속 면적 및 전류 패스를 조절할 수 있기 때문에, 리드부(140)가 반드시 세라믹 본체(110)의 양 측면을 통하여 제1 및 제2 외부 전극(131, 132)과 접속할 필요는 없으며, 어느 하나의 측면으로 노출되어 제1 및 제2 외부 전극(131, 132)과 접속하는 것도 가능하다.
도 7은 본 발명의 제 7실시 예에 따른 내장형 적층 세라믹 커패시터(100)에 포함되는 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124) 의 배치 및 제1 및 제2 외부 전극(131, 132)의 접속관계를 보여주는 폭 방향 단면도이다. 구체적으로 (a), (b), (c), (d)는 각각 제1, 제2, 제3, 제4 내부 전극이 적층된 부분을 절개한 폭 방향 단면도이다.
도 7을 참조하면, 본 발명의 제7 실시 예에 따르는 내장형 적층 세라믹 커패시터(100)는, 제1 및 제2 외부 전극(131, 132)이 상기 세라믹 본체(110)의 측면의 일부에 연장되어 배치되고, 제3 및 4 내부 전극은 상기 제1 및 제2 외부전극과 상기 세라믹 본체(110)의 단면 및 측면에서 접속되도록 배치된다.
제3 및 제4 내부 전극(123, 124)은 세라믹 본체(110)의 양 단면 및 측면을 통해 노출되어 제1 및 제2 외부 전극(131, 132)과 접속된다. 이 경우 제3 및 제4 내부 전극(123, 124)이 제1 및 제2 외부 전극(131, 132)과 접속하는 면적은, 제1 및 제2 내부 전극(121, 122)이 제1 및 제2 외부 전극(131, 132)과 접속하는 면적에 비해 넓어 질 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)과 제3 및 제4 내부 전극(123, 124)의 형상 및 배치를 조절하여 내부 전극부(120)가 제1 및 제2 외부 전극(131, 132)과 접속하는 면적을 조절할 수 있다. 또한, 제3 및 제4 내부 전극(123, 124)이 세라믹 본체(110)의 측면을 통해 제1 및 제2 외부 전극(131, 132)과 접속하는 부분의 형상 및 배치를 조절하여 전류 패스를 조절할 수 있다. 이와 같이 접속 면적 및 전류 패스를 조절하여 ESR 및 ERL을 조절할 수 있게 된다.
도 8은 본 발명의 제8 실시 예에 따른 내장형 적층 세라믹 커패시터(100)에 포함되는 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124) 의 배치 및 제1 및 제2 외부 전극(131, 132)의 접속관계를 보여주는 폭 방향 단면도이다. 구체적으로 (a), (b), (c), (d)는 각각 제1, 제2, 제3, 제4 내부 전극이 적층된 부분을 절개한 폭 방향 단면도이다.
도 8에 따르면, 본 발명의 제8 실시 예에 따른 내장형 적층 세라믹 커패시터(100)는, 제1 및 제2 외부 전극(131, 132)이 상기 세라믹 본체(110)의 측면의 일부에 연장되어 배치되고, 제3 및 4 내부 전극은 상기 세라믹 본체(110)의 단면으로 노출되어 상기 제1 및 제2 외부 전극(131, 132)과 접속되고, 또한, 제3 및 제4 내부 전극(123, 124)은 세라믹 본체(110)의 측면으로 노출되어 제1 및 제2 외부 전극(131, 132)의 세라믹 본체(110)의 측면의 일부에 연장된 부분과 접속되는 리드부(140)를 포함한다.
제3 및 제4 내부 전극(123, 124)에 포함되는 리드부(140)는 도 8의 형상에 한정하지 않으며 다양한 형상 및 배치가 가능하다. 예를 들면, 리드부(140)의 폭을 조절하여 제1 및 제2 외부 전극(131, 132)과 접속 면적 및 전류 패스를 조절할 수 있다. 이를 통하여 내부 저항 및 전류 패스의 조절이 보다 용이해 지고, ESR 및 ESL의 조절이 가능하다.
도 9는 본 발명의 제9 실시 예에 따른 내장형 적층 세라믹 커패시터(100)에 포함되는 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124) 의 배치 및 제1 및 제2 외부 전극(131, 132)의 접속관계를 보여주는 폭 방향 단면도이다. 구체적으로 (a), (b), (c), (d)는 각각 제1, 제2, 제3, 제4 내부 전극이 적층된 부분을 절개한 폭 방향 단면도이다.
도 9에 따르면, 본 발명의 제9 실시 예에 따른 내장형 적층 세라믹 커패시터(100)는, 제3 및 제4 내부 전극(123, 124)에 포함되는 리드부(140)는 세라믹 본체(110)의 일 측면으로 노출되도록 배치된다.
리드부(140)가 반드시 세라믹 본체(110)의 양 측면을 통하여 제1 및 제2 외부 전극(131, 132)과 접속할 필요는 없으며, 세라믹 본체의 측면 중 어느 하나의 측면으로 노출되어 제1 및 제2 외부 전극(131, 132)과 접속하는 것도 가능하다. 이와 같이 리드부(140)의 형상 및 배치를 조절하여 접속 면적 및 전류 패스를 조절할 수 있다.
도 10(a)는 본 발명의 제10 실시 예에 따른 내장형 적층 세라믹 커패시터를 일부 절개하여 도시한 절개 사시도 및 외부 전극 부분을 확대한 부분 확대도이고, 도 10(b)는 본 발명의 제11 실시 예에 따른 내장형 적층 세라믹 커패시터를 일부 절개하여 도시한 절개 사시도 및 외부 전극 부분을 확대한 부분 확대도이다.
제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층(131a, 132a)과 제1 및 제2 도전성 수지층(131b, 132b)을 포함한다.
제1 및 제2 도전층(131a, 132a) 상에 제1 및 제2 도전성 수지층(131b, 132b)이 배치된다. 즉, 세라믹 본체(110)의 외부면에 제1 및 제2 도전층(131a, 132a)이 배치되고, 상기 제1 및 제2 도전층(131a, 132a)의 외측에 도전성 수지층이 배치된다.
제1 및 제2 도전층(131a, 132a)에 비하여 제1 및 제2 도전성 수지층(131b, 132b)은 내부 저항이 큰 물질을 포함할 수 있다. 도전성 수지층에 의해 내부 저항이 증가하게 되면 ESR이 증가하여 ESR이 너무 낮아지는 것을 방지할 수 있다. 상기 도전층 및 도전성 수지층의 두께, 접속 면적 및 구성 물질을 조절하므로써 ESR의 조절이 가능하다.
또한, 제1 및 제2 도전층(131a, 132a) 상에 형성된 도전성 수지층은 외부의 열적, 화학적, 물리적 자극으로부터 적층 세라믹 전자부품을 보호하고 적층 세라믹 전자부품의 휨 강도를 증가시키는 기능을 수행할 수 있다. 예를 들어, 상기 도전성 수지층은 수분이 세라믹 본체(110) 내로 침투하는 것을 막을 수 있고 도전층 형성 시 도금액이 상기 세라믹 본체(110) 내로 침투하는 것을 막을 수 있다. 도금액이나 수분이 세라믹 본체(110) 내로 침투하는 경우 적층 세라믹 전자부품의 신뢰성이 저하될 수 있다.
도 10(a)를 참조하면, 제1 및 제2 외부 전극(131, 132)의 내측에 배치되는 제1 및 제2 도전층(131a, 132a)은 내부 전극과 접속하는 부분으로서 내부 저항이 작은 도전성 물질을 포함할 수 있다. 바람직하게는 제1 및 제2 도전층(131a, 132a)은 구리를 포함할 수 있다.
제1 및 제2 외부 전극(131, 132)의 외측에 배치되는 제1 및 제2 도전성 수지층(131b, 132b)은 제1 및 제2 도전층(131a, 132a)에 비하여 내부 저항이 큰 물질을 포함할 수 있다. 바람직하게는 제1 및 제2 도전성 수지층(131b, 132b)은 구리-에폭시를 포함할 수 있다.
도 10(b)를 참조하면, 본 발명의 제3 실시 예에 따르는 내장형 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)의 외부에 제1 및 제2 도금층(131c, 132c)을 배치할 수 있다.
제1 및 제2 도금층(131c, 132c)은 내장형 적층 세라믹 커패시터(100)의 외부 전극과 내장형 적층 세라믹 커패시터(100)가 실장될 기판 사이의 접속이 원활하도록 해준다. 또한, 제1 및 제2 도전층(131a, 132a), 제1 및 제2 도전성 수지층(131b, 132b)과 함께 내부 저항을 조절함으로써 ESR을 조절할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 내장형 적층 세라믹 커패시터에 포함되는 제1 또는 제2 도전성 수지층의 끝단과 리드부 사이의 거리 관계를 보여주는 폭 방향 단면도이다.
도 11를 참조하면, 본 발명의 실시 예에 따른 내장형 적층 세라믹 커패시터(100)는, 리드부(140)가 접속된 제1 또는 제2 외부 전극(131, 132)의 제1 또는 제2 도전성 수지층(131b, 132b)이 상기 세라믹 본체(110)의 측면으로 연장된 부분의 끝 단을 A, A에서부터 세라믹 본체(110) 단면까지의 거리 중 가까운 거리를 BW, 리드부의 폭을 W, A에서부터 상기 리드부(140)까지 거리를 G라고 할 때, G의 하한 값은 30㎛, 상한 값은 BW-W 일 수 있다.
표 1은 리드부(140)가 접속된 제1 또는 제2 외부 전극(131, 132)의 제1 또는 제2 도전성 수지층(131b, 132b)이 상기 세라믹 본체(110)의 측면으로 연장된 부분의 끝 단을 A라고 할 때, A에서부터 상기 리드부(140)까지의 거리인 G와 내장형 적층 세라믹 커패시터(100)의 가속 수명과의 관계를 나타낸 표이다.
시료 번호 G
(㎛)		 가속수명(불량률)
(%)		 판정
1 10 50~ 불량
2 20 1~50 불량
3 30 0.01~1 양호
4 40 ~0.01 양호
5 50 ~0.01 양호
표 1은 내장형 적층 세라믹 커패시터(100)의 G를 달리하면서, 온도 85℃, 습도 85%의 조건에서 정격전압을 인가하면서 1시간 동안 가속 수명 저하에 따른 불량률을 조사한 결과이다.
제1 및 제2 도전성 수지층(131b, 132b)은 수분이 세라믹 본체(110) 내로 침투하는 것을 막을 수 있고 도전층 형성 시 도금액이 상기 세라믹 본체(110) 내로 침투하는 것을 막을 수 있다. 도금액이나 수분이 세라믹 본체(110) 내로 침투하는 경우 적층 세라믹 전자부품의 신뢰성이 저하될 수 있다. 따라서, 제1 및 제2 도전성 수지층(131b, 132b)이 세라믹 본체(110)의 측면으로 충분히 연장되지 않는 경우 도금액이 제1 및 제2 도전층(131a, 132a) 또는 세라믹 본체(110) 내부로 침투할 수 있고, 도금액 침투에 의해 내장형 적층 세라믹 커패시터(100)의 가속 수명이 저하될 수 있다.
표 1에 따르면, G가 30㎛ 보다 작은 내장형 적층 세라믹 커패시터(100)는 가속수명 감소에 따른 불량률이 1%를 초과하여 불량한 것을 알 수 있다. 반대로, G가 30㎛ 이상인 내장형 적층 세라믹 커패시터(100)는 불량률이 1% 이하로 양호한 결과를 보여준다. 따라서, G를 30㎛ 이상으로 배치하는 것이 바람직하다.
내장형 적층 세라믹 커패시터가 실장된 회로 기판
도 12는 도 10(a)의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이고, 도 13은 도 10(b)의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 12 및 도 13을 참조하면, 본 실시 형태에 따른 내장형 적층 세라믹 커패시터(100)가 실장된 회로 기판(200)은 내장형 적층 세라믹 커패시터(100)와 수평되도록 배치되는 인쇄 회로 기판(210)과, 인쇄 회로 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 내장형 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄 회로 기판(210)과 전기적으로 연결될 수 있다.
여기서, 세라믹 본체(110)의 유전체층(111), 내부 전극부(120), 제1, 제2, 제3 및 제4 내부 전극(121, 122, 123, 124), 제1 및 제2 외부 전극(131, 132), 제1 및 제2 도전층(131a, 132b), 제1 및 제2 도전성 수지층(131b, 132b), 제1 및 제2 도금층(131c, 132c)의 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 구체적인 설명은 생략한다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시 예에 설명되지 않았더라도 본 발명의 범위 내로 해석 되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정 해석되지 아니한다.
100: 내장형 적층 세라믹 커패시터 110: 세라믹 본체
111: 유전체층 120: 내부 전극부
120a: 제1 및 제2 내부 전극부 120b: 제3 및 제4 내부 전극부
121: 제1 내부 전극 122: 제2 내부 전극
123: 제3 내부 전극 124: 제4 내부 전극
131: 제1 외부 전극 131a: 제1 도전층
131b: 제1 도전성 수지층 131c: 제1 도금층
132: 제2 외부 전극 132a: 제2 도전층
132b: 제2 도전성 수지층 132c: 제2 도금층
140: 리드부 200: 회로 기판
210: 인쇄 회로 기판 221: 제1 전극 패드
222: 제2 전극 패드 230: 솔더링

Claims (15)

  1. 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체;
    상기 세라믹 본체의 양 단면에 배치된 제1 및 제2 외부 전극;
    상기 세라믹 본체 내에서, 상기 제1 및 제2 외부 전극과 각각 접속되고, 서로 대향하게 배치된 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 본체 내에서, 상기 제1 및 제2 외부 전극과 각각 접속되고, 서로 대향하게 배치되고, 상기 제1 및 제2 외부 전극과 접촉하는 면적이 상기 제1 및 제2 내부 전극이 상기 제1 및 제2 외부 전극과 접촉하는 면적과 상이한 제3 및 제4 내부 전극;을 포함하고,
    상기 제1 및 제2 외부 전극은 내측의 제1 및 제2 도전층과 외측의 제1 및 제2 도전성 수지층을 포함하는 내장형 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 내부 전극이 배치되어 형성된 제1 및 제2 내부 전극부; 및
    상기 제1 및 제2 내부 전극부의 상부 및 하부에 배치되고, 상기 제3 및 제4 내부 전극이 배치되어 형성된 제3 및 제4 내부 전극부를 포함하는 내장형 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 측면의 일부로 연장되어 배치된 내장형 적층 세라믹 커패시터.
  4. 제3항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 주면의 일부로 연장되어 배치된 내장형 적층 세라믹 커패시터.
  5. 제3항에 있어서,
    상기 제3 및 제4 내부 전극은 상기 세라믹 본체의 양 단면과 이격되어 배치되고, 상기 세라믹 본체의 측면으로 노출되어 상기 제1 및 제2 외부 전극과 접속되는 리드부를 포함하는 내장형 적층 세라믹 커패시터.
  6. 제5항에 있어서,
    상기 리드부는 상기 세라믹 본체의 일 측면으로 노출되도록 배치되는 내장형 적층 세라믹 커패시터.
  7. 제3항에 있어서,
    상기 제3 및 4 내부 전극은 상기 제1 및 제2 외부전극과 상기 세라믹 본체의 단면 및 측면에서 접속되도록 배치된 내장형 적층 세라믹 커패시터.
  8. 제3항에 있어서,
    상기 제3 및 제4 내부 전극은 상기 세라믹 본체의 측면으로 노출되어 상기 제1 및 제2 외부 전극의 상기 세라믹 본체의 측면의 일부에 연장된 부분과 접속되는 리드부를 포함하고, 상기 세라믹 본체의 일 단면으로 노출되는 내장형 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 리드부는 상기 세라믹 본체의 일 측면으로 노출되도록 배치되는 내장형 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 제1 및 제2 도전층은 구리를 포함하는 내장형 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층은 구리-에폭시를 포함하는 내장형 적층 세라믹 커패시터.
  12. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 제1 및 제2 외부 전극의 각각의 외부에 배치되는 제1 및 제2 도금층을 더 포함하는 내장형 적층 세라믹 커패시터.
  13. 제5항에 있어서,
    상기 리드부가 접속된 상기 제1 또는 제2 외부 전극의 상기 제1 또는 제2 도전성 수지층이 상기 세라믹 본체의 측면으로 연장된 부분의 끝 단을 A라고 할 때, A에서부터 상기 리드부까지 거리는 30㎛ 이상인 내장형 적층 세라믹 커패시터.
  14. 제8항에 있어서,
    상기 리드부가 접속된 상기 제1 또는 제2 외부 전극의 상기 제1 또는 제2 도전성 수지층이 상기 세라믹 본체의 측면으로 연장된 부분의 끝 단을 A라고 할 때, A에서부터 상기 리드부까지 거리는 30㎛ 이상인 내장형 적층 세라믹 커패시터.
  15. 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체;
    상기 세라믹 본체의 양 단면에 배치된 제1 및 제2 외부 전극;
    상기 세라믹 본체 내에서, 상기 제1 및 제2 외부 전극과 각각 접속되고, 서로 대향하게 배치된 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 본체 내에서, 상기 제1 및 제2 외부 전극과 각각 접속되고, 서로 대향하게 배치되고, 상기 제1 및 제2 외부 전극과 접촉하는 면적이 상기 제1 및 제2 내부 전극이 상기 제1 및 제2 외부 전극과 접촉하는 면적과 상이한 제3 및 제4 내부 전극;을 포함하고,
    상기 제1 및 제2 외부 전극은 내측에 배치된 제1 및 제2 도전층과 외측에 배치된 제1 및 제2 도전성 수지층을 포함하는 내장형 적층 세라믹 커패시터가 실장된 회로 기판.
KR1020140047610A 2014-04-21 2014-04-21 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판 KR101630034B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140047610A KR101630034B1 (ko) 2014-04-21 2014-04-21 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판
US14/335,613 US9607768B2 (en) 2014-04-21 2014-07-18 Multilayer ceramic capacitor and circuit board having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140047610A KR101630034B1 (ko) 2014-04-21 2014-04-21 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판

Publications (2)

Publication Number Publication Date
KR20150121568A true KR20150121568A (ko) 2015-10-29
KR101630034B1 KR101630034B1 (ko) 2016-06-13

Family

ID=54322591

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140047610A KR101630034B1 (ko) 2014-04-21 2014-04-21 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판

Country Status (2)

Country Link
US (1) US9607768B2 (ko)
KR (1) KR101630034B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101813380B1 (ko) * 2016-06-02 2017-12-28 삼성전기주식회사 커패시터 부품
JP6759947B2 (ja) * 2016-10-04 2020-09-23 株式会社村田製作所 コンデンサ部品
CN109741939A (zh) * 2019-01-29 2019-05-10 维沃移动通信有限公司 一种陶瓷电容器和终端设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100875A (ja) * 1999-09-02 2002-04-05 Ibiden Co Ltd プリント配線板およびコンデンサ
JP2008071811A (ja) * 2006-09-12 2008-03-27 Tdk Corp 積層コンデンサ及び電子機器
JP2013118356A (ja) * 2011-10-31 2013-06-13 Murata Mfg Co Ltd セラミック電子部品及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4419714A (en) * 1982-04-02 1983-12-06 International Business Machines Corporation Low inductance ceramic capacitor and method for its making
US6441459B1 (en) 2000-01-28 2002-08-27 Tdk Corporation Multilayer electronic device and method for producing same
US7054136B2 (en) * 2002-06-06 2006-05-30 Avx Corporation Controlled ESR low inductance multilayer ceramic capacitor
US7016176B1 (en) * 2005-04-07 2006-03-21 Honeywell International Inc. Low ESL and ESR chip capacitor
US7215530B2 (en) * 2005-06-30 2007-05-08 Intel Corporation High ESR low ESL capacitor
US7292429B2 (en) * 2006-01-18 2007-11-06 Kemet Electronics Corporation Low inductance capacitor
US8238116B2 (en) * 2007-04-13 2012-08-07 Avx Corporation Land grid feedthrough low ESL technology
US8045319B2 (en) * 2007-06-13 2011-10-25 Avx Corporation Controlled ESR decoupling capacitor
KR100887108B1 (ko) * 2007-06-14 2009-03-04 삼성전기주식회사 저ｅｓｌ을 갖는 제어된 ｅｓｒ 적층형 칩 커패시터의구현방법
JP5211970B2 (ja) 2008-09-17 2013-06-12 株式会社村田製作所 セラミック電子部品の製造方法
US20100188799A1 (en) * 2009-01-28 2010-07-29 Avx Corporation Controlled esr low inductance capacitor
JP5367154B2 (ja) * 2009-03-26 2013-12-11 ケメット エレクトロニクス コーポレーション 低いｅｓｌおよびｅｓｒを有するリード付き多層セラミックキャパシタ
KR101548774B1 (ko) * 2011-08-26 2015-08-31 삼성전기주식회사 적층 세라믹 커패시터
KR101971912B1 (ko) 2012-03-05 2019-04-25 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100875A (ja) * 1999-09-02 2002-04-05 Ibiden Co Ltd プリント配線板およびコンデンサ
JP2008071811A (ja) * 2006-09-12 2008-03-27 Tdk Corp 積層コンデンサ及び電子機器
JP2013118356A (ja) * 2011-10-31 2013-06-13 Murata Mfg Co Ltd セラミック電子部品及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
미국 특허 제6,44,459호

Also Published As

Publication number Publication date
KR101630034B1 (ko) 2016-06-13
US20150302992A1 (en) 2015-10-22
US9607768B2 (en) 2017-03-28

Similar Documents

Publication Publication Date Title
US10361035B1 (en) Multilayer ceramic electronic component
KR102067173B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
KR101514607B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101514604B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR102086481B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로 기판
KR20140039016A (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR102089693B1 (ko) 적층 세라믹 커패시터
KR20150033341A (ko) 적층 세라믹 커패시터 및 그 제조 방법
US10136518B2 (en) Multilayer ceramic capacitor having three external electrodes and board having the same
KR20150050326A (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR20190121148A (ko) 적층형 커패시터
KR102076152B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
KR20160013745A (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR20170110467A (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR20140071724A (ko) 적층 세라믹 전자부품
KR20140069480A (ko) 적층 세라믹 전자부품
KR20180058021A (ko) 적층형 커패시터 및 그 실장 기판
KR20140143340A (ko) 적층 세라믹 커패시터 및 그 실장 기판
US9362054B2 (en) Multilayer ceramic capacitor
KR20160047350A (ko) 적층 세라믹 커패시터
KR101630034B1 (ko) 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판
US9847170B2 (en) Multilayer ceramic capacitor and board having the same
KR20140143341A (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR102037268B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR102145316B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 4