KR101199681B1 - Ｅｓｄ 보호 기능 내장 기판 - Google Patents
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Abstract
회로의 소형화가 용이하고, ESD 보호 기능을 충분히 발휘시킬 수 있는 구성을 제공한다.
절연성 기판(12)에, 회로 소자(24,26) 또는 배선 패턴(28)의 적어도 한쪽과, ESD 보호부(30)를 내장한다. ESD 보호부(30)는, 절연성 기판(12)의 내부에 형성된 공동부 내에, 적어도 한쌍의 방전전극의 대향부가, 선단끼리가 대향하도록 배치되어 있다. 방전전극은 회로 소자(24,26) 또는 배선 패턴(28)과 전기적으로 접속되어 있다.
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Description
본 발명은 ESD 보호 기능 내장 기판에 관한 것이다.
ESD(Electro-Static Discharge; 정전기 방전)란, 대전한 도전성의 물체(인체 등)가, 다른 도전성의 물체(전자기기 등)에 접촉, 혹은 충분히 접근했을 때에, 심한 방전이 발생하는 현상이다. ESD에 의해 전자기기의 손상이나 오작동 등의 문제가 발생한다. 이것을 막기 위해서는, 방전시에 발생하는 과대한 전압이 전자기기의 회로에 가해지지 않도록 할 필요가 있다. 이러한 용도에 사용되는 것이 ESD 보호 디바이스이며, 서지 흡수 소자나 서지 앱소버(surge absorber)라고도 불리우고 있다.
ESD 보호 디바이스는, 예를 들면 회로의 신호 선로와 그라운드(접지) 사이에 배치한다. 한쌍의 방전전극을 이간하여 대향시킨 구조의 ESD 보호 디바이스는, 통상의 사용 상태에서는 높은 저항을 가지고 있어 신호가 그라운드측에 흘러가는 일은 없다. 이에 대하여, 예를 들면 휴대전화 등의 안테나로부터 정전기가 가해지는 경우와 같이, 과대한 전압이 가해지면, ESD 보호 디바이스의 방전전극간에서 방전이 일어나 정전기를 그라운드측으로 유도할 수 있다. 이것에 의해, ESD 디바이스보다도 후단의 회로에는 정전기에 의한 전압이 인가되지 않고 회로를 보호할 수 있다.
예를 들면 도 18의 분해 사시도, 도 19의 단면도에 나타내는 ESD 보호 디바이스는, 절연성 세라믹 시트(2)가 적층되는 세라믹 다층기판(7) 내에 공동부(空洞部)(5)가 형성되고, 외부전극(1)과 도통한 방전전극(6)이 공동부(5) 내에 대향 배치되며, 공동부(5)에 방전 가스가 갇혀 있다. 방전전극(6)간에서 절연 파괴를 일으키는 전압이 인가되면, 공동부(5) 내에 있어서 방전전극(6)간에서 방전이 일어나고, 그 방전에 의해 과잉한 전압을 그라운드로 유도하여, 후단의 회로를 보호할 수 있다(예를 들면 특허문헌 1 참조).
그러나 ESD 보호 디바이스를 탑재하면, ESD 보호 디바이스의 점유 스페이스가 필요해져 회로의 소형화가 곤란하다. 또한 ESD 보호 디바이스로부터 보호할 전자회로나 전자부품까지의 배선 거리가 길어져, 배선 임피던스의 영향에 의해 ESD 보호 성능이 충분히 발휘되지 않을 경우가 있다.
본 발명은, 이러한 실정에 비추어, 회로의 소형화가 용이하고, ESD 보호 기능을 충분히 발휘시킬 수 있는 구성을 제공하고자 하는 것이다.
본 발명은, 상기 과제를 해결하기 위해, 이하와 같이 구성한 ESD 보호 기능 내장 기판을 제공한다.
ESD 보호 기능 내장 기판은, (a)회로 소자 또는 배선 패턴의 적어도 한쪽을 내장하는 절연성 기판과, (b)상기 절연성 기판의 내부에 형성된 적어도 하나의 공동부와, (c)상기 공동부 내에 간격을 마련하여 선단끼리가 대향하도록 배치된 대향부를 가지고, 상기 회로 소자 또는 상기 배선 패턴과 전기적으로 접속된 적어도 한쌍의 방전전극을 포함한다.
상기 구성에 있어서, 절연성 기판의 내부에 형성된 공동부 내에, 방전전극의 대향부가 배치됨으로써 ESD 보호부가 형성되어 있다. 즉, 소정의 크기를 넘는 전압이 방전전극간에 인가되면, 방전전극의 대향부의 선단끼리의 사이가 단락(短絡)하여 ESD 보호부로서 기능한다.
상기 구성에 의하면, 별개 독립의 ESD 보호 디바이스를 사용하는 경우에 비하면, ESD 보호부와 절연성 기판을 일체화함으로써 실장 면적을 억제할 수 있어 회로의 소형화가 용이하다. 또한 배선 거리를 짧게 하여 ESD 보호 기능을 충분히 발휘시킬 수 있다.
또한 별개 독립의 ESD 보호 디바이스도 기판을 사용하여 제작하고 있으므로, 공수(工數)를 늘리지 않고, ESD 보호부와 절연성 기판을 일체화하여 ESD 보호 기능 내장 기판을 제작할 수 있다.
바람직하게는, 상기 절연성 기판은 혼합부를 포함한다. 상기 혼합부는, 상기 방전전극이 마련된 표면 근방으로서, 적어도 상기 방전전극의 상기 대향부 및 상기 대향부 사이의 부분에 인접해서 배치된다. 상기 혼합부는, 금속재료와 상기 절연성 기판을 구성하는 절연재료를 포함한다.
상기 구성에 있어서, 방전전극의 대향부와 절연성 기판 사이에는, 혼합부가 배치되어 있다. 혼합부는 방전전극의 재료와 동일 또는 유사한 금속재료와, 절연성 기판의 재료와 동일 또는 유사한 절연성 재료를 포함하므로, 혼합부의 열팽창율이, 방전전극의 대향부의 열팽창율과 절연성 기판의 열팽창율의 중간의 값이 되도록 할 수 있다. 이것에 의해, 방전전극의 대향부와 절연성 기판의 열팽창율의 차를 혼합부로 완화할 수 있고, 방전전극의 박리 등에 의한 불량이나 특성의 경년(經年) 변화를 작게 할 수 있다.
또한 방전이 발생하는 방전전극의 대향부에 인접하여, 금속재료를 포함하는 혼합부가 배치되므로, 혼합부에 포함되는 금속재료의 양이나 종류 등을 조정함으로써 방전 개시 전압을 소망하는 값으로 설정할 수 있다. 이것에 의해, 방전 개시 전압은, 방전전극의 대향부 사이의 간격을 바꾸는 것만으로 조정하는 경우보다도 정밀도 높게 설정할 수 있다.
바람직하게는, 상기 혼합부는 상기 대향부 및 상기 대향부 사이에만 인접하여 배치된다.
이 경우, 방전전극의 대향부 및 대향부 사이에 인접하는 영역 이외의 주변 영역에는, 금속재료를 포함하는 혼합부가 배치되지 않으므로, 주변 영역의 절연성 기판의 유전율 등의 전기 특성이나 기계적 강도가 혼합부의 금속재료에 의해 저하하는 일이 없다.
바람직하게는, 상기 방전전극의 상기 대향부와 상기 혼합부가 겹치는 방향으로 투시했을 때, 상기 혼합부는 상기 공동부의 둘레 가장자리에 접하여 상기 둘레 가장자리보다도 내측에만 형성되어 있다.
이 경우, 혼합부는 공동부의 바로 아래에만 형성되므로, 방전전극의 대향부 사이의 간격의 불균일이 작아져, 방전 개시 전압을 정밀도 높게 설정할 수 있다.
바람직하게는 상기 절연성 기판은 세라믹 기판이다.
세라믹 기판은, 복수의 기재층을 적층하여 소성함으로써, 내부에 공동부를 형성하거나, 내부에 회로 소자나 회로 패턴을 형성하는 것이 용이하기 때문에, ESD 보호 기능 내장 기판의 절연성 기판에 적합하다.
바람직하게는, 상기 절연성 기판의 신호 입력부 부근에 상기 공동부 및 상기 방전전극이 형성되어 있다.
이 경우, 절연성 기판의 신호 입력부로부터 ESD 보호부까지의 배선 거리를 가능한한 짧게 하여, 배선 임피던스의 영향에 의한 ESD 보호 성능의 저하를 방지할 수 있다. 예를 들면, 절연성 기판의 신호 입력부와, 절연성 기판의 내부에 형성된 회로 소자나 절연성 기판에 실장된 전자부품 사이에 ESD 보호부가 배치되어 있는 경우에는, 절연성 기판의 내부에 형성된 회로 소자나 절연성 기판에 실장된 전자부품에 대하여, ESD 보호 성능을 충분히 발휘시킬 수 있다.
바람직하게는, 상기 회로 소자 또는 상기 배선 패턴은 고주파용 회로를 구성하고 있다.
ESD 보호에 배리스터나 제너 다이오드(zener diode)를 사용하는 경우와 비교하면, 본 발명에 의하면 ESD 보호부의 용량을 매우 작게 할 수 있으므로, 고주파 회로에 대하여 ESD 보호 기능을 충분히 발휘시킬 수 있다. 예를 들면 300MHz~수 GHz의 고주파 회로에 대하여 ESD 보호 기능을 충분히 발휘시킬 수 있다.
바람직하게는, 상기 절연성 기판상 또는 상기 절연성 기판 내에 IC가 실장되어 있다.
이 경우, 실장된 IC는 ESD 보호부의 용량이 작기 때문에 고주파에서도 정상적으로 동작한다. 또한 별개 독립의 ESD 보호 디바이스를 사용할 경우와 비교하면, ESD 보호부와 IC의 거리를 짧게 하여, 양자의 사이의 배선 임피던스에 의한 보호 기능 열화를 적게 할 수 있다.
본 발명의 ESD 보호 기능 내장 기판은 회로의 소형화가 용이하고, ESD 보호 기능을 충분히 발휘시킬 수 있다.
도 1은 ESD 보호 기능 내장 기판의 구성을 나타내는 개요도이다.(실시예 1)
도 2는 ESD 보호 기능 내장 기판의 구성을 나타내는 전기 회로도이다.(실시예 1)
도 3은 ESD 보호부의 구성을 나타내는 단면도이다.(실시예 1)
도 4는 도 3의 직선 A-A를 따라 절단한 단면도이다.(실시예 1)
도 5는 ESD 보호 기능 내장 기판의 사시도이다.(실시예 2)
도 6은 ESD 보호 기능 내장 기판의 구성을 나타내는 전기 회로도이다.(실시예 2)
도 7은 ESD 보호 기능 내장 기판의 구성을 나타내는 개요도이다.(실시예 3)
도 8은 ESD 보호 기능 내장 기판의 구성을 나타내는 전기 회로도이다.(실시예 3)
도 9는 ESD 보호 기능 내장 기판의 구성을 나타내는 분해 사시도이다.(실시예 4)
도 10은 ESD 보호 기능 내장 기판의 구성을 나타내는 전기 회로도이다.(실시예 4)
도 11은 ESD 보호 기능 내장 기판의 구성을 나타내는 개요도이다.(실시예 5)
도 12는 ESD 보호 기능 내장 기판의 구성을 나타내는 전기 회로도이다.(실시예 5)
도 13은 ESD 보호 기능 내장 기판의 구성을 나타내는 개요도이다.(실시예 6)
도 14는 ESD 보호부의 구성을 나타내는 단면도이다.(변형예 1)
도 15는 ESD 보호부의 구성을 나타내는 단면도이다.(변형예 2)
도 16은 ESD 보호부의 구성을 나타내는 단면도이다.(변형예 3)
도 17은 ESD 보호부의 구성을 나타내는 단면도이다.(변형예 4)
도 18은 ESD 보호 디바이스의 분해 사시도이다.(종래예)
도 19는 ESD 보호 디바이스의 단면도이다.(종래예)
도 2는 ESD 보호 기능 내장 기판의 구성을 나타내는 전기 회로도이다.(실시예 1)
도 3은 ESD 보호부의 구성을 나타내는 단면도이다.(실시예 1)
도 4는 도 3의 직선 A-A를 따라 절단한 단면도이다.(실시예 1)
도 5는 ESD 보호 기능 내장 기판의 사시도이다.(실시예 2)
도 6은 ESD 보호 기능 내장 기판의 구성을 나타내는 전기 회로도이다.(실시예 2)
도 7은 ESD 보호 기능 내장 기판의 구성을 나타내는 개요도이다.(실시예 3)
도 8은 ESD 보호 기능 내장 기판의 구성을 나타내는 전기 회로도이다.(실시예 3)
도 9는 ESD 보호 기능 내장 기판의 구성을 나타내는 분해 사시도이다.(실시예 4)
도 10은 ESD 보호 기능 내장 기판의 구성을 나타내는 전기 회로도이다.(실시예 4)
도 11은 ESD 보호 기능 내장 기판의 구성을 나타내는 개요도이다.(실시예 5)
도 12는 ESD 보호 기능 내장 기판의 구성을 나타내는 전기 회로도이다.(실시예 5)
도 13은 ESD 보호 기능 내장 기판의 구성을 나타내는 개요도이다.(실시예 6)
도 14는 ESD 보호부의 구성을 나타내는 단면도이다.(변형예 1)
도 15는 ESD 보호부의 구성을 나타내는 단면도이다.(변형예 2)
도 16은 ESD 보호부의 구성을 나타내는 단면도이다.(변형예 3)
도 17은 ESD 보호부의 구성을 나타내는 단면도이다.(변형예 4)
도 18은 ESD 보호 디바이스의 분해 사시도이다.(종래예)
도 19는 ESD 보호 디바이스의 단면도이다.(종래예)
이하, 본 발명의 실시의 형태에 대하여, 도 1~도 17을 참조하면서 설명한다.
<실시예 1> 실시예 1의 ESD 보호 기능 내장 기판(10)에 대하여, 도 1~도 4를 참조하면서 설명한다.
우선, 실시예 1의 ESD 보호 기능 내장 기판(10)의 전체 구성에 대하여, 도 1 및 도 2를 참조하면서 설명한다. 도 1은 ESD 보호 기능 내장 기판(10)의 단면 구조를 모식적으로 나타내는 개요도이다. 도 2는 ESD 보호 기능 내장 기판(10)의 회로 구성을 나타내는 전기 회로도이다.
도 1 및 도 2에 나타내는 바와 같이, ESD 보호 기능 내장 기판(10)은, 복수의 기재층이 적층되어 이루어지는 세라믹 다층기판(12)의 내부에, 회로 소자인 인덕터 소자(24) 및 커패시터 소자(26)와, 배선 패턴(28)과, ESD 보호부(30)가 형성되어 있다. 세라믹 다층기판(12)의 하면(12s)에는, ESD 보호 기능 내장 기판(10)을 다른 회로 기판 등에 실장하기 위해 사용하는 외부전극(20,21,22)이 형성되어 있다.
인덕터 소자(24)는 세라믹 다층기판(12)의 상부(12x)에 형성되고, 커패시터 소자(26)는 세라믹 다층기판(12)의 하부(12y)에 형성되어 있다. 인덕터 소자(24)와 커패시터 소자(26)에 의해 로우패스 필터가 구성되어 있다. 즉, ESD 보호 기능 내장 기판(10)은 ESD 보호 기능이 부가된 로우패스 필터이다.
배선 패턴(28)은 인덕터 소자(24), 커패시터 소자(26), ESD 보호부(30), 외부전극(20,21,22)과의 사이를 전기적으로 접속하고 있다.
세라믹 다층기판(12) 대신에 세라믹 다층기판 이외의 절연성 기판, 예를 들면 기재층이 1층인 세라믹 기판이나, 수지 기판 등의 세라믹 이외의 재료를 사용한 기판을 사용하는 것도 가능하지만, 후술하는 바와 같이, 세라믹 다층기판을 사용하면 다양한 ESD 보호 기능 내장 기판(10)을 용이하게 제작할 수 있어 실용적이다.
외부전극(20,21)과 ESD 보호부(30)는, 단일의 기재층의 양측에 각각 형성되고, 서로 거의 대향하도록 형성되어 있다. 즉, ESD 보호부(30)는 입력단자가 되는 외부전극(20)의 부근에 형성되어 있다. 이것에 의해, ESD 보호 기능 내장 기판(10)의 내부에 침입하는 ESD 전압을 입구에서 차단할 수 있다.
ESD 보호부(30)는, 입력단자가 되는 외부전극(20)과 그라운드 단자가 되는 외부전극(21) 사이에 접속되고, ESD 보호부(30)보다도 후단, 즉 출력단자가 되는 외부전극(22)측에, 인덕터 소자(24)와 커패시터 소자(26)로 구성되는 로우패스 필터가 접속되어 있다.
다음으로, ESD 보호부(30)의 구성에 대하여, 도 3 및 도 4를 참조하면서 설명한다. 도 3은 ESD 보호부(30)의 단면도이다. 도 4는 도 3의 선 A-A를 따라 절단한 단면도이다.
도 3 및 도 4에 모식적으로 나타내는 바와 같이, ESD 보호부(30)는, 세라믹 다층기판(12)의 내부에 형성된 공동부(13) 내에 방전전극(16,18)의 대향부(17,19)가 배치되어 있다. 즉, 방전전극(16,18) 중 공동부(13) 내에 배치되어 있는 부분(공동부(13) 내에 노출하는 부분)이 대향부(17,19)이다. 방전전극(16,18)의 대향부(17,19)는 선단(17k,19k)끼리가 서로 대향하고, 방전전극(16,18)의 대향부(17,19) 사이에 간격(15)이 형성되어 있다.
방전전극(16,18)은, 도 1 및 도 2에 나타내는 바와 같이, 각각 배선 패턴(28)을 통해 외부전극(20,21)에 전기적으로 접속되어 있다. 외부전극(20,21)간에 소정값 이상의 전압이 인가되면, 방전전극(16,18)의 대향부(17,19)간에 있어서 방전이 발생한다.
도 3에 나타내는 바와 같이, 방전전극(16,18)의 대향부(17,19) 및 그 사이의 부분(15)에 인접하여, 혼합부(14)가 형성되어 있다. 혼합부(14)는 방전전극(16,18)의 대향부(17,19)와 세라믹 다층기판(12)의 기재층에 접하고 있다. 혼합부(14)는 세라믹 재료의 기재 중에 분산된 입자상의 금속재료(14k)를 포함하고 있다.
도 4에 나타내는 바와 같이, 혼합부(14)는 공동부(13)보다도 외측까지 넓게 형성되어도 된다. 반대로, 도시하고 있지 않지만 공동부(13)보다도 좁게 형성되어도 된다. 예를 들면, 공동부에 인접하는 영역의 일부분에만 형성되어도 된다.
혼합부(14)는, 적어도 방전전극(16,18)의 대향부(17,19)에 인접하면서, 대향부(17,19)간의 연속하는 부분에 인접하여, 배치되어 있으면 된다. 즉, 적어도 방전전극(16,18)의 대향부(17,19)간을 잇도록 배치되어 있으면 된다.
혼합부(14)의 기재 중의 세라믹 재료는, 세라믹 다층기판(12)의 기재층의 세라믹 재료와 같은 것이어도, 다른 것이어도 되는데, 같은 것으로 하면, 수축 거동 등을 세라믹 다층기판(12)에 맞추는 것이 용이해져, 사용하는 재료의 종류를 적게 할 수 있다. 또한 혼합부(14)에 포함되는 금속재료(14k)는 방전전극(16,18)과 같은 것이어도, 다른 것이어도 되는데, 같은 것으로 하면, 수축 거동 등을 방전전극(16,18)에 맞추는 것이 용이해져, 사용하는 재료의 종류를 적게 할 수 있다.
혼합부(14)는 금속재료(14k)와 세라믹 재료를 포함하므로, 혼합부(14)의 소성시의 수축 거동이, 대향부(17,19)를 포함하는 방전전극(16,18)과 세라믹 다층기판(12)의 기재층의 중간의 상태가 되도록 할 수 있다. 이것에 의해, 방전전극(16,18)의 대향부(17,19)와 세라믹 다층기판(12)의 기재층의 소성시의 수축 거동의 차를 혼합부(14)로 완화할 수 있다. 그 결과, 방전전극(16,18)의 대향부(17,19)의 박리 등에 의한 불량이나 특성 불균일을 작게 할 수 있다. 또한 방전전극(16,18)의 대향부(17,19)간의 간격(15)의 불균일도 작아지므로, 방전 개시 전압 등의 특성의 불균일을 작게 할 수 있다.
또한 혼합부(14)의 열팽창율이, 방전전극(16,18)과 세라믹 다층기판(12)의 기재층의 중간의 값이 되도록 할 수 있다. 이것에 의해, 방전전극(16,18)의 대향부(17,19)와 세라믹 다층기판(12)의 기재층의 열팽창율의 차를 혼합부(14)로 완화할 수 있다. 그 결과, 방전전극(16,18)의 대향부(17,19)의 박리 등에 의한 불량이나 특성의 경년 변화를 작게 할 수 있다.
또한 혼합부(14)에 포함되는 금속재료(14k)의 양이나 종류 등을 조정함으로써, 방전 개시 전압을 소망하는 값으로 설정할 수 있다. 이것에 의해, 방전 개시 전압을 방전전극(16,18)의 대향부(17,19)간의 간격(15)만으로 조정하는 경우보다도, 정밀도 높게 방전 개시 전압을 설정할 수 있다.
다음으로, ESD 보호 기능 내장 기판(10)의 제작예에 대하여 설명한다.
(1)재료의 준비
세라믹 재료에는 Ba, Al, Si를 중심으로 한 조성으로 이루어지는 재료를 사용하였다. 각 소재를 소정의 조성이 되도록 조합, 혼합하고, 800~1000℃로 하소(calcine)하였다. 얻어진 하소 분말을 지르코니아 볼밀로 12시간 분쇄하여 세라믹 분말을 얻었다. 이 세라믹 분말에 톨루엔?에키넨(EKINEN) 등의 유기 용매를 첨가해 혼합한다. 또한 바인더, 가소제를 첨가해 혼합하여 슬러리를 얻는다. 이렇게 하여 얻어진 슬러리를 닥터 블레이드법에 의해 성형하고, 두께 50㎛의 세라믹 그린시트를 얻는다.
또한 전극 페이스트를 제작한다. 평균 입자지름 약 2㎛의 Cu분 80wt%와 에틸셀룰로오스 등으로 이루어지는 바인더 수지에 용제를 첨가하고, 3개 롤로 교반, 혼합함으로써 전극 페이스트를 얻었다.
또한 Cu분과 상기 세라믹 재료 하소 후 세라믹 분말을 소정의 비율로 조합하고, 동일하게 바인더 수지와 용제 첨가함으로써 세라믹과 금속의 혼합 페이스트를 얻었다. 혼합 페이스트는 수지와 용제를 20wt%로 하고, 나머지 80wt%를 세라믹과 Cu분으로 하였다. 다음의 표 1에 나타내는 바와 같이, 세라믹/Cu분의 체적 비율이 다른 혼합 페이스트를 준비하였다.
또한 수지와 용제만으로 이루어지는 수지 페이스트도 동일한 방법으로 제작한다. 수지 재료에는 소성시에 분해, 소실하는 수지를 사용한다. 예를 들면 PET, 폴리프로필렌, 에틸셀룰로오스, 아크릴수지 등이다.
(2)스크린 인쇄에 의한 혼합재료, 전극, 수지 페이스트의 도포
세라믹 그린시트상에, 혼합부(14)를 형성하기 위해, 세라믹/금속 혼합 페이스트를 2㎛~100㎛정도의 두께로, 소정의 패턴이 되도록 스크린 인쇄로 도포한다. 세라믹/금속 혼합 페이스트의 두께가 클 경우 등에는, 세라믹 그린시트에 미리 마련한 오목부에 세라믹/금속 혼합 페이스트를 충전하도록 해도 상관없다.
그 위에, 전극 페이스트를 도포하고, 대향부(17,19)간에 방전 갭을 가지는 방전전극(16,18)을 형성한다. 여기서는, 방전전극(16,18)의 굵기를 100㎛, 방전 갭폭(대향부(17,19)간의 틈의 치수)을 30㎛가 되도록 형성하였다. 또한 그 위에 공동부(13)를 형성하기 위해 수지 페이스트를 도포한다.
ESD 보호부(30)가 되는 부분 이외에, 즉 인덕터 소자(24), 커패시터 소자(26), 배선 패턴(28), 외부전극(20,21,22)이 되는 부분은 통상의 세라믹 다층기판과 동일하게 형성한다. 예를 들면, 세라믹 그린시트에 기계 가공이나 레이저 가공에 의해 관통 구멍을 형성하고, 이 관통 구멍에 전극 페이스트를 충전하거나, 세라믹 그린시트 위에 전극 페이스트를 스크린 인쇄 등에 의해 도포하여 형성한다.
(3)적층, 압착
통상의 세라믹 다층기판과 마찬가지로, 세라믹 그린시트를 적층하여 압착한다. 여기서는, 전체의 두께가 0.3mm가 되도록 적층하였다.
(4)컷트, 단면(端面) 전극 도포
LC 필터와 같은 칩 타입의 전자부품과 마찬가지로, 마이크로 컷터로 잘라 각 칩으로 나눈다.
(5)소성
이어서, 통상의 세라믹 다층기판과 마찬가지로 N2 분위기 중에서 소성한다. 또한 ESD에 대한 응답 전압을 내리기 위해 공동부(13)에 Ar, Ne 등의 희(希) 가스를 도입할 경우에는, 세라믹 재료의 수축, 소결이 행해지는 온도 영역을 Ar, Ne 등의 희 가스 분위기로 소성하면 된다. 산화하지 않는 전극 재료(Ag 등)의 경우에는 대기 분위기여도 상관없다.
(6)도금
LC 필터와 같은 칩 타입의 전자부품과 마찬가지로, 외부전극(20,21,22)상에 전해 Ni-Sn 도금을 행한다.
이상에 의해, 단면이 도 1, 도 3 및 도 4와 같이 되는 ESD 보호 기능 내장 기판(10)이 완성된다.
또한 세라믹 재료는, 특별히 상기의 재료에 한정되는 것은 아니며, 절연성인 것이면 되기 때문에, 포스테라이트(forsterite)에 유리를 첨가한 것이나, CaZrO3에 유리를 첨가한 것 등 다른 것을 사용해도 된다. 전극 재료도 Cu 뿐 아니라 Ag, Pd, Pt, Al, Ni, W나 이들의 조합이여도 된다. 또한 세라믹/금속의 혼합재료는 페이스트로서 형성할 뿐 아니라 시트화하여 배치해도 된다.
또한 공동부(13)를 형성하기 위해 수지 페이스트를 도포했지만, 수지가 아니어도 카본 등 소성으로 소실하는 것이면 되고, 또한 페이스트화하여 인쇄로 형성하지 않아도, 수지 필름 등을 소정의 위치만 붙이도록 하여 배치해도 된다.
상술한 제작예의 ESD 보호 기능 내장 기판(10)의 100개의 시료에 대하여, 방전전극(16,18)간의 쇼트, 소성 후의 단선(斷線), 델라미네이션(delamination)의 유무를 내부 단면 관찰에 의해 평가하였다.
또한 페이스트의 수축 개시 온도를 비교하였다. 구체적으로는, 각 페이스트 단체(單體)의 수축 거동을 조사하기 위해, 페이스트를 건조 후 그 분말을 프레스하고, 높이 3mm의 압착체를 제작하여 TMA(열기계 분석)법으로 측정을 행하였다. 세라믹의 수축 개시 온도는 페이스트 No.1과 마찬가지로 885℃였다.
또한 ESD에 대한 방전 응답성을 평가하였다. ESD에 대한 방전 응답성은, IEC의 규격, IEC61000-4-2에 규정되어 있는 정전기 방전 이뮤니티 시험에 의해 행하였다. 접촉 방전으로 8kV 인가하여 시료의 방전전극간에서 방전이 생기는지 아닌지를 조사하였다. 다음의 표 2에 세라믹/금속 혼합 페이스트 조건과 평가 결과를 나타낸다.
표 2에 있어서 ※를 붙인 시료 No.는 본 발명의 범위 외를 나타내고 있다.
즉, 세라믹/금속의 혼합 페이스트 중에 차지하는 금속의 비율이 5vol%보다 낮은 경우에는(페이스트 No.1), 페이스트의 수축 개시는 세라믹과 거의 같고, 전극(페이스트 No.8)의 수축 개시 온도인 680℃와 비교하여 약 200℃의 차가 있다. 이 때문에 시료에는 소성 후에 쇼트, 단선이 발생하고 있다. 또한 내부 관찰에서는 델라미네이션, 방전전극의 박리가 나타났다.
세라믹/금속의 혼합 페이스트 중에 차지하는 금속의 비율이 10vol%이상이 되면, 페이스트의 수축 개시 온도가 전극의 수축 개시 온도에 근접하여, 전극과 세라믹의 중간 부근의 온도가 되고 있다. 이 경우, 시료에는 쇼트, 단선, 전극 박리, 델라미네이션의 발생은 나타나지 않았다. 또한 ESD에 대한 방전 응답성은 세라믹/금속 혼합 페이스트를 배치함으로써 악화하고 있지 않고, 양호하다. 또한 방전전극간 갭폭의 불균일도 작았다.
또한 세라믹/금속의 혼합 페이스트 중에 차지하는 금속의 비율이 커져, 60vol%이상이 되면, 혼합 페이스트 중의 금속 입자끼리가 접촉함으로써 방전전극간의 쇼트가 소성 후에 발생해 버리기 때문에 바람직하지 않다.
시료 No.3~6과 같이, 혼합재료 중의 금속 비율을 10vol%이상, 50vol%이하로 함으로써, 상기 문제가 없어진다. 특히, 30vol%이상, 50vol%이하가 보다 바람직하다. 즉, 혼합부(14)에서의 금속재료(14k)의 함유율은 10vol%이상, 50vol%이하가 바람직하고, 30vol%이상, 50vol%이하가 보다 바람직하다.
이상에 설명한 바와 같이, 전극 재료와 세라믹 재료의 혼합에 의해 세라믹 재료와 전극 재료의 중간의 수축 거동을 가지는 재료가 얻어진다. 이것을 전극과 세라믹의 사이 및 방전 갭부에 배치하여 혼합부를 형성함으로써, 방전전극과 세라믹 다층기판의 사이에 가해지는 응력을 작게 할 수 있고, 방전전극의 단선이나 방전전극부의 델라미네이션, 공동부에서의 전극 박리에 의한 쇼트나 전극의 수축 불균일에 의한 방전 갭폭의 불균일 등이 생기기 어려워진다.
실시예 1의 ESD 보호 기능 내장 기판(10)은, 입력단자가 되는 외부전극(20)과 그라운드 단자가 되는 외부전극(21)이 ESD 보호부(30)를 통해 직접 접속되어 있기 때문에, 입력단자가 되는 외부전극(20)으로부터 들어온 ESD 신호는, ESD 보호부(30)를 통해 효율적으로 그라운드에 바이패스된다. 즉, ESD 보호 기능 내장 기판(10)은, ESD 보호부(30)보다 후단의 로우패스 필터에 대하여 기능하는 ESD 보호 기능을 내장하고 있다.
로우패스 필터는, 예를 들면 모니터 양면의 신호 전송 라인용의 EMI(electro-magnetic interference; 전자 방해) 대책으로서 사용된다. 이와 같은 용도에서는, 외부로부터 ESD가 인가될 가능성이 높아, ESD 보호 기능을 가짐으로써 IC 파손과 같은 문제를 줄일 수 있다.
ESD 보호 기능 내장 기판(10)은, 로우패스 필터와 ESD 보호부(30)를 내장함으로써, 로우패스 필터 단체 소자와 ESD 보호 디바이스를 사용한 경우보다도 실장 면적을 작게 할 수 있다. ESD 보호 기능 내장 기판(10)은, 로우패스 필터도 ESD 보호 디바이스도 세라믹 시트의 적층 공법으로 제조되기 때문에, ESD 로우패스 필터에 ESD 보호 기능을 내장하는 것에 수반하는 비용의 증가가 작다.
ESD 보호 기능 내장 기판(10)은, 로우패스 필터의 전단에 ESD 보호 기능을 가짐으로써 효율적인 ESD 전압 억제를 할 수 있다. ESD 보호부(30)의 단자간 용량이 작기 때문에 신호 전송의 임피던스 부정합의 문제도 무시할 수 있다.
<실시예 2> 실시예 2의 ESD 보호 기능 내장 기판(10a)에 대하여, 도 5 및 도 6을 참조하면서 설명한다. 도 5는 ESD 보호 기능 내장 기판(10a)의 외관을 나타내는 사시도, 도 6은 ESD 보호 기능 내장 기판(10a)의 회로 구성을 나타내는 전기 회로도이다.
실시예 2의 ESD 보호 기능 내장 기판(10a)은, 실시예 1의 ESD 보호 기능 내장 기판(10)과 거의 동일하게 구성되어 있다. 이하에서는, 실시예 1과의 상이점을 중심으로 설명하고, 실시예 1과 동일한 구성 부분에는 같은 부호를 사용한다.
도 5에 나타내는 바와 같이, 실시예 2의 ESD 보호 기능 내장 기판(10a)은, 입방체 형상의 세라믹 다층기판(12a)의 표면에, 4세트의 입력단자 및 출력단자가 되는 외부전극(20a,22a)과, 그라운드 단자가 되는 2개의 외부전극(21a)을 포함한다.
도 6에 나타내는 바와 같이, 세라믹 다층기판(12a)의 내부에 있어서, 4세트의 외부전극(20a,22a)에는, 각각 실시예 1과 동일하게 로우패스 필터를 구성하는 인덕터 소자(24) 및 커패시터 소자(26)와 ESD 보호부(30)가 접속되어 있다. 즉, 실시예 2의 ESD 보호 기능 내장 기판(10a)은 ESD 보호 기능이 부가된 4연(連) 로우패스 필터이다.
세라믹 다층기판(12a) 내의 로우패스 필터나 ESD 보호부(30), 배선 패턴은 실시예 1과 동일하게 구성할 수 있고, 실시예 1과 동일한 방법으로 제조할 수 있다.
실시예 2의 ESD 보호 기능 내장 기판(10a)은, 복수의 로우패스 필터가 1개의 칩에 복합화되어 있으므로, 모니터 화상 데이터 전송 라인과 같이 복수의 신호선이 병행하여 배치될 경우에 부품 실장 면적을 삭감할 수 있다.
<실시예 3> 실시예 3의 ESD 보호 기능 내장 기판(10b)에 대하여, 도 7 및 도 8을 참조하면서 설명한다. 도 7은 ESD 보호 기능 내장 기판(10b)의 단면 구조를 모식적으로 나타내는 개요도이다. 도 8은 ESD 보호 기능 내장 기판(10b)의 회로 구성을 나타내는 전기 회로도이다.
실시예 3의 ESD 보호 기능 내장 기판(10b)은, 실시예 1의 ESD 보호 기능 내장 기판(10)과 마찬가지로, 세라믹 다층기판(12)의 내부에, 인덕터 소자(24a,24b)와, 커패시터 소자(26)와, 배선 패턴(28b)과, ESD 보호부(30)가 형성되어 있는데, 실시예 1과 달리, 커패시터 소자(26)는 2개의 인덕터 소자(24a,24b)의 접속점에 접속되고, 인덕터 소자(24a,24b)와 커패시터 소자(26)에 의해 위상 시프터(32)가 구성되어 있다.
위상 시프터(32)의 전단에는 ESD 보호부(30)가 접속되어 있다. 즉, 입력단자가 되는 외부전극(20)과 그라운드 단자가 되는 외부전극(21)의 사이는, ESD 보호부(30)를 통해 직접 접속되어 있다. 그 때문에, 입력단자가 되는 외부전극(20)으로부터 들어온 ESD 신호는, ESD 보호부(30)를 통해 효율적으로 그라운드 단자가 되는 외부전극(21)에 바이패스된다.
도 7 및 도 8은, 위상 시프터(32)로서 3차 LC 필터를 나타내고 있는데, 이것은 어디까지나 일례이며, 실제로는 필요한 위상 시프트량에 따라 필터 차수(次數)나 구성을 바꾸면 된다.
위상 시프터는, 예를 들면 휴대전화의 안테나 단(端)에 사용되고, 안테나에 입출력하는 고주파 신호의 위상을 어긋나게 함으로써, 안테나로부터의 전파 방사의 효율을 개선한다. 안테나는 외부로부터의 ESD에 노출되기 쉬우면서, 취급하는 신호가 고주파이기 때문에 ESD 보호가 곤란하다. 또한 위상 시프터는, 안테나로부터의 방사 효율을 높이기 위해 임피던스 매칭이 매우 중요하고, 통상의 ESD 보호 디바이스는 적용할 수 없다.
이에 대하여 실시예 3의 ESD 보호 기능 내장 기판(10b)의 ESD 보호부(30)는, 저용량이며 임피던스가 높기 때문에 위상 시프터(32)에도 적용할 수 있다.
<실시예 4> 실시예 4의 ESD 보호 기능 내장 기판(10c)에 대하여, 도 9 및 도 10을 참조하면서 설명한다. 도 9는 ESD 보호 기능 내장 기판(10c)의 구조를 모식적으로 나타내는 사시도이다. 도 10은 ESD 보호 기능 내장 기판(10c)의 회로 구성을 나타내는 전기 회로도이다.
도 9 및 도 10에 나타내는 바와 같이, 실시예 4의 ESD 보호 기능 내장 기판(10c)은, 세라믹 다층기판의 제2기재층(42)에 배선 패턴으로서 내부 신호 라인(45)이 형성되고, ESD 보호부(30)가 형성되어 있다. 세라믹 다층기판의 제3기재층(43)에는 배선 패턴으로서 거의 전면에 그라운드 전극(48)이 형성되어 있다. 제2기재층(42)의 ESD 보호부(30)의 한쪽의 방사전극(46)과, 제3기재층(43)의 그라운드 전극(48) 사이는 비아 도체(via-conductor)(47)에 의해 접속되어 있다.
세라믹 다층기판의 제1기재층(41)에서 제4기재층(44)까지의 각 기재층의 한쪽의 측면(도면에 있어서 앞측(front side)의 측면)에는, 그라운드 단자가 되는 2개의 외부전극(21s)과, 신호가 입력되는 1개의 외부전극(20c)이 형성되어 있다. 도 9에서는 도시하고 있지 않지만, 제1기재층(41)에서 제4기재층(44)까지의 각 기재층의 다른쪽의 측면(도 9에 있어서 뒷측의 측면)에는, 한쪽의 측면과 마찬가지로, 그라운드 단자가 되는 2개의 외부전극(21t)과, 신호가 출력되는 1개의 외부전극(22c)이 형성되어 있다. 제3기재층(43)에 형성된 그라운드 전극(48)은 그라운드 단자가 되는 외부전극(21s,21t)에 접속되는데, 신호가 입출력되는 외부전극(20c,22c)에는 접속되지 않는다.
즉, 제2기재층(42)의 내부 신호 라인(45)에 의해 입력단자 및 출력단자가 되는 외부전극(20c,22c)간의 신호 라인(28y)이 형성되어 있다. 또한 제3기재층(43)의 그라운드 전극에 의해, 그라운드 단자가 되는 외부전극(21s,21t)간의 스트립 라인(28x,28z)이 형성되어 있다. 신호 라인(28y)과 스트립 라인(28z) 사이에는 ESD 보호부(30)가 형성되어 있다. 선로 임피던스는 소망하는 값이 되도록 설계할 수 있다.
신호 전송 라인에 ESD 보호 소자를 사용할 경우, 프린트 기판상의 신호선을 절단하여 ESD 보호 소자 내의 신호선으로 접속하는 경우가 있다. 이러한 구성으로 함으로써 프린트 기판의 설계 자유도가 증가한다는 이점이 있기 때문이다. 그러나 ESD 보호 소자의 부분에 있어서, 선로 임피던스(프린트 기판상에서는 통상 50~300Ω정도로 설계됨)의 불연속점이 생기기 때문에 신호 전송 품질이 열화한다.
이에 대하여, 실시예 4의 ESD 보호 기능 내장 기판(10c)은, 세라믹 다층기판으로 스트립 라인을 구성하고 있고, 선로 임피던스를 프린트 기판의 임피던스에 매칭시킬 수 있으므로 신호 전송 품질의 열화를 막을 수 있다.
<실시예 5> 실시예 5의 ESD 보호 기능 내장 기판(10d)에 대하여, 도 11 및 도 12를 참조하면서 설명한다. 도 11은 ESD 보호 기능 내장 기판(10d)의 단면 구조를 모식적으로 나타내는 개요도이다. 도 12는 ESD 보호 기능 내장 기판(10d)의 회로 구성을 나타내는 전기 회로도이다.
도 11 및 도 12에 나타내는 바와 같이, 실시예 5의 ESD 보호 기능 내장 기판(10d)은 세라믹 다층기판(12) 내에 공진회로(34)와 ESD 보호부(30)를 내장하고 있다.
ESD 보호부는, 입력단자가 되는 외부전극(20)과 그라운드 단자가 되는 외부전극(21) 사이에 접속되고, ESD 보호부(30)보다도 후단, 즉 출력단자가 되는 외부전극(22)측에 공진회로(34)가 접속되어 있다.
도 11 및 도 12에는, 공진회로(34)로서 인덕터 소자(24x,24y)와 커패시터 소자(26x,26y,26z)를 사용한 밴드패스 필터(bandpass filter)를 나타내고 있는데, 이것은 일례이며, 예를 들면 전극 배선을 사용한 스트립 라인에 의한 공진회로로 바꿔도 상관없다.
공진회로는, 예를 들면 자계 결합을 사용한 근거리 통신의 안테나 단에 사용되고, 안테나에 입출력하는 자계 신호를 감도 좋게 추출하기 위해 사용된다. 이와 같은 안테나부는 외부로부터의 ESD에 노출되기 쉬우면서, 취급하는 신호가 고주파이기 때문에 ESD 보호가 어려운 부분이다.
실시예 5의 ESD 보호 기능 내장 기판(10d)은, ESD 보호부(30)가 저용량이며 임피던스가 높기 때문에, 이러한 공진회로의 Q를 내리지 않는다는 이점이 있다.
<실시예 6> 실시예 6의 ESD 보호 기능 내장 기판(10e)에 대하여, 도 13을 참조하면서 설명한다. 도 13은 ESD 보호 기능 내장 기판(10e)의 단면 구조를 모식적으로 나타내는 개요도이다.
도 13에 나타내는 바와 같이, 실시예 6의 ESD 보호 기능 내장 기판(10e)은, 세라믹 다층기판(12)의 상면(12t)에 IC(50)나, IC 이외의 실장 부품(52,54)이 실장된 모듈 부품으로서, 실시예 1과 마찬가지로, 세라믹 다층기판(12)의 내부에 인덕터 소자, 커패시터 소자, 배선 패턴, ESD 보호부(30,30e)를 내장하고, 세라믹 다층기판의 하면(12s)에는 외부전극(20,21,22)이 마련되어 있다.
도 13에는, 세라믹 다층기판(12)의 편측(片側)에만 부품 탑재하고 있는 경우를 예시하고 있는데, 부품은 세라믹 다층기판(12)의 양면에 탑재해도 상관없고, 세라믹 다층기판에 오목부를 마련하여, 그 안에 부품을 탑재해도 상관없으며, 세라믹 다층기판의 측면에 부품을 탑재해도 상관없다.
실시예 6의 ESD 보호 기능 내장 기판(10e)은, 세라믹 다층기판(12) 내에 ESD 보호부(30,30e)를 가지는 모듈 부품이기 때문에, 같은 기능을 따로따로의 부품으로 구성한 경우에 비해, 비용면이나 점유 체적 면에서 유리해진다.
ESD 보호부(30e)는, 세라믹 다층기판(12)의 상면(12t)이 되는 기재층의 반대측 면에, 세라믹 다층기판(12)의 상면(12t)에 실장되는 IC(50)의 바로 아래에 배치되도록 형성되어 있다. 이와 같이 IC(50)의 바로 아래에 ESD 보호부(30e)를 배치함으로써, IC(50)에 대한 ESD 보호 성능을 높일 수 있다.
또한 외부전극(20,21)과, 외부전극(20,21)에 접속되는 ESD 보호부(30)는, 세라믹 다층기판의 단일의 기재층의 양측에 서로 거의 대향하도록 형성되어 있다. 이와 같이, 모듈 단자가 되는 외부전극(20,21)의 근방에 ESD 보호부(30)를 배치함으로써, 모듈 내부에 침입하는 ESD 전압을 모듈의 입구에서 차단할 수도 있다.
실시예 6의 ESD 보호 기능 내장 기판(10e)은 설계 유연성이 높기 때문에, 다양한 ESD 보호의 니즈에 대응할 수 있다. 특히 ESD 보호부의 체적이 작기 때문에, 모듈 내부의 각처에 ESD 보호부를 배치하는 것이 가능하다.
다음으로, 실시예 1~6의 변형예에 대하여 설명한다.
<변형예 1> 변형예 1의 ESD 보호부에 대하여, 도 14를 참조하면서 설명한다. 변형예 1의 ESD 보호부는 실시예 1의 ESD 보호부(30)와 거의 동일하게 구성되어 있다. 이하에서는 상이점을 중심으로 설명하며, 같은 구성 부분에는 같은 부호를 사용한다.
도 14는 ESD 보호부의 단면이다. 도 14에 나타내는 바와 같이, ESD 보호부는 공동부(13)의 바로 아래에만 혼합부(14a)가 형성되어 있다. 즉, 혼합부(14a)는 방전전극(16,18)의 대향부(17,19)와 혼합부(14)가 겹치는 방향(도면에 있어서 상하 방향)으로 투시했을 때, 공동부(13)의 둘레 가장자리에 접하면서, 공동부(13)의 둘레 가장자리보다도 내측에만 형성되어 있다.
이와 같이 혼합부(14a)를 공동부(13)의 바로 아래에만 형성함으로써 공동부(13)의 형상의 불균일이 작아진다. 그 결과, 방전전극(16,18)의 대향부(17,19) 사이의 간격(15)의 불균일이 작아져 방전 개시 전압을 정밀도 높게 설정할 수 있다.
<변형예 2> 변형예 2의 ESD 보호부에 대하여 도 15를 참조하면서 설명한다. 도 15는 도 4와 같이 방전전극(16b,18b)에 평행한 단면도이다.
도 15에 나타내는 바와 같이, 공동부(13) 내에 배치되어 있는 한쪽의 방전전극(18b)의 대향부(19b)의 폭은, 공동부(13) 내에 배치되어 있는 다른 쪽의 방전전극(16b)의 대향부(17b)의 폭보다도 넓다. 한쪽의 방전전극(18b)은 그라운드측에 접속된다. 다른 쪽의 방전전극(18b)은 정전기로부터 보호되는 회로측에 접속된다.
회로측에 접속되는 방전전극(16b)의 대향부(17b)의 폭이, 그라운드측에 접속되는 방전전극(18b)의 대향부(19b)의 폭보다도 좁으면, 회로측으로부터 그라운드측에의 방전이 발생하기 쉬워진다. 또한 그라운드측의 방전전극(18b)의 전극 면적을 크게 함으로써 그라운드에의 접속 저항을 작게 할 수 있어, 회로측으로부터 그라운드측에의 방전이 더욱 발생하기 쉬워진다. 그 때문에, 변형예 2의 ESD 보호부는 회로의 파괴를 확실하게 방지할 수 있다.
<변형예 3> 변형예 3의 ESD 보호부에 대하여 도 16을 참조하면서 설명한다. 도 16은 방전전극(16c,18c)에 평행한 단면도이다.
도 16에 나타내는 바와 같이, 공동부(13) 내에 배치되고 한쪽의 방전전극(18c)의 대향부(19c)의 선단(19s)은 직선상이며 평평하지만, 공동부(13) 내에 배치되어 있는 다른 쪽의 방전전극(16c)의 대향부(17c)의 선단(17s)은 뾰족하다. 한쪽의 방전전극(18c)은 그라운드측에 접속된다. 다른 쪽의 방전전극(16c)은 정전기로부터 보호되는 도시하지 않은 회로측에 접속된다.
방전전극(16c)의 대향부(17c)의 선단(17s)이 뾰족하면 방전이 발생하기 쉬워진다. 그 때문에, 변형예 3의 ESD 보호부는 회로의 파괴를 확실하게 방지할 수 있다.
<변형예 4> 변형예 4의 ESD 보호부에 대하여 도 17을 참조하면서 설명한다. 도 17은 방전전극(16d,16e,18d)에 평행한 단면도이다.
도 17에 나타내는 바와 같이, 2개의 방전전극(16d,16e)과 하나의 방전전극(18d)이 쌍이 되고, 각각의 대향부(17d,19d)가 공동부(13) 내에 배치되어 있다. 한쪽의 방전전극(18d)의 대향부(19d)의 선단(19t)은 직선상으로 평평하지만, 다른 쪽의 방전전극(16d,16e)의 대향부(17d)의 선단(17t)은 뾰족하다. 한쪽의 방전전극(18d)은 그라운드측에 접속된다. 다른 쪽의 방전전극(16d,16e)은 정전기로부터 보호되는 회로측에 접속된다.
회로측의 방전전극(16d,16e)의 대향부(17d)의 선단(17t)이 뾰족하면 방전이 발생하기 쉬워진다. 그 때문에, 변형예 4의 ESD 보호부는 회로의 파괴를 확실하게 방지할 수 있다.
또한 변형예 4의 ESD 보호부는, 방전전극(18d)과 1개의 방전전극(16d) 사이와, 방전전극(18d)과 다른 1개의 방전전극(16e) 사이에 있어서, 각각 따로따로 방전이 발생하기 때문에, 방전전극(16d,16e)을 각각 다른 회로에 접속하여 사용할 수 있다. 이 경우, 전자기기 내에서의 ESD 보호 디바이스의 사용 개수를 삭감할 수 있어, 전자기기 내의 회로도 소형화할 수 있다.
<변형예 5> ESD 보호부를 내장하는 세라믹 다층기판에 수축 억제층과 기재층이 교대로 적층된 무수축 기판을 사용한다.
기재층은, 제1의 세라믹 재료를 포함하는 1장 또는 복수장의 세라믹 그린시트가 소결되어 이루어지고, 세라믹 다층기판의 기판 특성을 지배한다. 구속층은 제2의 세라믹 재료를 포함하는 1장 또는 복수장의 세라믹 그린시트로 이루어진다.
각 기재층의 두께는 소성 후에 8㎛~100㎛인 것이 바람직하다. 각 기재층의 소성 후의 두께는 반드시 상기 범위 내에 한정되는 것은 아니지만, 구속층에 의해 소성시에 구속될 수 있는 최대 두께 이하로 억제하는 것이 바람직하다. 기재층의 두께는 반드시 각 층이 같을 필요는 없다.
제1의 세라믹 재료로서는, 소성 중에 그 일부(예를 들면 유리 성분)가 구속층에 침투하는 것이 사용된다. 또한 제1의 세라믹 재료로서는, 은이나 구리 등의 저융점 금속으로 이루어지는 도체 패턴과 동시 소성할 수 있도록, 비교적 저온, 예를 들면 1050℃이하로 소성 가능한 LTCC(Low Temperature Co-fired Ceramic; 저온 소성 세라믹)를 사용하는 것이 바람직하다. 구체적으로는, 알루미나와 붕규산계 유리를 혼합한 유리 세라믹이나, 소성 중에 유리 성분을 생성하는 Ba-Al-Si-O계 세라믹 등을 사용할 수 있다.
제2의 세라믹 재료는, 기재층으로부터 침투해 온 제1의 세라믹 재료의 일부에 의해 고착되고, 이것에 의해, 구속층이 고화하는 동시에 인접하는 기재층과 구속층이 접합된다.
제2의 세라믹 재료로서는, 알루미나나 지르코니아를 사용할 수 있다. 구속층은, 제1의 세라믹 재료보다도 높은 소결 온도를 가지는 제2의 세라믹 재료를 미소결인 채로 함유한다. 그 때문에, 구속층은 기재층에 대하여 소성 과정에서 면 방향의 수축을 억제하는 기능을 발휘한다. 또한 상술한 바와 같이, 구속층은 제1의 세라믹 재료의 일부가 침투함으로써 고착, 접합된다. 그 때문에, 엄밀하게는 기재층 및 구속층의 상태나 소망하는 구속력, 소성 조건에도 의존하지만, 구속층의 두께는 대개 소성 후에 1㎛~10㎛인 것이 바람직하다.
방전전극, 내부전극이나 비아 전극의 전극 재료는, 기재층과 동시 소성이 가능한 도전성 성분을 주성분으로 하는 것이면 되고, 널리 공지인 것이 사용 가능하다. 구체적으로는 Cu, Ag, Ni, Pd, 및 그들의 산화물, 합금 성분이 사용 가능하다.
<정리> 이상에 설명한 바와 같이, ESD 보호 소자로서 기능하는 ESD 보호부를 절연성 기판과 일체화함으로써 실장 면적을 억제할 수 있으므로, 회로의 소형화가 용이하다. 또한 ESD 보호부를 절연 기판 내에 마련함으로써 배선 거리를 짧게 하여 ESD 보호 기능을 충분히 발휘시킬 수 있다.
절연성 기판에 세라믹 다층기판을 사용하면, ESD 보호 소자를 세라믹 다층기판으로 제조하는 경우에 비해 공수가 증가하지 않고, ESD 보호 기능 내장 기판을 제작할 수 있다.
또한 ESD 보호부에 있어서, 금속재료와 세라믹 재료의 혼합에 의해 세라믹 재료와 전극 재료의 중간의 수축 거동을 가지는 재료를, 방전전극과 세라믹 다층기판 사이 및 방전전극의 선단간의 갭부에 배치하여 혼합부를 형성하면, 방전전극과 세라믹 다층기판 사이에 작용하는 응력을 작게 할 수 있고, 방전전극의 단선이나 방전전극의 델라미네이션, 공동부에서의 방전전극의 박리나 방전전극의 수축 불균일에 의한 방전 갭폭의 불균일, 쇼트 등이 생기기 어려워진다. 따라서, ESD 보호부에서의 방전 개시 전압을 정밀도 높게 설정할 수 있어, ESD 보호 기능의 신뢰성을 높일 수 있다.
또한 ESD 보호부의 용량이 0.1pF이하 정도로 매우 작은데다, 300MHz~수 GHz의 주파수 영역에서도 단자간 임피던스가 충분히 커서, 다른 회로의 특성에 영향을 미치지 않기 때문에, 고주파용 LC 필터의 전단에 적용할 수 있어 ESD 보호 기능을 충분히 발휘할 수 있다.
종래의 배리스터나 제너 다이오드에서는, 정전 용량은 작아도 고작 2pF정도까지이고, 적용할 수 있는 주파수 범위는 약 300MHz까지이다. 이에 대하여, 본 발명의 실시예의 ESD 보호 기능 내장 기판의 ESD 보호부의 정전 용량은, 예를 들면 1/20까지 작게 할 수 있으므로, 적용 가능한 주파수 영역이 20배 정도 넓어진다. 즉 300MHz~6GHz의 고주파 영역에 적용할 수 있다.
고주파용 IC는 정전기로 파괴하기 쉬운 한편, 수 pF의 용량을 가하면 정상적인 동작을 할 수 없게 된다는 점에서 ESD 대책이 곤란한 부품이다. 그러나 본 발명의 실시예의 ESD 보호 기능 내장 기판의 ESD 보호부의 정전 용량은, 예를 들면 0.1pF정도로 매우 작기 때문에 고주파 IC의 보호용에 적용할 수 있다.
또한 IC를 탑재하는 세라믹 다층기판 내에, ESD 보호 소자가 되는 ESD 보호부를 형성함으로써, ESD 보호부와 IC의 거리를 짧게 할 수 있어 양자간의 배선 임피던스에 의한 보호 기능 열화가 적다.
또한 본 발명은, 상기 실시의 형태에 한정되는 것은 아니며, 다양한 변경을 가해 실시하는 것이 가능하다.
예를 들면, 절연성 기판의 내부에, 인덕터(L)나 커패시터(C)에 한정되지 않고 저항(R)을 포함하는 회로 소자를 형성해도 된다.
10, 10a~10e: ESD 보호 기능 내장 기판
12, 12a: 세라믹 다층기판(절연성 기판, 세라믹 기판)
13: 공동부
14, 14a: 혼합부
14k: 금속재료
15: 간격
16, 16b, 16c, 16d, 16e: 방전전극
17, 17b, 17c, 17d: 대향부
17k, 17s, 17t: 선단
18, 18b, 18c, 18d: 방전전극
19, 19b, 18c, 19d: 대향부
19k, 19s, 19t: 선단
20, 20a, 20c: 외부전극(신호 입력부)
21, 21a, 21s, 21t: 외부전극
22, 22a, 22c: 외부전극
24, 24a, 24b, 24x, 24y: 인덕터 소자(회로 소자)
26, 26x, 26y, 26z: 커패시터 소자(회로 소자)
28, 28b: 배선 패턴
30, 30e: ESD 보호부
50: IC
12, 12a: 세라믹 다층기판(절연성 기판, 세라믹 기판)
13: 공동부
14, 14a: 혼합부
14k: 금속재료
15: 간격
16, 16b, 16c, 16d, 16e: 방전전극
17, 17b, 17c, 17d: 대향부
17k, 17s, 17t: 선단
18, 18b, 18c, 18d: 방전전극
19, 19b, 18c, 19d: 대향부
19k, 19s, 19t: 선단
20, 20a, 20c: 외부전극(신호 입력부)
21, 21a, 21s, 21t: 외부전극
22, 22a, 22c: 외부전극
24, 24a, 24b, 24x, 24y: 인덕터 소자(회로 소자)
26, 26x, 26y, 26z: 커패시터 소자(회로 소자)
28, 28b: 배선 패턴
30, 30e: ESD 보호부
50: IC
Claims (8)
- 회로 소자 또는 배선 패턴의 적어도 한쪽을 내장하는 절연성 기판과,
상기 절연성 기판의 내부에 형성된, 적어도 하나의 공동부(空洞部)와,
상기 공동부의 내에 간격을 마련하여 선단끼리가 대향하도록 배치된 대향부를 가지고, 상기 회로 소자 또는 상기 배선 패턴과 전기적으로 접속된, 적어도 한쌍의 방전전극을 포함하고,
상기 절연성 기판은, 상기 방전전극이 마련된 표면 근방이며, 적어도 상기 방전전극의 상기 대향부 및 상기 대향부간의 부분에 인접해서 배치되는, 금속재료와 상기 절연성 기판을 구성하는 절연재료를 포함하는 혼합부를 포함한 것을 특징으로 하는 ESD 보호 기능 내장 기판. - 삭제
- 제1항에 있어서,
상기 혼합부는, 상기 대향부 및 상기 대향부간에만 인접해서 배치된 것을 특징으로 하는 ESD 보호 기능 내장 기판. - 제1항 또는 제3항에 있어서,
상기 방전전극의 상기 대향부와 상기 혼합부가 겹치는 방향으로 투시했을 때, 상기 혼합부는, 상기 공동부의 둘레 가장자리에 접해서 상기 둘레 가장자리보다도 내측에만 형성되어 있는 것을 특징으로 하는 ESD 보호 기능 내장 기판. - 제1항 또는 제3항에 있어서,
상기 절연성 기판은 세라믹 기판인 것을 특징으로 하는 ESD 보호 기능 내장 기판. - 제1항 또는 제3항에 있어서,
상기 절연성 기판의 신호 입력부 부근에, 상기 공동부 및 상기 방전전극이 형성되어 있는 것을 특징으로 하는 ESD 보호 기능 내장 기판. - 제1항 또는 제3항에 있어서,
상기 회로 소자 또는 상기 배선 패턴은, 고주파용 회로를 구성하고 있는 것을 특징으로 하는 ESD 보호 기능 내장 기판. - 제1항 또는 제3항에 있어서,
상기 절연성 기판상 또는 상기 절연성 기판 내에, IC가 실장되어 있는 것을 특징으로 하는 ESD 보호 기능 내장 기판.
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