以下、本発明の積層型誘電体フィルタの実施の形態の例を、添付の図面に基づいて詳細に説明する。
(第1の例)
図1は、本発明の積層型誘電体フィルタ10について実施の形態の第1の例を模式的に示す斜視図であり、図2は、図1に示す積層型誘電体フィルタ10の内部構造を模式的に示す分解斜視図であり、図3は、図1および図2に示す積層型誘電体フィルタ10の等価回路図である。
図1に示す積層型誘電体フィルタ10は、複数の誘電体層1a〜1iが積層された、対となる第1側面2および第2側面3を有する積層体1と、第1側面2に形成された接地端子30と、第1側面2の接地端子30の両側に接地端子30との間にそれぞれ静電容量を有するように近接して形成された2つの第1端子21a,22aと、第2側面3に2つの第1端子21a,22aにそれぞれ電気的に接続されて形成された2つの第2端子21b,22bと、積層体1の内部で2つの第1端子21a,22aと2つの第2端子21b,22bとの間にそれぞれ形成された、接地端子30と第1端子21a,22aとの間に容量素子C1,C2が配置されている2つのフィルタ回路F1,F2とを具備する。
上記の構成により、接地端子30および2つの第1端子21a,22aは同じ第1側面2に形成されているので、1つのスクリーン印刷用のマスクまたは1つの転写版を用いて、接地端子30および2つの第1端子21a,22aをそれぞれの間隔を正確に設定して形成することができる。その結果、接地端子30と2つの第1端子21a,22aとの間に配置された容量素子C1,C2に結合する、接地端子30と2つの第1端子21a,22aとの間のそれぞれの静電容量の大きさを予め正確に設定することができる。従って、接地端子30および2つの第1端子21a,22aとの間に生じるそれぞれの静電容量の大きさに応じて、予め2つのフィルタ回路F1,F2の設計をすることができる。その結果、ノイズに対する減衰特性が高い積層型誘電体フィルタ10を得ることができる。
以下、本発明の積層型誘電体フィルタの実施の形態の例においては、図2および図3に示す例において、右側から順番に第1フィルタ回路F1および第2フィルタ回路F2と称する。また、第1側面2に形成された端子を第1端子として、第2側面3に形成された端子を第2端子とする。また、2つの第1端子21a,22aのうち、第1フィルタ回路F1に対応する方を第1端子21aとし、第2フィルタ回路F2に対応する方を第1端子22aとする。また、2つの第2端子21b,22bのうち、第1フィルタ回路F1に対応する方を第2端子21bとし、第2フィルタ回路F2に対応する方を第2端子22bとした。
本例の積層型誘電体フィルタ10は、図1に示すように、第1および第2フィルタ回路F1,F2(図1中に符号なし)を内蔵した積層型誘電体フィルタ10の外表面に、第1フィルタ回路F1の第1端子21aおよび第2端子21b,第2フィルタ回路F2の第1端子22a,第2端子22bおよび第1,第2フィルタ回路F1、F2の入力側で共有される接地端子30がそれぞれ形成されている。
1つのフィルタ回路は、両端が一対の第1および第2端子に接続されたインダクタ素子と、第1端子および接地端子30の間に配置された容量素子で構成されている。すなわち、図3に示すように、図3中の右側における1つのフィルタ回路F1は、両端が一対の第1端子21aおよび第2端子21bに接続されたインダクタ素子L1と、第1端子21aおよび接地端子30の間に配置された容量素子C1で構成されており、図3中の左側における1つのフィルタ回路F2は、両端が一対の第1端子22aおよび第2端子22bに接続されたインダクタ素子L2と、第1端子22aおよび接地端子30の間に配置された容量素子C2で構成されている。つまり、図3は、このような構成のフィルタ回路を2つ内蔵している積層型誘電体フィルタ10の等価回路を示すものである。
図2に示すように、積層型誘電体フィルタ10は、誘電体層1a〜1iが積層されて構成されており、誘電体層1b〜1iの各層には第1,第2フィルタ回路F1,F2を構成する各種電極やインダクタパターンが形成されている。
例えば、図2に示す積層型誘電体フィルタ10の第1フィルタ回路F1は、誘電体層1b〜1f上に形成されたインダクタパターン41a〜41eと、誘電体層1g上に形成されたグランド電極50と、誘電体層1h上に形成された容量電極61と、誘電体層1i上に形成されたグランド電極70と、インダクタパターン41a〜41eを相互に接続するビアホール導体81a〜81dとから成る。そして、インダクタパターン41a〜41eおよびこれらを接続するビアホール導体81a〜81dによって、所定の巻き数を有するコイル状のインダクタ素子L1が構成されている。
また、グランド電極70は、誘電体層1hを介して対向する容量電極61との間で容量C1を形成している。また、インダクタ素子L1の両端部に位置するインダクタパターン41e,41aは、積層型誘電体フィルタ10の外表面に導出されて第1および第2端子21a,21bにそれぞれ接続されている。同様に、容量電極61は第1端子21aに、グランド電極50,70は接地端子30にそれぞれ接続されている。
同様に、図2に示す積層型誘電体フィルタ10の第2フィルタ回路F2は、誘電体層1b〜1f上に形成されたインダクタパターン42a〜42eと、誘電体層1g上に形成されたグランド電極50と、誘電体層1h上に形成された容量電極62と、誘電体層1i上に形成されたグランド電極70と、インダクタパターン42a〜42eを相互に接続するビアホール導体(図示せず)とから成る。そして、インダクタパターン42a〜42eおよびこれらを接続するビアホール導体(図示せず)によって、所定の巻き数を有するコイル状のインダクタ素子L2が構成されている。
また、グランド電極70は、誘電体層1hを介して対向する容量電極62との間で容量C2を形成している。また、インダクタ素子L2の両端部に位置するインダクタパターン42e,42aは、積層型誘電体フィルタ10の外表面に導出されて第1および第2端子22a,22bにそれぞれ接続されており、同様に、容量電極62は第1端子22aに、グランド電極50,70は接地端子30にそれぞれ接続されている。
このようにして、図3の等価回路で示されるような、2つのフィルタ回路F1,F2を内蔵した積層型誘電体フィルタ10が構成されている。
本例の積層型誘電体フィルタ10は、携帯電話または小型PC(Personal Computer)等の移動体通信機器内部における、LCD,メモリー部,RF回路およびカメラ部等の各構成部への信号を伝送するための信号ライン等で使用される。この信号ラインには外部からのノイズが重畳しやすいので、信号ラインのノイズを減衰させるために用いられる。また、積層型誘電体フィルタ10は、携帯電話または小型PC等の他にも、カーナビゲーションシステムやテレビ等の高周波信号が使用されるデジタル機器に使用される。
積層型誘電体フィルタ10は、複数の誘電体層1a〜1iを積層した構成となっており、誘電体層1a〜1iの材料としては、例えばTiO2−Nd2O3−BaTiO3系等の高誘電率のセラミック材料が用いられる。なお、各誘電体層1a〜1iの厚みは、例えば5μm〜300μmに適宜設定される。
各誘電体層1b〜1iに形成される各種電極、インダクタパターン41a〜41e,42a〜42eおよびビアホール導体の材料としては、AgまたはAg−Pd合金もしくはAg−Pt合金等のAgを主成分とする合金などから成る導電材料、あるいはCuまたはCu−Zn合金,Cu−Sn合金,Cu−Ag合金もしくはCu−Ni合金等のCuを主成分とする合金などから成る導電材料を用いることができ、各種電極の厚みは、例えば5μm〜25μm程度に適宜設定される。
なお、積層型誘電体フィルタ10は、以下に示すようなセラミックグリーンシート積層法により作製される。
具体的には、まずセラミック原料粉末に適当な有機溶剤等を添加し混合して泥漿状にするとともに、ドクターブレード法等を用いることによってセラミックグリーンシートを形成する。
次に、得られたセラミックグリーンシートにスクリーン印刷法等によって、各種電極、インダクタパターン41a〜41e,42a〜42eおよびビアホール導体を形成して、これらを積層し圧着して積層体1の成形体を形成する。
次に、この積層体1の成形体を所定の大きさに分割して、800〜1050℃で焼成することにより焼結した積層体1が得られる。
次に、得られた積層体1の角部に、マイクロクラックの除去および欠けの発生を防止する目的で、バレル研磨等による面取りを施す。
次に、面取りが施された積層体1の表面に、Ag,Ag−Pd合金またはAg−Pt合金等から成る導電材料から成る接地端子30および入出力端子(第1端子21a,22aおよび第2端子21b,22b)を形成する。このとき、接地端子30および入出力端子となる導体ペーストを、積層体1の表面にディップ法またはスクリーン印刷法等によって所定パターンに塗布する。次に、導体ペーストが塗布された積層体1を焼成して、接地端子30および入出力端子を形成する。そして、接地端子30および入出力端子の表面に、必要に応じてNiメッキ層,Auメッキ層,Snメッキ層または半田メッキ層等のメッキ層を形成して、積層型誘電体フィルタ10を得る。
接地端子30は、2つの第1端子21a,22aの間の位置に、2つの第1端子21a,22aとの間にそれぞれ静電容量を有するように近接して形成されている。接地端子30および2つの第1端子21a,22aは積層体1の同じ第1側面2に形成されているので、接地端子30および2つの第1端子21a,22aのそれぞれの間隔を正確に設定できる。従って、接地端子30と2つの第1端子21a,22aとの間に配置されたそれぞれの容量素子C1,C2に結合する、それぞれの静電容量の大きさを予め正確に設定することができる。従って、接地端子30と2つの第1端子21a,22aとの間に配置された容量素子C1,C2に結合する、それぞれの静電容量の大きさに応じて、予め2つのフィルタ回路F1,F2の設計をすることができる。その結果、所望のフィルタ特性を有する2つのフィルタ回路F1,F2を備えた、ノイズに対する減衰特性が高い積層型誘電体フィルタ10を供給することができる。
例えば、接地端子30および第1端子21aとの間隔と、接地端子30および第1端子22aとの間隔が同じになるように、接地端子30が2つの第1端子21a,22aの間に形成されている場合には、接地端子30と2つの第1端子21a,22aとの間にそれぞれ生じる静電容量の大きさは同じになる。従って、同じ大きさの静電容量が、接地端子30と2つの第1端子21a,22aとの間に配置された容量素子C1,C2にそれぞれ結合するように設定することができる。従って、接地端子30と2つの第1端子21a,22aとの間にそれぞれ生じる静電容量を見込んだ2つのフィルタ回路F1,F2の設計をすることができるので、所望のフィルタ特性を有する2つのフィルタ回路F1,F2とすることができるとともに、ノイズに対する減衰特性が高い積層型誘電体フィルタ10を得ることができる。
また、例えば、接地端子30および第1端子21aの間隔が接地端子30および第1端子22aの間隔の2倍となるように、接地端子30が2つの第1端子21a,22aの間に形成されている場合には、接地端子30および第1端子21aの間に生じる静電容量の大きさを、接地端子30および第1端子22aの間に生じる静電容量の大きさの0.5倍となるように予め設定することができる。従って、接地端子30と2つの第1端子21a,22aとの間にそれぞれ生じる静電容量を見込んだ2つのフィルタ回路F1,F2の設計をすることができるので、所望のフィルタ特性を有する2つのフィルタ回路F1,F2とすることができるとともに、ノイズに対する減衰特性が高い積層型誘電体フィルタ10を得ることができる。
なお、接地端子30と2つの第1端子21a,22aとの間に生じる静電容量が、第1および第2のフィルタ回路F1,F2に配設されている、接地端子30と第1端子21a,22aとの間の容量素子C1,C2にそれぞれ結合した結果、結合した静電容量の合計が第1のフィルタ回路F1と第2のフィルタ回路F2とで同じになるのが好ましい。この場合には、第1および第2フィルタ回路F1,F2における容量素子C1,C2の構成および静電容量値をそれぞれ同じになるように設計して、相互にフィルタ特性が同じであるフィルタとしておけば、接地端子30を基準として、左右対称に2つのフィルタ回路F1,F2を形成した積層型誘電体フィルタ10とすることができる。従って、この積層型誘電体フィルタ10を回路基板に配置する際に、積層型誘電体フィルタ10の向きを考慮する必要がなくなるので、回路基板への配置が容易になるという点で好ましいものとなる。
接地端子30および2つの第1端子21a,22aは、図1に示すように、積層体1の第1側面2において、上下方向に平行な帯状となるように形成されているのが好ましい。この場合には、積層体1の内部のインダクタパターン41a〜41e,42a〜42eおよび容量電極61,62の、各誘電体層1b〜1iにおける位置と2つの第1端子21a,22aに対する位置とを対応させることが容易となる。
例えば、2つの第1端子21a,22aを、第1側面2において上下方向に平行な帯状となるように形成し、2つの第1端子21a,22a間の間隔を同じとする場合であれば、各誘電体層1b〜1iにおけるインダクタパターン41a〜41e,42a〜42e同士の間隔および容量電極61,62同士の間隔を、互いに同じとなるように形成すればよい。従って、各誘電体層1b〜1iにおけるインダクタパターン41a〜41e,42a〜42eおよび容量電極61,62と2つの第1端子21a,22aとの位置を容易に対応させることができるので、所望のフィルタ特性を有する積層型誘電体フィルタ10の作製が容易となる。
また、接地端子30および2つの第1端子21a,22aは、図1における積層体1の上下方向を縦とし、図1における積層体1の短い方の辺の方向を横とし、図1における積層体1の長い方の辺の方向を奥行としたときに、例えば、積層体1の第1側面2において縦が0.5mm〜1.0mm程度で、奥行が0.2mm〜0.3mm程度の帯形状であり、積層体1の上面および下面において横が0.2mm〜0.3mm程度で、奥行が0.2mm〜0.3mm程度の半楕円形状の形状である。また、接地端子30および2つの第1端子21a,22aの厚みは、例えば10μm〜25μm程度である。
また、接地端子30および2つの第1端子21a,22aの間隔は、例えば積層体1の第1側面2において奥行方向に0.1mm〜2mm程度である。また、積層体1の第2側面3における第2端子21b,22bの形状、寸法、厚みおよび間隔は、第1側面2における第1端子21a,22aと同様である。
また、接地端子30および2つの第1端子21a,22aの形状は、第1側面2において、斜線状の平行な帯状または楕円形状等であってもよいものである。
図3において、第1フィルタ回路F1は、入力側端子(第1端子)21aと出力側端子(第2端子)21bとの間にインダクタ素子L1が接続されており、入力側端子(第1端子)21aと接地端子30との間に容量素子C1が配置されている。
また、同様に、第2フィルタ回路F2は、入力側端子(第1端子)22aと出力側端子(第2端子)22bとの間にインダクタ素子L2が接続されており、入力側端子(第1端子)22aと接地端子30との間に容量素子C2が配置されている。
本例の第1および第2のフィルタ回路F1,F2は互いに同じ構成から成るものであるが、両者の構成は異なっていてもよい。例えば、インダクタ素子、抵抗素子および容量素子の組合せ、個数、回路定数等が異なっていてもよいものである。
(第2の例)
図4は、本発明の積層型誘電体フィルタ80について実施の形態の第2の例を模式的に示す斜視図であり、図5は、図4の積層型誘電体フィルタ80の内部構造を模式的に示す分解斜視図であり、図6は、図4および図5に示す積層型誘電体フィルタ80の等価回路図である。なお、図4〜図6において、図1〜図3と同じ部材は、同じ符号で示している。
図4に示す積層型誘電体フィルタ80では、2つのフィルタ回路F22,F23に並列にそれぞれ少なくとも1つの並列フィルタ回路F21,F24が形成されており、並列フィルタ回路F21,F24に対応する並列第1端子91a,94aおよび並列第2端子91b,94bがそれぞれ積層体1の第1側面2および第2側面3に形成されている。
このような構成により、第1の例の説明において上述した通り、接地端子100aと2つの第1端子92a,93aとの間に配置された容量素子C23,C25に結合する、接地端子100aと2つの第1端子92a,93aとの間に生じるそれぞれの静電容量の大きさを予め正確に設定することができる。また、接地端子100bと2つの第2端子92b,93bとの間に配置された容量素子C24,C26に結合する、接地端子100bと2つの第2端子92b,93bとの間に生じるそれぞれの静電容量の大きさを予め正確に設定することができる。従って、接地端子100aと2つの第1端子92a,93aとの間に生じるそれぞれの静電容量の大きさと、接地端子100bと2つの第2端子92b、93bとの間に生じるそれぞれの静電容量の大きさとを考慮して、予め並列フィルタ回路F21,F24の設計をすることができる。その結果、所望のフィルタ特性を有する4つのフィルタ回路F21〜F24を備えた、ノイズに対する減衰特性が高い積層型誘電体フィルタ80を得ることができる。
また、合計で4つのフィルタ回路F21〜F24を有する積層型誘電体フィルタ80とすることができるので、回路基板等に積層型誘電体フィルタ80を実装する際に、1つのフィルタ回路を有する積層型誘電体フィルタを複数実装する必要がなくなる。その結果、回路基板等の省スペース化、機器の小型化および軽量化を達成することができる。
以下、本例においては、図4に示す等価回路図におけるフィルタ回路を、最も右側から順番に第1,第2,第3,第4フィルタ回路F21,F22,F23,F24という。また、図4において、積層型誘電体フィルタ80の左側の側面が積層体1の入力側の第1側面2に対応し、右側の側面が積層体1の出力側の第2側面3に対応する。
本例の積層型誘電体フィルタ80は、図4に示すように、第1〜第4フィルタ回路F21〜F24を内蔵した積層型誘電体フィルタ80の積層体1の外表面に、第1フィルタ回路F21の入力端子91aおよび出力端子91b、第2フィルタ回路F22の入力端子92aおよび出力端子92b、第3フィルタ回路F23の入力端子93aおよび出力端子93b、第4フィルタ回路F24の入力端子94aおよび出力端子94b、第1〜第4フィルタ回路F21〜F24の入力側で共有される入力側の接地端子100a、ならびに第1〜第4フィルタ回路F21〜F24の出力側で共有される出力側の接地端子100bがそれぞれ形成されている。
そして、1つのフィルタ回路は、両端が一対の入出力端子(第1端子および第2端子)に接続されたインダクタ素子と、入力端子(第1端子または第2端子)および入力側の接地端子100aの間に配置された入力側の容量素子と、出力端子(第1端子または第2端子)および出力側の接地端子100bの間に配置された出力側の容量素子とから構成されている。このような4つのフィルタ回路F21〜F24を内蔵している積層型誘電体フィルタ80の等価回路図は、図6に示すものとなる。
また、図5に示すように、積層型誘電体フィルタ80は、誘電体層1a〜1iが積層されて積層体1が構成されており、誘電体層1a〜1iの各層には第1〜第4フィルタ回路F21〜F24を構成する各種電極やインダクタパターンが形成されている。
例えば、図5に示す例の積層型誘電体フィルタ80の第1フィルタ回路F21は、誘電体層1b〜1f上に形成されたインダクタパターン111a〜111eと、誘電体層1g上に形成されたグランド電極50と、誘電体層1h上に形成された容量電極121,122と、誘電体層1i上に形成されたグランド電極70と、インダクタパターン111a〜111eを相互に接続するビアホール導体81a〜81dとから成る。そして、インダクタパターン111a〜111eおよびこれらを接続するビアホール導体81a〜81dによって、所定の巻き数を有するコイル状のインダクタ素子L21が構成されている。
また、グランド電極70は、誘電体層1hを介して対向する容量電極121,122との間で容量C21,C22をそれぞれ形成している。また、インダクタ素子L21の両端部に位置するインダクタパターン111e,111aは、積層型誘電体フィルタ80の積層体1の外表面に導出されて、入力端子91aおよび出力端子91bにそれぞれ接続されている。同様に、容量電極121,122は入力端子91aおよび出力端子91bに、グランド電極50,70は入力側の接地端子100aおよび出力側の接地端子100bにそれぞれ接続されている。
同様に、図5に示す例の積層型誘電体フィルタ80の右から2番目に位置する第2フィルタ回路F22は、誘電体層1b〜1f上に形成されたインダクタパターン112a〜112eと、誘電体層1g上に形成されたグランド電極50と、誘電体層1h上に形成された容量電極123,124と、誘電体層1i上に形成されたグランド電極70と、インダクタパターン112a〜112eを相互に接続するビアホール導体(図示せず)とから成る。そして、インダクタパターン112a〜112eおよびこれらを接続するビアホール導体(図示せず)によって、所定の巻き数を有するコイル状のインダクタ素子L22が構成されている。
また、グランド電極70は、誘電体層1hを介して対向する容量電極123,124との間で容量C23,C24をそれぞれ形成している。また、インダクタ素子L22の両端部に位置するインダクタパターン112e,112aは、積層型誘電体フィルタ80の積層体1の外表面に導出されて、入力端子92aおよび入出力端子92bにそれぞれ接続されており、同様に、容量電極123,124は入力端子92aおよび出力端子92bに、グランド電極50,70は入力側の接地端子100aおよび出力側の接地端子100bにそれぞれ接続されている。
同様に、図5の積層型誘電体フィルタ80の右から3番目に位置する第3フィルタ回路F23は、誘電体層1b〜1f上に形成されたインダクタパターン113a〜113eと、誘電体層1g上に形成されたグランド電極50と、誘電体層1h上に形成された容量電極125,126と、誘電体層1i上に形成されたグランド電極70と、インダクタパターン113a〜113eを相互に接続するビアホール導体(図示せず)とから成る。そして、インダクタパターン113a〜113eおよびこれらを接続するビアホール導体(図示せず)によって、所定の巻き数を有するコイル状のインダクタ素子L23が構成されている。
また、グランド電極70は、誘電体層1hを介して対向する容量電極125,126との間で容量C25,C26をそれぞれ形成している。また、インダクタ素子L23の両端部に位置するインダクタパターン113e,113aは積層型誘電体フィルタ80の積層体1の外表面に導出されて、入力端子93aおよび入出力端子93bにそれぞれ接続されており、同様に、容量電極125,126は入力端子93aおよび出力端子93bに、グランド電極50,70は入力側の接地端子100aおよび出力側の接地端子100bにそれぞれ接続されている。
同様に、図5の積層型誘電体フィルタ80の右から4番目に位置する第4フィルタ回路F24は、誘電体層1b〜1f上に形成されたインダクタパターン114a〜114eと、誘電体層1g上に形成されたグランド電極50と、誘電体層1h上に形成された容量電極127,128と、誘電体層1i上に形成されたグランド電極70と、インダクタパターン114a〜114eを相互に接続するビアホール導体(図示せず)とから成る。そして、インダクタパターン114a〜114eおよびこれらを接続するビアホール導体(図示せず)によって、所定の巻き数を有するコイル状のインダクタ素子L24が構成されている。
また、グランド電極70は、誘電体層1hを介して対向する容量電極127,128との間で容量C27,C28をそれぞれ形成している。また、インダクタ素子L24の両端部に位置するインダクタパターン114e,114aは積層型誘電体フィルタ80の積層体1の外表面に導出されて、入力端子94aおよび入出力端子94bにそれぞれ接続されており、同様に、容量電極127,128は入力端子94aおよび出力端子94bに、グランド電極50,70は入力側の接地端子100aおよび出力側の接地端子100bにそれぞれ接続されている。
このようにして、図6の等価回路図で示されるような、4つのフィルタ回路F21〜F24を内蔵した積層型誘電体フィルタ80が構成されている。
各誘電体層1a〜1iに形成される各種電極やインダクタパターンおよびビアホール導体の材料や厚みは、第1の例と同様のものとすればよい。
第1〜第4フィルタ回路F21〜F24の回路構成および各素子の回路定数は、図4〜図6に示すように、すべて同じであることが好ましい。また、積層体1の第1側面2の接地端子100aとそれに隣接する第1端子92a,93aとの間に発生する静電容量を見込んだ、第1側面2側の第1〜第4フィルタ回路F21〜F24の回路構成および各素子の回路定数と、積層体1の第2側面3の接地端子100bとそれに隣接する第2端子92b,93bとの間に発生する静電容量を見込んだ、第2側面3側の第1〜第4フィルタ回路F21〜F24の回路構成および各素子の回路定数とは、対称的になっていることが好ましい。このようにした場合には、接地端子100a,100bを基準として回路構成が左右対称であるとともに、第1側面2側と第2側面3側との間でも対称的であることから、積層型誘電体フィルタ80を回路基板等に配置する際に、積層型誘電体フィルタ80の向きを考慮する必要がなくなり、回路基板への配置が容易になるので好ましい。
第1〜第4フィルタ回路F21〜F24の構成および各素子の回路定数を同じにする際には、例えば、第2および第3フィルタ回路F22,F23における、積層体1の第1側面2の接地端子100aと2つの第1端子92a,93aとの間にそれぞれ配置された容量素子C23,C25に結合する静電容量の大きさ、および第2側面3の接地端子100bと2つの第2端子92b,93bとの間にそれぞれ配置された容量素子C24,C26に結合する静電容量の大きさを、結合した後に第1〜第4フィルタ回路F21〜F24の回路定数が同じになるように予め設定しておくとよい。逆にいえば、積層体1の第1側面2の接地端子100aと2つの第1端子92a,93aとの間にそれぞれ配置された容量素子C23,C25の容量値、および第2側面3の接地端子100bと2つの第2端子92b,93bとの間にそれぞれ配置された容量素子C24,C26の容量値を、結合する静電容量を予め差し引いた値として設定しておくとよい。また、以上に示したように、第2および第3フィルタ回路F22,F23の容量素子C23〜C26の容量値の設定を行なう際に、第1および第4フィルタ回路F21,F24の容量素子C21,C22,C27,C28の容量値の大きさについても、容量素子C23〜C26に結合する静電容量の大きさを考慮して、同様に設定しておくことができる。
また、第1〜第4フィルタ回路F21〜F24の構成および各素子の回路定数は、異なっていてもよい。また、第1側面2側の第1〜第4フィルタ回路F21〜F24の回路構成および各素子の回路定数と、第2側面3側の第1〜第4フィルタ回路F21〜F24の回路構成および各素子の回路定数とは、異なっていてもよい。
本発明の積層型誘電体フィルタの実施例を以下に説明する。なお、本実施例においては、図4〜図6に示す構成の積層型誘電体フィルタ80を作製した。
まず、TiO2−Nd2O3−BaTiO3粉末を用いてセラミックペーストを作製し、そのセラミックペーストを用いてドクターブレード法によってセラミックグリーンシートを作製した。
次に、得られたセラミックグリーンシートにAg−Pd合金を含む導体ペーストを用いてスクリーン印刷法によって、各種電極、インダクタパターンおよびビアホール導体を形成して、これらを積層し圧着して積層体1の成形体を作製した。
次に、この積層体1の成形体を所定の個数に分割して、900℃で焼成することにより、焼結した複数の積層体1を得た。
次に、得られたそれぞれの積層体1の角部に面取りを施した。
次に、面取りが施された積層体1の表面に、Ag−Pd合金から成る接地端子100a,100b、第1端子91a〜94aおよび第2端子91b〜94bを形成した。このとき、Ag−Pd合金を含む導体ペーストを、積層体1の表面にスクリーン印刷法によって所定パターンに塗布した。次に、導体ペーストが塗布された積層体1を焼成して、接地端子100a,100b、第1端子91a〜94aおよび第2端子91b〜94bを形成した。そして、接地端子100a,100b、第1端子91a〜94aおよび第2端子91b〜94bの表面にNiメッキ層を被着させて、積層型誘電体フィルタ80を得た。
本実施例の積層型誘電体フィルタ80の積層体1の寸法は、図4における積層体1の上下方向を縦とし、図4における積層体1の短い方の辺の方向を横とし、図4における積層体1の長い方の辺の方向を奥行としたときに、縦が0.7mmで、横が1.25mmで、奥行が2.0mmであり、全体として直方体状の形状であった。
また、接地端子100aおよび第1端子91a〜94aは、積層体1の第1側面2において縦が0.7mmで、奥行が0.2mmの帯状であり、積層体1の上面および下面において横が0.2mmで、奥行が0.2mmの半楕円形状であるものとした。
また、積層体1の第1側面2側の接地端子100aおよび4つの第1端子91a〜94aの間のそれぞれの間隔は、第2および第3フィルタ回路F22,F23の第1端子92a,93aおよび接地端子100aの間にそれぞれ生じる静電容量の大きさが6pFとなるように、積層体1の第1側面2において奥行方向に0.2mmとした。
また、積層体1の第2側面3における接地端子100bおよび第2端子91b〜94bの形状、寸法および間隔は、第1側面2における接地端子100aおよび第1端子91a〜94aと同様とした。
なお、図6に示したように、本実施例の積層型誘電体フィルタ80は、4つのフィルタ回路F21〜F24を有するものであり、それぞれのフィルタ回路は、両端が一対の第1および第2端子に接続されたインダクタL21〜L24と、第1端子91a〜94aおよび第1側面2側の接地端子100aの間に配置された入力側の容量素子C21,C23,C25,C27と、第2端子91b〜94bおよび第2側面3側の接地端子100bの間に配置された出力側の容量素子C22,C24,C26,C28とを有する構成である。
また、インダクタL21〜L24のインダクタンス値は25nHとした。また、第2および第3フィルタ回路F22,F23の第1側面2側および第2側面3側の容量素子C23〜C26の容量値はそれぞれ10pFとし、第1および第4フィルタ回路の第1側面2側および第2側面3側の容量素子C21,C22,C27,C28の容量はそれぞれ16pFとした。つまり、第2および第3フィルタ回路F22,F23の第1端子92a,93aおよび第1側面2側の接地端子100aの間に6pFの静電容量が生じるように、第1端子91a〜94aおよび第1側面2側の接地端子100aを形成し、第2側面3においても、第1側面2と同様に、第2端子91b〜94bおよび第2側面3側の接地端子100bを形成して、結果として第1〜第4フィルタ回路F21〜F24内の全ての容量素子C21〜C28の容量値が同じ16pFとなるようにした。
さらに、比較例である従来の構成の積層型誘電体フィルタを、上記実施例と同様にしてセラミックグリーンシート積層法により作製した。この比較例の積層型誘電体フィルタの構成は、対となる第1側面および第2側面と、対となる第1端面および第2端面とを有する積層体において、第1側面に形成された4つの第1端子と、第2側面に4つの第1端子にそれぞれ電気的に接続されて形成された4つの第2端子と、第1端面に形成された第1接地端子と、第2端面に形成された第2接地端子と、積層体の内部で4つの第1端子と4つの第2端子との間にそれぞれ形成された4つのフィルタ回路とから成るものとした。
比較例の積層型誘電体フィルタの積層体の寸法は、縦が0.7mmで、横が1.25mmで、奥行が2.0mmで、全体として直方体状の形状であった。
また、第1および第2端子の寸法と形状は、本実施例の積層型誘電体フィルタと同様とした。また、4つの第1端子の間隔も、本実施例の積層型誘電体フィルタと同様に、第1側面において奥行方向に0.25mmとし、第2側面における第2端子も同様とした。
また、第1端面の第1接地端子の寸法および形状は、第1および第2端子と同様とし、第1接地端子の位置は、第1フィルタ回路における第1および第2端子との間にそれぞれ3pFの静電容量が生じるように、第1端面の中心に位置するように形成した。なお、第2端面の第2接地端子の寸法、形状および位置も、第1端面の第1接地端子と同様とした。
ここで、比較例の積層型誘電体フィルタの積層体の内部のフィルタ回路について以下に説明する。なお、以下の説明においては、4つのフィルタ回路を積層体の第1端面側から順番に第1,第2,第3,第4フィルタ回路という。
第1および第2フィルタ回路はそれぞれ、両端が一対の第1および第2端子に接続されたインダクタと、第1端子および第1接地端子の間に配置された第1側面側の容量素子と、第2端子および第1接地端子の間に配置された第2側面側の容量素子とを有する構成である。また、インダクタのインダクタ値は25nHとした。また、第1フィルタ回路の第1および第2側面側の容量素子の容量値をそれぞれ13pFとし、第2フィルタ回路の第1および第2側面側の容量素子の容量値をそれぞれ16pFとした。
また、第3および第4フィルタ回路はそれぞれ、両端が一対の第1および第2端子に接続されたインダクタと、第1端子および第2接地端子の間に配置された第1側面側の容量素子と、第2端子および第2接地端子の間に配置された第2側面側の容量素子とを有する構成である。また、インダクタのインダクタタンス値は25nHとした。また、第4フィルタ回路の第1および第2側面側の容量素子の容量値をそれぞれ13pFとし、第3フィルタ回路の第1および第2側面側の容量素子の容量値をそれぞれ16pFとした。
つまり、上述したように、第1フィルタ回路の第1および第2端子と第1接地端子との間にそれぞれ3pFの静電容量が生じるように第1接地端子を形成するとともに、第4フィルタ回路の第1および第2端子と第2接地端子との間にそれぞれ3pFの静電容量が生じるように第2接地端子を形成して、結果として第1〜第4フィルタ回路内の全ての容量素子の容量値が16pFとなるようにした。
そして、本実施例および比較例の積層型誘電体フィルタをそれぞれ回路基板上に実装し、ネットワークアナライザを使用して、それぞれの積層型誘電体フィルタの減衰特性を測定した。なお、実施例および比較例の積層型誘電体フィルタに信号を印加させる際に、積層体の第1側面側を信号の入力側とし、第2側面側を信号の出力側とした。
その測定結果を図7に示す。図7は本実施例の積層型誘電体フィルタ80および比較例の積層型誘電体フィルタの測定結果を示すグラフであり、グラフの横軸は積層型誘電体フィルタに印加した信号の周波数(単位:MHz)を、縦軸は積層型誘電体フィルタにおける減衰量(単位:dB)を表している。また、破線は比較例の積層型誘電体フィルタの測定結果を、実線は本実施例の積層型誘電体フィルタの測定結果を示している。また、一点鎖線は、積層型誘電体フィルタに印加した信号の周波数が約700MHzおよび1600MHzである点を示している。
ここで、それぞれの積層型誘電体フィルタに約700〜1600MHzの周波数の高周波信号を入力した場合における、減衰量について比較し検討した。
なお、本実施例の積層型誘電体フィルタ80と比較例の積層型誘電体フィルタとについて、約700〜1600MHzの周波数の高周波信号を入力した場合の減衰特性を比較した理由は、それぞれの積層型誘電体フィルタが、約1000MHz付近の高周波信号を減衰させ、それ以下の周波数の高周波信号を通過させるローパスフィルタとして作製されたものだからである。
図7のグラフより、それぞれの積層型誘電体フィルタに約700〜1600MHzの周波数の高周波信号を入力した場合における最大の減衰量の値は、本実施例の積層型誘電体フィルタ80は−41dBであり、多数個の測定を行なっても減衰特性のばらつきが非常に小さかった。これに対して、比較例の積層型誘電体フィルタでは、最大の減衰量が本実施例とほぼ同じものも得られたが、減衰特性のばらつきが大きく、大きくばらついたものでは図7に2つの例を示すように最大の減衰量が−32dBおよび−35dBであった。従って、本実施例の積層型誘電体フィルタ80は、比較例の積層型誘電体フィルタよりも減衰量の最大値が安定して5〜8dB大きかった。
なお、減衰量の最大値が−32dBであった比較例の積層型誘電体フィルタは、第1および第2端面に形成された第1および第2接地端子の位置が、端面の中心点から第1側面側(入力側)に0.5mmずれていた。すなわち、第1および第2接地端子の位置が第1端子側(入力側)にずれていた。
また、減衰量の最大値が−35dBであった比較例の積層型誘電体フィルタは、第1および第2端面に形成された第1および第2接地端子の位置が、端面の中心点から第2側面側(出力側)に0.5mmずれていた。すなわち、第1および第2接地端子の位置が第2端子側(出力側)にずれていた。
このような第1および第2接地端子の位置のずれは、積層体における側面と端面とでそれぞれ別個のスクリーン印刷用のマスクを用いて各端子を形成したことに起因していると考えられる。これに対して、本実施例の積層型誘電体フィルタでは、接地端子と第1および第2端子とを同じ側面に同じスクリーン印刷用のマスクを用いて同時に形成することから、各端子同士の位置関係にずれが生じることがないので、所望の安定した減衰特性を得ることができる。
以上の結果より、本実施例の積層型誘電体フィルタ80は、接地端子100a,100bおよびその両側の第1および第2端子92a,93a,92b,93bは同じ第1および第2側面2,3に形成されているので、接地端子100aとその両側の第1端子92a,93aとの間の間隔、および接地端子100bとその両側の第2端子92b,93bとの間の間隔を正確に設定することができることから、比較例の積層型誘電体フィルタに比べて減衰特性にばらつきがほとんど生じないものとなり、積層型誘電体フィルタに流入したノイズを所望通りに十分に減衰させることができることが分かった。
また、一般的な積層型誘電体フィルタにおいて、約700〜1600MHzの周波数の高周波信号が入力された場合には、−37dBの減衰量でノイズを減衰させることができれば積層型誘電体フィルタを通過した高周波信号が伝送された回路において誤作動等の発生が無視できるものとみなされていることから、本実施例の積層型誘電体フィルタ80は、減衰量の最大値が−41dBであり、十分な減衰特性であることが分かった。