KR20140136741A - 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판 - Google Patents

적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판 Download PDF

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Abstract

본 발명의 일 실시형태는 유전체층을 포함하며 폭을 W, 두께를 T라 할 때, T/W 〉1.1을 만족하고 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제1 리드부를 가지는 제1 내부전극; 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제2 리드부를 가지는 제2 내부전극; 상기 세라믹 본체의 측면으로 노출된 제1 리드부와 전기적으로 접속하며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극; 상기 세라믹 본체의 측면으로 노출된 제2 리드부와 전기적으로 접속하며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극; 및 상기 제1 및 제2 리드부의 노출된 영역 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
또한, 적층 세라믹 커패시터는 LSI의 전원 회로 내에 배치되는 바이패스(bypass) 커패시터로 유용하게 사용되고 있으며, 이러한 바이패스 커패시터로 기능하기 위해서는 적층 세라믹 커패시터가 고주파 노이즈를 효과적으로 제거할 수 있어야 한다. 이러한 요구는 전자장치의 고주파화 경향에 따라 더욱 증가되고 있다. 바이패스 커패시터로 사용되는 적층 세라믹 커패시터는 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다.
일본 공개 특허공보 제1998-289837호
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판을 제공하고자 한다.
본 발명의 일 실시형태는 유전체층을 포함하며 폭을 W, 두께를 T라 할 때, T/W 〉1.1을 만족하고 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제1 리드부를 가지는 제1 내부전극; 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제2 리드부를 가지는 제2 내부전극; 상기 세라믹 본체의 측면으로 노출된 제1 리드부와 전기적으로 접속하며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극; 상기 세라믹 본체의 측면으로 노출된 제2 리드부와 전기적으로 접속하며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극; 및 상기 제1 및 제2 리드부의 노출된 영역 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
상기 제1 리드부 및 제2 리드부 중 상기 세라믹 본체의 제1 또는 제2 측면으로 노출된 영역은 서로 중첩될 수 있다.
상기 제1 리드부 및 제2 리드부 중 상기 세라믹 본체의 제1 또는 제2 측면으로 노출된 영역은 서로 중첩되지 않을 수 있다.
상기 제1 리드부 및 제2 리드부 중 상기 세라믹 본체의 제1 또는 제2 측면으로 노출된 영역의 폭은 제1 또는 제2 측면에 형성된 제1 및 제2 외부전극의 폭보다 좁을 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성될 수 있다.
상기 절연층은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함할 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수평으로 배치될 수 있다.
상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 2.0μm를 만족할 수 있다.
상기 제1 및 제2 내부전극의 두께는 1.5μm 이하일 수 있다.
상기 유전체층의 적층수는 200층 이상일 수 있다.
본 발명의 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며, 상기 적층 세라믹 커패시터는 유전체층을 포함하며 폭을 W, 두께를 T라 할 때, T/W 〉1.1을 만족하고 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 세라믹 본체, 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제1 리드부를 가지는 제1 내부전극, 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제2 리드부를 가지는 제2 내부전극, 상기 세라믹 본체의 측면으로 노출된 제1 리드부와 전기적으로 접속하며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극, 상기 세라믹 본체의 측면으로 노출된 제2 리드부와 전기적으로 접속하며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극 및 상기 제1 및 제2 리드부의 노출된 영역 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
상기 제1 리드부 및 제2 리드부 중 상기 세라믹 본체의 제1 또는 제2 측면으로 노출된 영역은 서로 중첩될 수 있다.
상기 제1 리드부 및 제2 리드부 중 상기 세라믹 본체의 제1 또는 제2 측면으로 노출된 영역은 서로 중첩되지 않을 수 있다.
상기 제1 리드부 및 제2 리드부 중 상기 세라믹 본체의 제1 또는 제2 측면으로 노출된 영역의 폭은 제1 또는 제2 측면에 형성된 제1 및 제2 외부전극의 폭보다 좁을 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성될 수 있다.
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성될 수 있다.
상기 절연층은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함할 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수평으로 배치될 수 있다.
상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 2.0μm를 만족할 수 있다.
상기 제1 및 제2 내부전극의 두께는 1.5μm 이하일 수 있다.
상기 유전체층의 적층수는 200층 이상일 수 있다.
본 발명에 의하면, 내부전극의 수평실장이 가능하고, 실장 밀도가 향상된 고용량의 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판을 제공할 수 있다.
도 1는 본 발명 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체를 개략적으로 나타내는 사시도이다.
도 3은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.
도 4a 내지 도 4c는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 내부전극 구조를 나타내는 평면도이다.
도 5a 내지 도 5d는 본 발명 실시형태에 따른 적층세라믹 커패시터의 세라믹 본체 및 외부전극을 나타내는 사시도이다.
도 6은 도 1a의 x-z 방향 단면도이다.
도 7은 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타내는 사시도이다.
도 8은 도 7의 적층 세라믹 커패시터의 실장기판을 A-A' 방향으로 절단한 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 커패시터(100)
본 발명의 일 실시형태는 유전체층(111)을 포함하며 폭을 W, 두께를 T라 할 때, T/W 〉1.1을 만족하고 두께 방향으로 마주보는 제1 및 제2 주면(5, 6), 길이 방향으로 마주보는 제1 및 제2 단면(3, 4) 및 폭 방향으로 마주보는 제1 및 제2 측면(1, 2)을 갖는 세라믹 본체(110); 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제1 리드부(121a)를 가지는 제1 내부전극(121); 상기 유전체 층(111)을 사이에 두고 상기 제1 내부전극(121)과 대향하여 배치되며, 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제2 리드부(121b)를 가지는 제2 내부전극(122); 상기 세라믹 본체의 측면으로 노출된 제1 리드부(121a)와 전기적으로 접속하며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면(5, 6) 중 적어도 일면으로 연장되어 형성되는 제1 외부전극(131); 상기 세라믹 본체의 측면으로 노출된 제2 리드부(122a)와 전기적으로 접속하며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면(5, 6) 중 적어도 일면으로 연장되어 형성되는 제2 외부전극(132); 및 상기 제1 및 제2 리드부의 노출된 영역 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층(140); 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 실시형태를 상세히 설명한다.
도 1은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이고, 도 2는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체를 개략적으로 나타내는 사시도이며, 도 3은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.
도 1을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터는 세라믹 본체(110); 제1 및 제2 외부전극(131, 132); 및 절연층(140)을 포함할 수 있다.
도 2를 참조하면, 상기 세라믹 본체(110)는 두께 방향으로 서로 대향하는 제1 주면(5) 및 제2 주면(6)과 폭 방향으로 서로 대향하면서 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(1) 및 제2 측면(2) 그리고 길이방향으로 서로 대향하면서 상기 제1 주면 및 제2 주면을 연결하는 제1 단면(3) 및 제2 단면(4)을 가질 수 있다. 상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 상기 세라믹 본체(110)는 육면체 형상으로 이루어질 수 있다. 칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 세라믹 본체(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
상기 세라믹 본체(110)는 도 2의 분해 사시도인 도 3에 나타난 바와 같이 복수의 유전체층(111)과 유전체층(111)상에 형성된 제1 및 제2 내부전극(121,122)을 포함하며, 내부전극이 형성된 복수의 유전체층이 적층되어 형성될수 있다. 또한 제1 및 제2 내부전극은 일 유전체층(111)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다.
본 발명의 실시형태에 따른 적층 세라믹 커패시터(100)의 세라믹 본체(110)는 길이를 L, 폭을 W, 두께를 T라고 할 때, T/W 〉1.1을 만족할 수 있다.
본 발명의 일 실시형태에 따르면, y-방향은 세라믹 본체의 두께 방향으로서, 내부전극이 유전체층을 사이에 두고 적층되는 방향이며, x-방향은 세라믹 본체의 길이 방향이며, z-방향은 세라믹 본체의 폭 방향일 수 있다.
여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 본체(10)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(10)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 상기 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 평균 두께(td)는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으나, 소성 후 0.1 내지 2.0 μm일 수 있다.
상기 유전체층(111)의 평균 두께(td)는 세라믹 본체(110)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 세라믹 본체(110)의 길이(x) 방향의 중앙부에서 절단한 폭 및 두께 방향(y-z) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
상기 유전체층(111)의 적층수는 특별히 제한되지 않으나, 예를 들어 200층 이상인 것을 특징으로 할 수 있다.
상기와 같이 유전체층(111)의 적층수가 200층 이상이 되도록 함으로써, 상기 세라믹 본체의 두께(T)가 폭(W)보다 큰 고용량 적층 세라믹 커패시터를 구현할 수 있다.
한편, 상기 세라믹 본체(110)의 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.1을 만족할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 고용량 구현을 위하여 적층수를 증가시킨 형태로서, 상기 세라믹 본체(110)의 폭(W)에 비하여 두께(T)가 더 큰 형태인 것을 특징으로 한다.
일반적인 적층 세라믹 커패시터의 경우, 폭과 두께는 거의 동일한 크기의 사이즈로 제작되어 왔다.
그러나, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 소형화가 구현될 수 있어, 기판에 실장 시 충분한 공간 확보가 가능하므로 고용량 적층 세라믹 커패시터를 구현하기 위하여 적층수를 증가시킬 수 있다.
상기와 같이 적층수가 증가함에 따라 상기 세라믹 본체에서 적층방향이 두께 방향이므로, 상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.1을 만족할 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
한편, 상기 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 소성 후 평균 두께는 정전용량을 형성할 수 있다면 특별히 제한은 없으며, 예를 들어, 1.5 μm 이하일 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 세라믹 본체(110)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 세라믹 본체(110)의 길이(x) 방향의 중앙부에서 절단한 폭 및 두께 방향(y-z) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 실장면 즉, 제1 주면(5) 또는 제2 주면(6)에 수평으로 배치될 수 있다.
본 발명에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있다.
도 4a 내지 도 4c는 본 발명 실시형태에 따른 적층 세라믹 커패시터의 내부전극 구조를 나타내는 평면도이다.
본 발명의 제1 및 제2 내부전극(121, 122)은 세라믹 본체의 외부면으로 노출되어 제1 및 제2 외부전극과 전기적으로 접속하는 제1 및 제2 리드부(121a, 122b)를 각각 포함할 수 있다.
상기 제1 및 제2 리드(121a, 122b)부는 세라믹 본체의 적어도 하나 이상의 측면으로 노출될 수 있다. 즉, 상기 세라믹 본체의 제1 측면(1) 또는 제2 측면(2)으로 노출되거나 제1 및 제2 측면(1, 2)으로 노출될 수 있다. 나아가 상기 제1 및 제2 리드부(121a, 122b)의 세라믹 본체의 측면으로 노출된 영역은 중첩되는 영역을 가지도록 형성될 수 있다.
또한 상기 제1 및 제2 내부전극(121, 122)은 세라믹 본체의 적어도 하나 이상의 측면과 제1 및 제2 단면으로 노출되도록 형성될 수 있다.
상술한 바와 같이 제1 및 제2 내부전극(121, 122)이 세라믹 본체의 제1 및 제2 단면으로 노출되며, 상기 세라믹 본체의 측면으로 노출된 제1 및 제2 리드부(121a, 122b)가 서로 중첩되는 영역을 가지는 경우 제1 및 제2 리드부의 중첩되는 영역이 용량형성에 기여하게 되어 동일한 면적에서 대용량을 가지는 적층 세라믹 커패시터의 구현이 가능하다.
후술하겠지만, 상기 제1 및 제2 내부전극이 세라믹 본체의 제1 및 제2 단면으로 노출되는 경우, 내부전극의 보호 및 쇼트 방지를 위해 제1 및 제2 단면까지 절연층이 형성될 수 있다.
도 4b를 참조하면 상기 제1 및 제2 리드부(121a, 122b)는 세라믹 본체의 적어도 하나 이상의 측면으로 노출되며 제1 및 제2 리드부의 측면으로 노출된 영역은 서로 중첩된 영역을 가지지 않도록 형성될 수 있다.
나아가 도 4c에 도시된 바와 같이 상기 제1 및 제2 리드부(121a, 122b)의 세라믹 본체의 측면으로 노출되는 폭은 도 4b보다 좁게 형성될 수 있으며, 추후 형성될 외부전극의 폭을 고려하여, 외부전극의 폭보다 좁게 형성될 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 측면을 통해 노출된 리드부를 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
도 5a 내지 도 5d는 본 발명 실시형태에 따른 적층세라믹 커패시터의 세라믹 본체 및 외부전극을 나타내는 사시도이다.
도 5a 내지 도 5d를 참조하면, 상기 제1 및 제2 내부전극(121, 122)과 각각 연결 되도록 제1 및 제2 외부전극(131, 132)이 형성될 수 있다.
제1 외부전극(131)은 상기 제1 내부전극과 전기적으로 접속하고, 상기 제1 측면에서 상기 제1, 제2 주면 및 제2 측면 중 적어도 일면으로 연장되어 형성되며, 제2 외부전극(132)은 상기 제2 내부전극과 전기적으로 접속하고, 상기 제1 측면에서 상기 제1, 제2 주면 및 제2 측면 중 적어도 일면으로 연장되어 형성될 수 있다.
구체적으로 상기 제1 및 제2 외부전극(131,132)은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성되거나(도 5a), 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되거나(도 5b), 상기 제1 및 제2 주면으로 연장되어 형성(도 5c)될 수 있다
상기 제1 및 제2 외부전극(131, 132)은 상기 제1 측면에서 상기 제1, 제2 주면 및 제 2 측면으로 연장되어 형성될 수 있으며, 이 경우 상기 제1 및 제2 외부전극은 한글 자음 'ㅁ'자 형상(도 5d)일 수 있다.
상술한 외부전극의 형태는 적절히 변경할 수 있으며, 이에 한정되는 것은 아니다. 그러나 내부전극이 실장면에 수평으로 배치되기 위해서 상기 외부전극은 세라믹 본체의 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성될 수 있다.
후술하겠지만, 절연층(140)이 세라믹 본체(110)의 측면 및 측면에 형성된 외부전극(131,132)을 모두 감싸도록 형성되기 때문에 외부전극이 주면으로 연장되지 않는 경우 내부전극이 실장면에 수평으로 배치될 수 없으며, 외부와 전기적 도통이 어려워진다.
나아가 도시되지 않았으나, 상기 외부전극(131,132)은 반드시 세라믹 본체(110)의 모서리에 접하도록 형성될 필요는 없으며, 세라믹 본체의 모서리와 일정 간격 이격되어 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
한편, 본 발명의 일 실시형태에 따르면, 도 1 및 도 6에 도시된 바와 같이, 세라믹 본체(110)의 제1, 제2 측면 및 상기 제1, 제2 측면 상에 형성된 제1 및 제2 외부전극을 감싸도록 절연층(140)이 형성될 수 있다.
특히 제1 및 제2 내부전극(121, 122)이 상기 세라믹 본체의 제1 및 제2 단면으로 노출되는 경우 상기 절연층(140)은 제1 및 제2 단면까지 감싸도록 형성될 수 있다.
한편 도시되지 않았으나, 도 5b 및 도 5c의 실시형태와 같이 외부전극(131, 132)이 세라믹 본체(110)에 형성되고, 세라믹 본체(110)의 제1, 제2 측면 및 상기 제1, 제2 측면 상에 형성된 제1 및 제2 외부전극을 감싸도록 절연층(140)이 형성될 수도 있다.
상기 절연층(140)은 세라믹 본체의 외부면으로 노출된 제1 및 제2 내부전극(121, 122)을 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
상기 절연층(140)이 세라믹 본체의 양 측면 및 양 측면에 형성된 제1 및 제2 외부전극(131,132)을 덮도록 형성되므로 제1 및 제2 외부전극은 제1 및 제2 주면 중 적어도 일면으로 노출되어야 하며, 제1 또는 제2 주면이 실장면이 된다.
따라서 상기 제1 및 제2 내부전극(121,122)은 상기 세라믹 본체의 실장면에 대하여 수평으로 배치된다.
이에 제한되는 것은 아니나 상기 절연층(140)은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함할 수 있다.
상술한 본 발명의 실시형태에 의하면, 제1 및 제2 내부전극이 중첩되는 면적을 최대화할 수 있어 고용량의 구현이 가능하고, 마진이 없는 세라믹 본체에 절연층을 형성하여 마진과 동일한 역할을 수행함으로써 마진영역의 두께를 용이하게 제어할 수 있다. 따라서 적층 세라믹 커패시터의 크기를 감소시킬 수 있다.
나아가 외부전극이 세라믹 본체의 동일면에 형성되어 실장밀도를 향상시킬 수 있으며, 내부전극의 수평 실장이 가능하다.
특히, 본 발명의 적층 세라믹 커패시터는 상기 외부전극이 세라믹 본체의 주면으로 노출되고, 측면에 형성된 외부전극은 절연층에 의해 덮이게 되므로 세라믹 본체의 주면을 실장면으로 하여 기판에 실장 시 솔더가 적층 세라믹 커패시터의 측면 및 단면을 타고 올라가지 않게 된다. 솔더가 적층 세라믹 커패시터의 측면 및 단면으로 많이 올라갈수록, 어쿠스틱 노이즈가 증가하게 되므로 본 발명과 같이 솔더가 커패시터의 측면 및 단면을 타고 올라가지 않는 경우 어쿠스틱 노이즈를 감소시킬 수 있다.
또한 상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.1을 만족하도록 제작함에 따라 동일 실장 면적 대비 고용량의 적층 세라믹 커패시터를 제공할 수 있다.
적층 세라믹 커패시터의 실장 기판(200)
본 발명의 다른 일 실시형태는 상부에 제1 및 제2 전극 패드(221, 222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터(100);를 포함하며, 상기 적층 세라믹 커패시터는 유전체층을 포함하며 폭을 W, 두께를 T라 할 때, T/W 〉1.1을 만족하고 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 세라믹 본체, 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제1 리드부를 가지는 제1 내부전극, 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제2 리드부를 가지는 제2 내부전극, 상기 세라믹 본체의 측면으로 노출된 제1 리드부와 전기적으로 접속하며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극, 상기 세라믹 본체의 측면으로 노출된 제2 리드부와 전기적으로 접속하며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극 및 상기 제1 및 제2 리드부의 노출된 영역 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
도 7은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이고 도 8은 도 7의 적층 세라믹 커패시터의 실장기판을 A-A' 방향으로 절단한 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(100)의 제1 또는 제2 주면으로 연장된 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
본 실시형태에서 인쇄회로기판(210)에 실장되는 적층 세라믹 커패시터(100)는 상술한 적층 세라믹 커패시터에 관한 설명과 중복되므로 그 설명을 생략하도록 한다.
상기와 같이 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품의 실장 기판은 내부전극이 수평으로 배치될 수 있으며 제1 및 제2 외부전극이 동일면에 형성되어 실장 밀도가 향상될 수 있다.
또한 상기 적층 세라믹 커패시터는 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.1을 만족하도록 제작되어 고용량의 확보가 가능하며, 실장 시 커패시터의 쓰러짐 현상이 발생할 수 있으나 세라믹 본체의 측면에 형성된 외부전극을 덮는 절연층으로 인해 적층 세라믹 커패시터가 쓰러지더라도 인접하는 적층 세라믹 커패시터와 쇼트가 일어나지 않는다. 또한 절연층의 존재로 인하여 기판에 복수의 적층 세라믹 커패시터를 실장하는 경우, 커패시터 사이의 간격을 줄일 수 있어 실장 밀도가 향상될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체 층
121, 122 : 제1 및 제2 내부전극
131, 132 : 외부 전극
200 ; 실장 기판
210 ; 인쇄회로기판
221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더링

Claims (26)

  1. 유전체층을 포함하며 폭을 W, 두께를 T라 할 때, T/W 〉1.1을 만족하고 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 세라믹 본체;
    상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제1 리드부를 가지는 제1 내부전극;
    상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제2 리드부를 가지는 제2 내부전극;
    상기 세라믹 본체의 측면으로 노출된 제1 리드부와 전기적으로 접속하며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극;
    상기 세라믹 본체의 측면으로 노출된 제2 리드부와 전기적으로 접속하며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극; 및
    상기 제1 및 제2 리드부의 노출된 영역 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층;
    을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 리드부 및 제2 리드부 중 상기 세라믹 본체의 제1 또는 제2 측면으로 노출된 영역은 서로 중첩되는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 리드부 및 제2 리드부 중 상기 세라믹 본체의 제1 또는 제2 측면으로 노출된 영역은 서로 중첩되지 않는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 리드부 및 제2 리드부 중 상기 세라믹 본체의 제1 또는 제2 측면으로 노출된 영역의 폭은 제1 또는 제2 측면에 형성된 제1 및 제2 외부전극의 폭보다 좁은 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성되는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면으로 연장되어 형성되는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성되는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면과 제2 측면으로 연장되어 형성되는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 절연층은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함하는 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수평으로 배치되는 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 2.0μm를 만족하는 적층 세라믹 커패시터.
  12. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 두께는 1.5μm 이하인 적층 세라믹 커패시터.
  13. 제1항에 있어서,
    상기 유전체층의 적층수는 200층 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
  14. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며,
    상기 적층 세라믹 커패시터는 유전체층을 포함하며 폭을 W, 두께를 T라 할 때, T/W 〉1.1을 만족하고 두께 방향으로 마주보는 제1 및 제2 주면, 길이 방향으로 마주보는 제1 및 제2 단면 및 폭 방향으로 마주보는 제1 및 제2 측면을 갖는 세라믹 본체, 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제1 리드부를 가지는 제1 내부전극, 상기 유전체 층을 사이에 두고 상기 제1 내부전극과 대향하여 배치되며, 상기 세라믹 본체의 적어도 하나 이상의 측면으로 노출되는 제2 리드부를 가지는 제2 내부전극, 상기 세라믹 본체의 측면으로 노출된 제1 리드부와 전기적으로 접속하며 상기 제1 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제1 외부전극, 상기 세라믹 본체의 측면으로 노출된 제2 리드부와 전기적으로 접속하며 상기 제2 리드부가 노출된 측면으로부터 상기 제1 및 제2 주면 중 적어도 일면으로 연장되어 형성되는 제2 외부전극 및 상기 제1 및 제2 리드부의 노출된 영역 및 상기 제1 및 제2 측면 상에 형성된 제1 및 제2 외부전극을 덮도록 형성된 절연층을 포함하는 적층 세라믹 커패시터의 실장 기판.
  15. 제14항에 있어서,
    상기 제1 리드부 및 제2 리드부 중 상기 세라믹 본체의 제1 또는 제2 측면으로 노출된 영역은 서로 중첩되는 적층 세라믹 커패시터의 실장 기판.
  16. 제14항에 있어서,
    상기 제1 리드부 및 제2 리드부 중 상기 세라믹 본체의 제1 또는 제2 측면으로 노출된 영역은 서로 중첩되지 않는 적층 세라믹 커패시터의 실장 기판.
  17. 제14항에 있어서,
    상기 제1 리드부 및 제2 리드부 중 상기 세라믹 본체의 제1 또는 제2 측면으로 노출된 영역의 폭은 제1 또는 제2 측면에 형성된 제1 및 제2 외부전극의 폭보다 좁은 적층 세라믹 커패시터의 실장 기판.
  18. 제14항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성되는 적층 세라믹 커패시터의 실장 기판.
  19. 제14항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면으로 연장되어 형성되는 적층 세라믹 커패시터의 실장 기판.
  20. 제14항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성되는 적층 세라믹 커패시터의 실장 기판.
  21. 제14항에 있어서,
    상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성되는 적층 세라믹 커패시터의 실장 기판.
  22. 제14항에 있어서,
    상기 절연층은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함하는 적층 세라믹 커패시터의 실장 기판.
  23. 제14항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수평으로 배치되는 적층 세라믹 커패시터의 실장 기판.
  24. 제14항에 있어서,
    상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 2.0μm를 만족하는 적층 세라믹 커패시터의 실장 기판.
  25. 제14항에 있어서,
    상기 제1 및 제2 내부전극의 두께는 1.5μm 이하인 적층 세라믹 커패시터의 실장 기판.
  26. 제14항에 있어서,
    상기 유전체층의 적층수는 200층 이상인 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.

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