WO2019112329A1 - 다이오드 복합소자 및 그의 제조 방법 - Google Patents

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WO2019112329A1
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electrode
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이재욱
구유경
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주식회사 아모텍
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Definitions

  • the present invention relates to a diode composite device.
  • EOS electrical overstress
  • Such an electrical overload is relatively low voltage compared to electrostatic discharge (ESD) but is applied for a relatively long time, which may cause destruction of the insulating layer of the internal circuit, .
  • a high-frequency signal processing apparatus including: a first package including a filter unit for filtering a high-speed signal; A second package including a TVS (Transient Voltage Suppressor) diode array stacked on the first package in a flip chip manner and having a protection function against electrical overload and static electricity; And a molding part for molding the second package.
  • a first package including a filter unit for filtering a high-speed signal
  • a second package including a TVS (Transient Voltage Suppressor) diode array stacked on the first package in a flip chip manner and having a protection function against electrical overload and static electricity
  • a molding part for molding the second package.
  • the first package includes: a pair of ground electrodes provided on both sides in a "C" shape in one direction; A plurality of input / output electrodes arranged in a " C " shape on both sides of the other direction perpendicular to the pair of ground electrodes; A pair of first mounting electrodes provided on one surface of the first package and connected to first external electrodes of the second package, respectively; A second mounting electrode disposed at a distance from a central portion between the pair of first mounting electrodes and connected to a second external electrode of the second package; A first wiring pattern connecting any one of the pair of first mounting electrodes and one of the plurality of input / output electrodes to each other; And a second wiring pattern connecting between the pair of ground electrodes and having the second mounting electrode provided at a central portion thereof.
  • the pair of first mounting electrodes and the second mounting electrodes may be disposed at a central portion of one surface of the first package.
  • the first package may include a body including a plurality of sequentially stacked sheet layers; And a plurality of coil patterns connected to any one of the plurality of input / output electrodes in the plurality of sheet layers.
  • the coil patterns provided on the sheet layers which are stacked alternately may be connected to each other through the via holes and to the input / output electrodes facing each other.
  • the second package may include a pair of first external electrodes provided on one side of the second package, and one electrode of one of the TVS diodes of the TVS diode array is connected to each other; And a second external electrode spaced apart from each of the pair of first external electrodes and commonly connected to the other electrodes of the respective TVS diodes of the TVS diode array.
  • the first package may include a pair of ground electrodes provided on both sides of a central portion in one direction, A plurality of input / output electrodes provided on both sides of the pair of ground electrodes in a 'C' shape; A pair of first mounting electrodes disposed on one side of the first package with respect to the pair of ground electrodes and connected to any one of the first external electrodes of the second package; A second mounting electrode spaced from the pair of first mounting electrodes to the other side with reference to the pair of ground electrodes and connected to a second external electrode of the second package; A pair of third mounting electrodes disposed on the opposite sides of the pair of first mounting electrodes with respect to the second mounting electrodes and connected to any one of the first external electrodes of the second package; A first wiring pattern connecting any one of the pair of first mounting electrodes and one of the input / output electrodes on the basis of the pair of ground electrodes; A second wiring pattern connecting the pair of ground electrodes and having the second mounting electrode at its center; And a third wiring pattern connecting any one of the pair of third mounting
  • the first package may include a plurality of sequentially stacked sheet layers; And a plurality of resistors connected to any one of the plurality of input / output electrodes in the plurality of sheet layers.
  • the resistors provided on the sheet layers adjacent to each other are connected to each other through the via holes, and can be connected to the input / output electrodes facing each other.
  • the second package may include a plurality of first external electrodes provided on one side of the second package, the first external electrodes being connected to one electrode of one of the TVS diodes of the TVS diode array, respectively; And a second external electrode disposed at a central portion of one surface of the second package so as to be spaced apart from each of the plurality of first external electrodes and to which the other electrodes of the TVS diodes of the TVS diode array are commonly connected .
  • the second package may have a square shape.
  • the first package may include a mounting electrode, a connecting electrode, an input / output electrode, a ground electrode, and a multilayer circuit board.
  • the multilayer circuit board may include at least one of a printed circuit board (PCB) and a flexible circuit board (FPCB).
  • the multilayer circuit board includes: a first circuit board having the mounting electrodes and the connection electrodes formed on one surface; And a second circuit substrate having the input / output electrode and the ground electrode formed on one surface thereof and the filter portion formed on the other surface thereof.
  • the mounting electrodes may be connected to one of the connection electrodes through a wiring pattern, and the connection electrodes may be connected to the input / output electrodes, the ground electrode, and the filter unit via vias.
  • the mounting electrode may include a first mounting electrode disposed at a center of one surface of the first package and connected to a first external electrode of the second package; And a second mounting electrode spaced apart from each other with respect to the first mounting electrode and connected to the second external electrodes of the second package.
  • the connection electrodes may include first connection electrodes disposed on both sides of the first direction at the center of one surface of the first package and connected to the first mounting electrodes through the first wiring patterns. And a second connection electrode which is disposed on both sides of a second direction perpendicular to the first direction with respect to the first connection electrode and is connected to the second mounting electrode through a second wiring pattern .
  • the ground electrode may be disposed on both sides of the first direction at the center of the other surface of the first package, and may be connected to the first connection electrode through a first via.
  • the input / output electrodes may be spaced apart from each other in a second direction perpendicular to the first direction with respect to the ground electrode, and may be connected to the second connection electrode through a second via.
  • the filter unit is a resistor connected between the input and output electrodes.
  • the resistor may be formed in a middle layer of the multilayer circuit board, and may be formed in a straight line, a spiral shape, or a serpentine shape so as to connect the input / have.
  • the filter unit may be a coil pattern connected between the input and output electrodes.
  • the coil pattern may be formed in an intermediate layer of the multilayer circuit board, and may be spirally formed to connect between the input / output electrodes facing each other.
  • the second package may include a first external electrode disposed at the center of one surface of the second package and having one electrode of each TVS diode of the TVS diode array connected in common; And a second external electrode disposed at equal intervals from the first external electrode in four directions and connected to the other electrodes of the respective TVS diodes of the TVS diode array.
  • the second package may have a square shape.
  • a method of manufacturing a plasma display panel comprising: preparing an original plate of a first circuit board and a second circuit board; Forming an electrode for mounting, a connection electrode, and a wiring pattern connecting the mounting electrode and the connection electrode on the first circuit substrate plate; Forming an input / output electrode and a ground electrode on one surface of the second circuit substrate plate, and forming a filter unit on the other surface; Bonding the first circuit substrate original plate and the second circuit substrate original plate; Forming a via to connect the connection electrode, the input / output electrode, the ground electrode, and the filter portion; Mounting a TVS diode array having a protection function against electrical overload and static electricity on the mounting electrodes in a flip chip manner; Molding the one surface of the first circuit substrate plate and the TVS diode array; And cutting the original plate of the molded first circuit board and the second circuit board into a unit device.
  • the TVS diode and the high-speed signal filter are integrated to reduce the clamping voltage by the TVS diode while maintaining the characteristics of the filter, thereby achieving the electric overvoltage protection and the electrostatic protection function while suppressing the loss of the high- .
  • the present invention can easily package a filter according to the type of high-speed signal line and flip chip the TVS diode package on the package, thereby improving the manufacturing efficiency.
  • the plurality of TVS diodes are formed as an array package and the TVS diode array is disposed at the center of the first package, the flatness of the entire package can be uniformly realized at the time of molding, Pickup performance can be improved.
  • the interval between the external electrodes can be increased, and the noise on the high-speed signal line can be reduced.
  • the present invention includes first external electrodes connected to one side of each TVS diode in the second package, and second external electrodes commonly connected to the other side of each TVS diode, thereby recognizing the directionality of the second package It is possible to prevent errors in mounting the second package.
  • the present invention is characterized in that a plurality of first external electrodes connected to one side of each TVS diode are symmetrically arranged around a second external electrode connected to the other side of each TVS diode, Even when the alignment of the second package is changed by 90 degrees, normal connection is possible and additional means for alignment are not needed, which improves the manufacturing efficiency and ensures the reliability of the product.
  • the high-speed signal filter is made of a PCB material circuit board
  • the integrated diodes can be stacked on a large-area PCB circuit board, thereby facilitating mass production, reducing parasitic components, It is possible to improve the frequency characteristics.
  • FIG. 1 is a perspective view illustrating a diode composite device according to a first embodiment of the present invention
  • FIG. 2 is a perspective view of the first package in FIG. 1,
  • Fig. 3 is an exploded perspective view of the first package of Fig. 2,
  • FIG. 4 is a perspective view of the second package in FIG. 1,
  • Fig. 5 is an equivalent circuit diagram of Fig. 1,
  • FIG. 6 is a perspective view illustrating a diode composite device according to a second embodiment of the present invention.
  • FIG. 7 is a perspective view of the first package in FIG. 6,
  • FIG. 8 is a perspective view of the second package in Fig. 6,
  • Fig. 9 is an equivalent circuit diagram of Fig. 6,
  • FIG. 10 is a perspective view illustrating a diode composite device according to a third embodiment of the present invention.
  • FIG. 11 is a perspective view of the first package in Fig. 10,
  • FIG. 12 is an exploded perspective view of the first package of Fig. 10,
  • FIG. 13 is a perspective view of a diode composite device according to a fourth embodiment of the present invention.
  • Fig. 14 is a perspective view of the first package in Fig. 13,
  • FIG. 16 is a perspective view of a diode composite device according to a fifth embodiment of the present invention.
  • FIG. 17 is a perspective view of the first package in Fig. 16, Fig.
  • FIG. 18 is a perspective view of the second package in FIG. 16,
  • FIG. 19 is a perspective view of a diode composite device according to a sixth embodiment of the present invention.
  • FIG. 20 is a perspective view of the first package in FIG. 19,
  • FIG. 21 is a perspective view of the second package in FIG. 19,
  • FIG. 22 is a perspective view illustrating a diode composite device according to a seventh embodiment of the present invention.
  • FIG. 23 is a perspective view of the first package in FIG. 22,
  • FIG. 24 is a bottom view of the first package of Fig. 22,
  • FIG. 25 is an exploded perspective view of the first package of Fig. 23,
  • Fig. 26 is a perspective view of another example of the second circuit board in Fig. 25,
  • Fig. 27 is a sectional view of the first package of Fig. 23,
  • Fig. 29 is an equivalent circuit diagram in the case where the filter portion in Fig. 22 is a coil pattern
  • FIG. 30 is a flow chart showing a method of manufacturing a diode composite device according to an embodiment of the present invention.
  • FIG. 31 is a perspective view showing a state in which an electrode and a wiring pattern are formed on a first circuit substrate original plate
  • FIG. 32 is a perspective view showing a state in which a filter unit is formed on an original plate of a second circuit board
  • Fig. 33 is a sectional view showing a state in which vias connecting the first circuit substrate original plate and the second circuit substrate original plate are bonded
  • FIG. 34 is a sectional view showing a state in which the TVS diode array is stacked on the circuit board substrate of FIG. 33,
  • Fig. 35 is a sectional view showing a molded state of the circuit board substrate of Fig. 34,
  • FIG. 36 is a cross-sectional view showing a state in which the original plate of the circuit board of Fig. 35 is cut into unit elements.
  • the diode composite device 100 to 700 includes the first package 110 to 710, Packages 120, 220, 520 to 720, and molding portions 130, 530, 730.
  • the diode composite elements 100 to 700 are protection elements for high-speed signal lines, and can be used as low voltage differential signaling (LVDS), high definition multimedia interface (HDMI), universal serial bus (USB), and V- by one High Speed).
  • LVDS low voltage differential signaling
  • HDMI high definition multimedia interface
  • USB universal serial bus
  • V- by one High Speed V- by one High Speed
  • the diode composite elements 100 to 700 are not limited thereto, and may be various types of high-speed signal line protection devices.
  • the diode composite elements 100 to 700 may be disposed on the signal line as described above.
  • the diode composite elements 100 to 700 may be connected to the ground of the circuit board.
  • the first package 110 to 710 may include a filter unit having a high-speed signal filter function as described above.
  • the filter unit may be a filter implemented according to the type of the high-speed signal line.
  • the first package 110 to 710 may include a transformer (coil pattern).
  • the first package 110 to 710 may include a resistor.
  • the second package 120, 220, 520 to 720 may include a protection portion having a protection function against electrical overload (EOS) and electrostatic discharge (ESD).
  • the protection portion may include a TVS diode.
  • the second package 120 may include a single element of a TVS diode.
  • the second package 220, 520 to 720 may include a plurality of TVS diodes.
  • the plurality of TVS diodes may be formed of a diode array.
  • the TVS diode integrally with the filter portion, it is possible to maintain the characteristics of the filter portion and reduce the clamping voltage, thereby improving the resistance such as the surge characteristic.
  • the second packages 120, 220, 520 to 720 are flip-chip stacked on the first packages 110 to 710. That is, by flip-chip depositing the second packages 120, 220, 520 to 720 on the first packages 110 to 710, the diode composite elements 100 to 700 can be easily implemented in a single package, Can be improved.
  • the molding units 130, 530 and 730 are molded to cover the upper surfaces of the second packages 120, 220 and 520 to 720 and the first packages 110 to 710 stacked on the first packages 110 to 710 .
  • the diode composite device 100 includes a first package 110, a second package 120, and a molding part 130, as shown in FIG.
  • the first package 110 includes a filter portion for filtering a high-speed signal
  • the second package 120 may include a TVS diode having a protection function against electrical overload and static electricity.
  • the filter unit may be a high pass filter including a transformer
  • the TVS diode may be a single device.
  • the first package 110 includes a plurality of input / output electrodes 111a, 111b, 112a and 112b, a pair of ground electrodes 113a and 113b, a pair of first mounting electrodes 114a A pair of second mounting electrodes 115a and 115b, a pair of first wiring patterns 116a and 116b and a pair of second wiring patterns 117a and 117b.
  • the plurality of input / output electrodes 111a, 111b, 112a, and 112b may be provided in a 'C' shape on both sides of the diode composite device 100 in one direction. That is, each of the plurality of input / output electrodes 111a, 111b, 112a, and 112b may be formed over a side surface, an upper surface, and a lower surface of the first package 110, respectively.
  • the plurality of input / output electrodes 111a, 111b, 112a and 112b are connected to the high-speed signal line when the diode composite device 100 is disposed on the high-speed signal line.
  • the pair of ground electrodes 113a and 113b may be provided on both sides in a direction orthogonal to the plurality of input / output electrodes 111a, 111b, 112a, and 112b. That is, each of the pair of ground electrodes 113a and 113b may be formed on a side surface, an upper surface, and a part of a lower surface of the first package 110, respectively. These ground electrodes 112a and 112b are connected to the ground of the circuit board when the diode composite device 100 is disposed on the high-speed signal line.
  • the pair of first mounting electrodes 114a and 114b are connected to one of the external electrodes 121 and 122 of the second package 120 and are disposed on the pair of input / output electrodes 111a and 111b .
  • the pair of second mounting electrodes 115a and 115b are connected to the other of the outer electrodes 121 and 122 of the second package 120 and are disposed on the other pair of input / output electrodes 112a and 112b .
  • the pair of second mounting electrodes 115a and 115b may be disposed so as to be opposite to the pair of first mounting electrodes 114a and 114b.
  • the pair of first wiring patterns 116a and 116b can connect any one of the pair of first mounting electrodes 114a and 114b and one of the pair of input / output electrodes 111a and 111b .
  • the pair of second wiring patterns 117a and 117b can connect any one of the pair of second mounting electrodes 115a and 115b and one of the pair of input / output electrodes 113a and 113b.
  • the first package 110 may include a plurality of sheet layers 110-1 to 110-5, and a plurality of coil patterns 118a, 118b, 119a, and 119b.
  • the plurality of sheet layers 110-1 to 110-5 may be a sintered body.
  • the plurality of sheet layers 110-1 to 110-5 may be made of a ceramic material.
  • the first sheet layer 110-1 is a protective layer as the uppermost layer, and the remaining sheet layers 110-2 to 110-5 correspond to a transformer.
  • the plurality of sheet layers 110-1 to 110-5 may include a magnetic material.
  • the plurality of sheet layers 110-1 to 110-5 may be sequentially stacked.
  • the plurality of coil patterns 118a, 118b, 119a, and 119b may be disposed in a plurality of sheet layers 110-2 to 110-5 below the first sheet layer 110-1. At this time, the plurality of coil patterns 118a, 118b, 119a, and 119b may be connected to one of the plurality of input / output electrodes 111a, 111b, 112a, and 112b.
  • the coil pattern 118a is disposed on the second sheet layer 110-2, and is arranged at one side edge of the second sheet layer 110-2 so that one side is connected to the input / output electrode 112a, And may extend in a spiral shape therebetween.
  • a via hole 118a-1 for connecting to the fourth sheet layer 110-4 may be formed at the other end of the coil pattern 118a.
  • the coil pattern 119a is disposed on the third sheet layer 110-3 and disposed on the other side edge of the third sheet layer 110-3 so that one side thereof is connected to the input / output electrode 112b, And can extend in a spiral shape therebetween.
  • a via hole 119a-1 for connecting to the fifth sheet layer 110-5 may be formed at the other end of the coil pattern 119a.
  • the through hole 119a-2 may be formed to be spaced apart from the via hole 119a-1 by a predetermined distance. At this time, the through hole 119a-2 may be formed at a position corresponding to the via hole 118a-1.
  • the coil pattern 118b is disposed on the fourth sheet layer 110-4, and one side of the coil pattern 118b is connected to the input / output electrode 111a opposed to the input / output electrode 112a, , And the other side is disposed at the center and can extend in a spiral shape therebetween.
  • a terminal 118b-3 having a shape corresponding to the via hole 118a-1 and the through hole 119a-2 may be formed at the other end of the coil pattern 118b. Also, the through hole 118b-2 may be formed to be spaced apart from the terminal 118b-3 by a certain distance. At this time, the through hole 118b-2 may be formed at a position corresponding to the via hole 119a-1.
  • the coil pattern 119b is disposed on the fifth sheet layer 110-5 and the other side of the fifth sheet layer 110-5 is connected to the input / output electrode 111b opposed to the input / output electrode 112b. And the other side is disposed at the center, and can extend in a spiral shape therebetween.
  • the coil pattern 118a and the coil pattern 118b provided in the sheet layer cross-stacked among the plurality of sheet layers 110-2 to 110-5 are disposed at the center of the via hole 118a-1 and between the via- Through the through hole 119a-2 of the sheet layer 110-3. That is, one end of the coil pattern 118a may be connected to one end 118b-3 of the coil pattern 118b.
  • the coil pattern 119a and the coil pattern 119b may be connected to each other through the through hole 118b-2 of the via hole 119a-1 and the sheet layer 110-4 disposed therebetween at the center portion . That is, one end of the coil pattern 119a may be connected to one end 119b-3 of the coil pattern 119b.
  • the coil patterns 118a, 118b, 119a, and 119b are not limited to the above-described shapes and may have various shapes.
  • the second package 120 may include a pair of external electrodes 121 and 122 on a surface thereof to be mounted on the first package 110.
  • the second package 120 may include any one of a pair of the first mounting electrodes 114a and 114b of the first package 110 and a pair of the first mounting electrodes 114a and 114b of the first package 110 so that the first package 110 can be flip-
  • a pair of external electrodes 121 and 122 may be provided corresponding to one of the second mounting electrodes 115a and 115b.
  • the second package 120 is flip-chip laminated on the first package 110, so that each TVS diode is electrically connected to the pair of input / output electrodes 111a and 111b And a pair of ground electrodes 113a and 113b.
  • the diode composite device 100 may be represented by an equivalent circuit of a transformer and a TVS diode between the input / output electrodes a1 to a4.
  • a TVS diode may be connected between the input / output electrodes a3 and a4 and the ground electrodes a5 and a6, respectively.
  • the input / output electrodes a3 and a4 are connected to the ground electrodes a5 and a6 through the TVS diode as an input terminal, so that the clamping voltage of the diode composite device 100 can be reduced.
  • the transformer between the input / output electrodes a1 to a4 allows the diode composite device 100 to minimize the attenuation of the signal with respect to the high-speed signal and to provide the protection function of the electric overload (EOS) and the electrostatic (ESD) can do.
  • EOS electric overload
  • ESD electrostatic
  • the molding part 130 is molded to cover the upper surfaces of the second package 120 and the first package 110.
  • the diode composite device 100 can form a plurality of individual packages in one package.
  • the diode composite device 200 includes a first package 210, a second package 220, and a molding part 130 as shown in FIG.
  • the diode composite device 200 includes the mounting electrodes 214a, 214b, 215a, 215b, 218a, 218b and the wiring patterns 216a, 216b, 217a, 217b, 219a, and 219b and the second package 220, the configuration of the diode composite device 100 is the same as that of the diode composite device 100 according to the first embodiment, and a detailed description thereof will be omitted.
  • the first package 210 includes a pair of first mounting electrodes 214a and 214b, a pair of second mounting electrodes 215a and 215b, a pair of third mounting electrodes Electrodes 218a and 218b, a pair of first wiring patterns 216a and 216b, a pair of second wiring patterns 217a and 217b and a pair of third wiring patterns 219a and 219b .
  • the pair of first mounting electrodes 214a and 214b may be connected to the external electrodes 221a and 221b of the second package 220 and may be disposed on a pair of the input / output electrodes 111a and 111b .
  • the pair of second mounting electrodes 215a and 215b are connected to the outer electrodes 222a and 222b of the second package 220.
  • the pair of third mounting electrodes 218a and 218b may be connected to the outer electrodes 121c and 121d of the second package 220 and may be disposed on the other pair of the input / output electrodes 112a and 112b .
  • the pair of first wiring patterns 216a and 216b can connect any one of the pair of first mounting electrodes 214a and 214b and one of the pair of input / output electrodes 111a and 111b .
  • the pair of second wiring patterns 217a and 217b can connect any one of the pair of second mounting electrodes 215a and 215b to the pair of ground electrodes 113a and 113b.
  • the pair of third wiring patterns 219a and 219b can connect any one of the pair of third mounting electrodes 218a and 218b and the pair of input / output electrodes 112a and 112b on the other side .
  • the second package 220 may include a plurality of external electrodes 221a to 221d, 222a, and 222b on a surface thereof to be mounted on the first package 210.
  • the second package 220 may include a pair of first mounting electrodes 214a and 214b of the first package 210, a pair of second mounting electrodes 214a and 214b of the first package 210 so as to be stacked on the first package 210,
  • a plurality of external electrodes 221a to 221d, 222a and 222b may be provided corresponding to the electrodes 215a and 215b and the pair of third mounting electrodes 218a and 218b.
  • the second package 220 may include a plurality of TVS diodes.
  • a TVS diode may be disposed between the outer electrodes 221a and 221b and between the outer electrodes 222a and 222b and between the outer electrodes 221c and 221d and between the outer electrodes 222a and 222b.
  • the second package 220 is flip-chip laminated on the first package 210, so that each TVS diode included in the second package 220 has a plurality of external electrodes 221a to 221d, 222a and 222b Output electrodes 112a and 112b and a pair of ground electrodes 113a and 113b through a pair of input / output electrodes 111a and 111b and a pair of ground electrodes 113a and 113b on one side and a pair of input / Respectively.
  • the diode composite device 200 may be represented by an equivalent circuit of a transformer and a TVS diode between the input / output electrodes b1 to b4.
  • the TVS diode can be connected between the input / output electrodes b1 and b2, the ground electrodes b5 and b6, and the input / output electrodes b3 and b4 and the ground electrodes b5 and b6, respectively.
  • all of the input / output electrodes b1 to b4 are connected to the ground electrodes b5 and b6 through the TVS diode, so that the clamping voltage of the diode composite device 200 can be reduced.
  • the transformer between the input / output electrodes b1 to b4 allows the diode composite device 200 to minimize the attenuation of the signal with respect to the high-speed signal and to provide the protection function of the electric overload (EOS) and the electrostatic (ESD) can do.
  • EOS electric overload
  • ESD electrostatic
  • the diode composite device 300 according to the third embodiment of the present invention includes a first package 310, a second package 120, and a molding part 130, as shown in FIG.
  • the diode composite device 300 according to the third embodiment is the same as the diode composite device 100 according to the first embodiment except for the first package 310, so a detailed description thereof will be omitted.
  • the first package 310 includes a plurality of input / output electrodes 311a to 314a and 311b to 314b, a pair of ground electrodes 315a and 315b, a plurality of first mounting electrodes 318a to 315b, 318d, a plurality of second mounting electrodes 317a to 317d, a plurality of first wiring patterns 319a to 319d, and a pair of second wiring patterns 316a, 316b.
  • the plurality of input / output electrodes 311a to 314b and 311b to 314b may be provided in a 'C' shape on both sides of the ground electrodes 315a and 315b in the diode composite device 300.
  • the pair of ground electrodes 315a and 315b may be provided in a " C "shape on both sides of the center of the diode composite element 300 in one direction.
  • the plurality of first mounting electrodes 318a to 318d are connected to any one of the outer electrodes 121 and 122 of the second package 120 and may be disposed on a side of the plurality of input / output electrodes 311b to 314b have.
  • the plurality of second mounting electrodes 317a to 317d are connected to the other of the outer electrodes 121 and 122 of the second package 120 so as to face each of the plurality of first mounting electrodes 318a to 318d Can be spaced against each other.
  • the plurality of first wiring patterns 319a to 319d may connect any one of the plurality of first mounting electrodes 318a to 318d and one of the plurality of input / output electrodes 311b to 314b.
  • the second wiring pattern 316a connects the plurality of second mounting electrodes 317a to 317d and the second wiring pattern 316b connects the pair of ground electrodes 315a and 315b.
  • the second wiring pattern 316a and the wiring pattern 316b may be connected to each other.
  • the first package 310 may include a plurality of sheet layers 310-1 to 310-5, and a plurality of resistors 311c to 314c and 311d to 314d.
  • the plurality of sheet layers 310-1 to 310-5 may be a sintered body.
  • the plurality of sheet layers 310-1 to 310-5 may be made of a ceramic material.
  • the first sheet layer 310-1 is the uppermost layer and the remaining sheet layers 310-2 to 310-5 correspond to the resistors.
  • the plurality of sheet layers 310-1 to 310-5 may include a dielectric.
  • the plurality of sheet layers 310-1 to 310-5 may be sequentially stacked.
  • the plurality of resistors 311c to 314c and 311d to 314d may be disposed in a plurality of sheet layers 310-2 to 310-5 under the first sheet layer 310-1. At this time, the plurality of resistors 311c to 314c and 311d to 314d may be connected to one of the plurality of input / output electrodes 311b to 314b, respectively.
  • the resistors 311c and 313c are disposed on the second sheet layer 310-2 and are disposed at one side edge of the second sheet layer 310-2 so that one side is connected to the input / output electrodes 311a and 313a , And the other side is disposed at the center and can extend in a spiral shape therebetween.
  • via holes 311e-1 and 313e-1 for connecting with the third sheet layer 310-3 may be formed at the other end of the resistors 311c and 313c, respectively.
  • the resistors 311d and 313d are disposed on the third sheet layer 310-3 and are disposed on the third sheet layer 310-3 so that one side thereof is connected to the input / output electrodes 311b and 313b opposed to the input / output electrodes 311a and 313a. 3, and the other side is disposed at the central portion and can extend in a constant shape therebetween. Terminals 311e-2 and 313e-2 having shapes corresponding to the via holes 311e-1 and 313e-1 may be formed at the other end of the resistors 311d and 313d.
  • the resistor 311c and the resistor 311d provided in the adjacent sheet layers are connected to each other via the via hole 311e-1 at the center, and the resistor 313c and the resistor 313d are connected to the via hole 313e- Lt; / RTI > That is, one end of the resistors 311c and 313c may be connected to one ends 311e-2 and 313e-2 of the resistors 311d and 313d.
  • the resistors 312d and 314d are disposed on the fourth sheet layer 310-4 and are disposed on one side edge of the fourth sheet layer 310-4 so that one side thereof is connected to the input / output electrodes 312b and 314b And the other side is disposed at the central portion and can extend in a constant shape therebetween.
  • via holes 312e-2 and 314e-2 for connecting to the fifth sheet layer 310-5 may be formed at the other end of the resistors 312d and 314d, respectively.
  • the resistors 312c and 314c are disposed on the fifth sheet layer 310-5 and the fifth sheet layers 310 and 314a are connected to the input / output electrodes 312a and 314a, one side of which is opposed to the input / output electrodes 312b and 314b. 5, and the other side is disposed at the center and can extend in a spiral shape therebetween. Terminals 312e-1 and 314e-1 having shapes corresponding to the via holes 312e-2 and 314e-2 may be formed at the other end of the resistors 312c and 314c.
  • the resistor 312c and the resistor 312d provided in the adjacent sheet layers are connected to each other via the via hole 312e-2 at the center, and the resistor 314c and the resistor 314d are connected to the via hole 314e- Lt; / RTI > That is, one end of the resistors 312c and 312c may be connected to one ends 312e-1 and 314e-1 of the resistors 312d and 314d.
  • the resistors 311c to 314c and 311d to 314d are not limited to the above-described shapes and may have various shapes.
  • the second package 120 is flip-chip laminated on the first package 310, so that each TVS diode is electrically connected to a pair of input / output electrodes 311b and 312b Output electrodes 313b and 314b and the pair of ground electrodes 315a and 315b between the pair of ground electrodes 315a and 315b and the pair of ground electrodes 315a and 315b.
  • the diode composite device 400 according to the fourth embodiment of the present invention includes a first package 410, a second package 220, and a molding part 130 as shown in FIG.
  • the diode composite device 400 according to the fourth embodiment is formed by removing the mounting electrodes 417a to 417d, 418a and 418b and the wiring patterns 419a to 419d, 416a and 416b of the first package 410
  • the configuration of the diode composite device 300 according to the third embodiment is the same as that of the diode composite device 300 according to the third embodiment and the configuration of the second package 220 is the same as the configuration of the second package 220 of the diode composite device 200 according to the second embodiment A detailed description thereof will be omitted.
  • the first package 410 includes a pair of first mounting electrodes 417a and 417b, a pair of second mounting electrodes 418a and 418b, a pair of third mounting electrodes 417d may include electrodes 417c and 417d, a pair of first wiring patterns 419a and 419b, a pair of second wiring patterns 416a and 416b, and a pair of third wiring patterns 419c and 419d .
  • the pair of first mounting electrodes 417a and 417b are connected to external electrodes 221a and 221b of the second package 220 and may be disposed on one side with respect to the ground electrodes 315a and 315b.
  • the pair of second mounting electrodes 418a and 418b are connected to the outer electrodes 222a and 222b of the second package 220 and the first mounting electrodes 417a and 417b and the third mounting electrodes 417c , And 417d.
  • the pair of third mounting electrodes 417c and 417d are connected to external electrodes 121c and 121d of the second package 220 and may be disposed on the other side with respect to the ground electrodes 315a and 315b.
  • the pair of first wiring patterns 419a and 419b are connected to one of the pair of first mounting electrodes 417a and 417b and the ground electrodes 315a and 315b as one of the input / output electrodes 311b and 312b Each of which can be connected to each other.
  • the pair of second wiring patterns 416a and 416b can connect any one of the pair of second mounting electrodes 418a and 418b to one of the pair of ground electrodes 315a and 315b.
  • the pair of third wiring patterns 419c and 419d are connected to either one of the pair of third mounting electrodes 417c and 417d and the ground electrodes 315a and 315b Each of which can be connected to each other.
  • the second package 220 is flip-chip laminated on the first package 410 so that each of the TVS diodes included in the second package 220 has a plurality of external electrodes 221a to 221d, 222a and 222b Output electrodes 311b and 312b and one pair of ground electrodes 315a and 315b and one pair of input and output electrodes 313b and 314b and a pair of ground electrodes 315a and 315b through one pair of input / output electrodes 311b and 312b, Respectively.
  • the diode composite elements 300 and 400 may be represented by an equivalent circuit of a resistor and a TVS diode between the input / output electrodes c1, c2, c4 to c7, c9 and c10.
  • the TVS diode may be connected between the input / output electrodes c9 and c10, the ground electrodes c3 and c6, and the input / output electrodes c6 and c7 and the ground electrodes c3 and c6, respectively.
  • the input / output electrodes c6, c7, c9 and c10 are connected to the ground electrodes c3 and c6 through the TVS diode as an input terminal, thereby reducing the clamping voltage of the diode composite elements 300 and 400.
  • the diode composite elements 300 and 400 can minimize the attenuation of the signal with respect to the high- And electrostatic discharge (ESD) protection.
  • the diode composite device 500 includes a first package 510, a second package 520, and a molding part 530 as shown in FIG.
  • the second package 520 is constituted by a TVS diode array, and the first mounting electrodes 514a and 514b for mounting the second package 520, Except for the second mounting electrode 515, the first wiring patterns 516a and 516b, and the second wiring pattern 517, the configuration is the same as that of the diode composite element 100 according to the first embodiment, Is omitted.
  • the first package 510 includes a filter portion for filtering a high-speed signal
  • the second package 520 may include a TVS diode array having electrical overload and protection against static electricity.
  • the filter unit is a high pass filter composed of a transformer
  • the TVS diode array may include a pair of TVS diodes.
  • the first package 510 includes a plurality of input / output electrodes 511a, 511b, 512a and 512b, a pair of ground electrodes 513a and 513b, a pair of first mounting electrodes 514a 514b, a second mounting electrode 515, a pair of first wiring patterns 516a, 516b, and a second wiring pattern 517.
  • the plurality of input / output electrodes 511a, 511b, 512a and 512b and the pair of ground electrodes 513a and 513b are connected to the input / output electrodes 111a, 111b and 112a of the diode composite device 100 according to the first embodiment. 112b, and a pair of ground electrodes 113a, 113b, and thus a detailed description thereof is omitted here (see FIGS. 1 and 2).
  • a pair of first mounting electrodes 514a and 514b may be provided on one surface of the first package 510.
  • the pair of first mounting electrodes 514a and 514b are provided on the upper surface of the first package 510 in FIG. 17 and are electrically connected to any one of the first external electrodes 521 and 522 of the second package 520 Respectively.
  • the pair of first mounting electrodes 514a and 514b may be disposed on the pair of input / output electrodes 511a and 511b with reference to the pair of ground electrodes 513a and 513b.
  • the second mounting electrodes 515 may be spaced apart from the center of the pair of first mounting electrodes 514a and 514b and connected to the second external electrodes 523 of the second package 520. [ Here, the second mounting electrode 515 may be disposed on the pair of input / output electrodes 512a and 512b with reference to the pair of ground electrodes 513a and 513b. That is, the second mounting electrode 515 can form a triangular shape with the pair of first mounting electrodes 514a and 514b.
  • the pair of first mounting electrodes 514a and 514b and the second mounting electrodes 515 may be disposed at the center of one surface of the first package 510.
  • the flatness of the entire package of the diode composite device 500 can be uniformly realized. Therefore, the pickup performance of the diode composite device 500 can be improved in the manufacturing process of mounting the diode composite device 500 on the circuit board of the electronic device.
  • the pair of first wiring patterns 516a and 516b can connect any one of the pair of first mounting electrodes 514a and 514b and one of the pair of input / output electrodes 511a and 511b .
  • the second wiring pattern 517 may connect between the pair of ground electrodes 513a and 513b on one surface of the first package 510. [ Here, the second wiring pattern 517 may be provided with a second mounting electrode 515 at the center thereof.
  • the second wiring pattern 517 is formed so that the pair of first mounting electrodes 514a and 514b and the second mounting electrode 515 are disposed at the center of the first package 510, Output electrodes 512a and 512b from the first and second electrodes 513a and 513b.
  • the first package 510 may further include a plurality of sheet layers, and a plurality of coil patterns.
  • the plurality of sheet layers and the plurality of coil patterns are the same as those of the first package 110 as shown in FIG. 3, and a detailed description thereof will be omitted.
  • the second package 520 may include a pair of first external electrodes 521 and 522 and a second external electrode 523 on one side. That is, the second package 520 may include external electrodes 521, 522, and 523 on a surface thereof to be mounted on the first package 510.
  • a pair of first external electrodes 521 and 522 may be provided on one side of the second package 520.
  • the pair of first external electrodes 521 and 522 may be connected to one electrode of one of the TVS diodes of the TVS diode array of the second package 520, respectively.
  • the second external electrode 523 may be spaced apart from each of the pair of first external electrodes 521 and 522.
  • the second external electrodes 523 may be spaced apart from a central portion between the pair of first external electrodes 521 and 522 at regular intervals. That is, the pair of first external electrodes 521 and 522 and the second external electrode 523 correspond to the pair of first mounting electrodes 514a and 514b and the second mounting electrode 515, Shape.
  • the second external electrodes 523 may be commonly connected to the other electrodes of the TVS diodes of the TVS diode array of the second package 520.
  • the second package 520 is formed between any one of the first external electrodes 521 and the second external electrodes 523, and between the first external electrodes 522 and the second external electrodes 523 Of the TVS diode may be formed.
  • the interval between the external electrodes 521, 522 and 523 can be increased, and interference between the high-speed signal lines can be suppressed. That is, mutual interference between the pair of first external electrodes 521 and 522 is suppressed, and noise on the high-speed signal line can be reduced.
  • the pair of first external electrodes 521 and 522 and the second external electrode 523 are dispersed on both sides of the second package 520, the individual TVS diode side and the common electrode side can be distinguished from each other, . Accordingly, in the manufacturing process of mounting the second package 520 on the first package 510, the positions of the external electrodes 521, 522, and 523 of the second package 520 can be accurately recognized, .
  • the second package 520 is flip-chip laminated on the first package 510, so that each TVS diode is electrically connected to the pair of input / output electrodes 511a and 511b through the external electrodes 521, 522 and 523, And the ground electrodes 513a and 513b, respectively.
  • the diode composite device 500 can be represented by an equivalent circuit as shown in Fig.
  • the molding part 530 is molded so as to cover the upper surfaces of the second package 520 and the first package 510.
  • the diode composite device 500 can be formed in one package.
  • the diode composite device 600 includes a first package 610, a second package 620, and a molding part 630 as shown in FIG.
  • the diode composite device 600 includes a TVS diode array in which the second package 620 has a common electrode, and a first mounting electrode 617a for mounting the second package 620 617b, 617b, 617b, 618, 617d, 619b, 619b, 617b, 617b, 617b, 617b, 617b, 617b, 617b, 617b, 617b, 617b,
  • the diode composite elements 300 and 400 according to the third and fourth embodiments are the same as those of the diode composite elements 300 and 400, so a detailed description thereof will be omitted.
  • the first package 610 may include a filter portion for filtering a high speed signal and the second package 620 may include a TVS diode array having protection against electrical overload and static electricity.
  • the filter unit is a resistor
  • the TVS diode array may include a plurality of TVS diodes.
  • the first package 610 includes a plurality of input / output electrodes 611a to 614a and 611b to 614b, a pair of ground electrodes 615a and 615b, a pair of first mounting electrodes 617a 617b, a second mounting electrode 618, a pair of third mounting electrodes 617c, 617d, a pair of first wiring patterns 619a, 619b, a second wiring pattern 616, and a pair And third wiring patterns 619c and 619d.
  • the plurality of input / output electrodes 611a to 614a and 611b to 614b and the pair of ground electrodes 615a and 615b are connected to a plurality of input / output terminals of the diode composite elements 300 and 400 according to the third and fourth embodiments, respectively. 311a to 314a and 311b to 314b and the pair of ground electrodes 315a and 315b, and thus a detailed description thereof is omitted here (see FIGS. 11 and 14).
  • a pair of first mounting electrodes 617a and 617b may be provided on one surface of the first package 610.
  • the pair of first mounting electrodes 617a and 617b are provided on the upper surface of the first package 610 in FIG. 20 and are connected to any one of the first external electrodes 621a and 221b of the second package 620 Respectively.
  • the pair of first mounting electrodes 617a and 617b may be disposed on the side of the input / output electrodes 611a, 611b, 612a, and 612b with reference to the pair of ground electrodes 615a and 615b.
  • the second mounting electrode 618 is spaced apart from the pair of first mounting electrodes 617a and 617b on the other side with respect to the pair of ground electrodes 615a and 615b, And may be connected to the external electrode 622. That is, the second mounting electrode 618 can be disposed at the center of the pair of first mounting electrodes 617a and 617b and the pair of third mounting electrodes 617c and 617d so as to be spaced apart from each other .
  • the pair of third mounting electrodes 617c and 617d are disposed on the opposite sides of the pair of first mounting electrodes 617a and 617b with respect to the second mounting electrode 618, And may be connected to any one of the first external electrodes 621c and 621d.
  • the pair of first mounting electrodes 617a and 617b and the second mounting electrodes 618 may be arranged symmetrically with respect to the second mounting electrodes 618 as a center.
  • a pair of first mounting electrodes 617a and 617b, a second mounting electrode 618, and a pair of third mounting electrodes 617c and 617d are formed at the center of one surface of the first package 610 . That is, the second mounting electrode 618 is disposed between the pair of ground electrodes 615a and 615b, and the pair of first mounting electrodes 617a and 617b and the pair of third mounting electrodes 617c And 617d may be disposed on both sides of the second mounting electrode 618.
  • the flatness of the entire package of the diode composite device 600 can be uniformly realized. Therefore, the pickup performance of the diode composite device 600 can be improved in a manufacturing process in which the diode composite device 600 is mounted on the circuit board of the electronic device.
  • the pair of first wiring patterns 619a and 619b are connected to one of the pair of first mounting electrodes 617a and 617b and one pair of ground electrodes 615a and 615b as reference, 612a, respectively.
  • the second wiring pattern 616 may connect between the pair of ground electrodes 615a and 615b on one side of the first package 610. [ At this time, the second wiring pattern 616 can connect the center of each of the pair of ground electrodes 615a and 615b. Here, the second wiring pattern 616 may be provided with a second mounting electrode 618 at the center thereof.
  • the pair of third wiring patterns 619c and 619d are connected to one of the pair of third mounting electrodes 617c and 617d and the pair of ground electrodes 615a and 615b, 614a, respectively.
  • the first package 610 may further include a plurality of sheet layers, and a plurality of resistors.
  • the first package 610 has a plurality of sheet layers, and a plurality of resistors are the same in configuration as the first package 310 shown in FIG. 12, and a detailed description thereof will be omitted.
  • the second package 620 may have a plurality of external electrodes 621a to 621d and 622 on one surface thereof. That is, the second package 620 may include a plurality of external electrodes 621a to 621d and 622 on a surface (lower surface in FIG. 21) mounted on the first package 610.
  • the plurality of first external electrodes 621a to 621d may be provided on both sides of the second package 620. [ Here, the plurality of first external electrodes 621a to 621d may be connected to one electrode of one of the TVS diodes of the TVS diode array of the second package 620, respectively.
  • the plurality of first outer electrodes 621a to 621d may be spaced apart from each other with respect to the second outer electrode 622.
  • the plurality of first external electrodes 621a to 621d may be disposed symmetrically with respect to the second external electrode 622 in the transverse direction and the longitudinal direction, respectively.
  • the first external electrodes 621a to 621d may be arranged at vertices spaced a certain distance around the second external electrode 622 and forming a quadrangle.
  • the second external electrode 622 may be disposed in the center of one surface of the second package 620. That is, the second external electrodes 622 may be disposed at the center of the lower surface of the second package 620 in the transverse direction and the longitudinal direction, respectively. Here, the second external electrodes 622 may be commonly connected to the other electrodes of the TVS diodes of the TVS diode array of the second package 620.
  • the second outer electrode 622 may be spaced apart from the plurality of first outer electrodes 621a to 621d.
  • the second external electrode 622 may be disposed at the center of the second package 620. That is, the second outer electrode 622 may be disposed at a central portion between the plurality of first outer electrodes 621a to 621d.
  • each TVS diode may be formed between any one of the plurality of first outer electrodes 621a to 621d and the second outer electrode 622 in the second package 620.
  • the interval between the external electrodes 621a to 621d and 622 can be increased, and interference between the high-speed signal lines can be suppressed. That is, mutual interference between the plurality of first external electrodes 621a to 621d is suppressed, and noise on the high-speed signal line can be reduced.
  • the second package 620 may have a square shape. Since the plurality of first external electrodes 621a to 621d are arranged symmetrically with respect to the second external electrode 622, when the second package 620 is mounted on the first package 610, The plurality of first external electrodes 621a to 621d may be arranged corresponding to the pair of first mounting electrodes 617a and 617b or the pair of third mounting electrodes 617c and 617d. Accordingly, since the additional means for aligning the second package 620 is not necessary, not only the manufacturing efficiency can be improved, but also the first package 610 and the second package 620 ) Can be normally connected and the reliability of the product can be ensured.
  • the second package 620 is flip-chip laminated on the first package 610, so that the respective TVS diodes included in the second package 620 are electrically connected to each other through the plurality of external electrodes 621a to 621d and 622, Between the pair of input / output electrodes 611a and 612a and the ground electrodes 615a and 615b and between the pair of input / output electrodes 613a and 614a and the ground electrodes 615a and 615b, respectively.
  • the diode composite device 600 can be represented by an equivalent circuit as shown in Fig.
  • the molding part 630 is molded so as to cover the upper surfaces of the second package 620 and the first package 610. As a result, the diode composite device 600 can be formed in one package.
  • the diode composite device 700 includes a first package 710, a second package 720, and a molding part 730 as shown in FIG.
  • the diode composite device 700 according to the seventh embodiment is the same as the diode composite device 600 according to the sixth embodiment except that the first package 710 is formed of a PCB material circuit board Therefore, detailed description is omitted.
  • the first package 710 may comprise a multilayer circuit board.
  • the multilayer circuit board may have a rigid property.
  • the multilayer circuit board may be a printed circuit board (PCB).
  • the printed circuit board (PCB) may include FR_1, FR_4, XPC, Teflon, CEM_1, and CEM_3.
  • the multilayer circuit board may have ductility.
  • the first substrate 710 and the second substrate 720 may be a flexible circuit board (FPCB).
  • FPCB flexible circuit board
  • some of the multilayer circuit boards may be provided as printed circuit boards (PCB), while others may be provided as flexible circuit boards (FPCB).
  • PCB printed circuit boards
  • FPCB flexible circuit boards
  • the adhesive layer (not shown) may be disposed between the respective layers of the multilayer circuit board to bond the circuit boards of the respective layers.
  • the first package 710 is manufactured from a PCB material circuit board, it can be manufactured as a large-area circuit board, and the second package 720 can be stacked on the large-area PCB material circuit board in a lump .
  • mass production can be facilitated in comparison with the ceramic process of the first to sixth embodiments. That is, in the case of the ceramic process, since the first package made of ceramic is cut into unit devices and the second package including the TVS diode is laminated, mass production is not suitable. However, as in the present embodiment, the second package 720 is first stacked on the first package 710 having a large area, and then the unit package is finally cut into unit elements, thereby mass production is possible.
  • the dielectric constant of the PCB material is lower than that of the ceramic material, the parasitic capacitance formed therefrom is also low.
  • the ceramic materials such as the first to sixth embodiments have a high dielectric constant, parasitic components such as a capacitance formed between electrodes in the device are largely formed, which adversely affects the frequency characteristics.
  • this embodiment can reduce the parasitic component formed by the multilayer circuit board, so that the frequency characteristics can be improved as compared with the ceramic process of the first to sixth embodiments.
  • the large-area PCB material circuit board in which the TVS diode array package is laminated is collectively molded and then cut to form a unit device, so that the upper flatness of the unit device is lower than that of the ceramic devices of the first to sixth embodiments It is possible to uniformly realize the pickup characteristic of the diode composite device in the manufacturing process.
  • the molding process is applied to the unit device.
  • the central portion of the unit element is convexly formed in the molding portion as compared with the rim portion, so that the flatness of the upper portion of the unit element becomes poor.
  • the molding part 730 is formed as in the present embodiment, since the molding part is uniformly formed in the original plate of the large-area circuit board by sufficiently ensuring the edge of the large-area circuit board original plate, The uniformity of the flatness can be secured.
  • the first package 710 includes a pair of ground electrodes 715c and 715d, a plurality of input / output electrodes 711c to 714c and 711d to 714d, a first mounting electrode 718 A plurality of second connection electrodes 711a to 714a and 711b to 714b, a plurality of first wiring patterns 716a to 714b, and a plurality of second wiring electrodes 711a to 714b. ), And a plurality of second wiring patterns 719a to 719d.
  • the pair of ground electrodes 715c and 715d are connected to the center of the mounting view of the first package 710 (the lower surface of Fig. 23 and the upper surface of Fig. 24) in the first direction (the width direction of the first package 710 As shown in Fig.
  • the ground electrodes 715c and 715d are connected to the ground of the circuit board when the diode composite element 700 is disposed on the high-speed signal line.
  • the plurality of input / output electrodes 711c to 714c and 711d to 714d are connected to both sides of a second direction (the longitudinal direction of the first package 710 in Fig. 24) perpendicular to the first direction with reference to the ground electrodes 715c and 715d Can be spaced apart.
  • the plurality of input / output electrodes 711c to 714c and 711d to 714d are connected to the high-speed signal line when the diode composite device 700 is disposed on the high-speed signal line.
  • the first mounting electrode 718 may be disposed substantially in the center of the surface (upper surface in Fig. 23) where the second package 720 is stacked. That is, the first mounting electrodes 718 may be disposed at the center in the first direction and the second direction on the upper surface of the first package 710. Here, the first mounting electrode 718 may be connected to the first external electrode 722 of the second package 720.
  • the plurality of second mounting electrodes 717a to 717d may be spaced apart from each other with respect to the first mounting electrodes 718. [ That is, the plurality of second mounting electrodes 717a to 717d may be arranged symmetrically with respect to the first mounting electrode 718 in the first direction and the second direction, respectively. At this time, the second mounting electrodes 717a to 717d may be disposed at vertices spaced a certain distance about the first mounting electrodes 718 and forming a quadrangle. Here, the second mounting electrodes 717a to 717d may be connected to the second external electrodes 721a to 721d of the second package 720, respectively.
  • the diode composite device 700 can be manufactured by molding the second package 720 stacked on the first package 710 because the second package 720 is laminated on the center of the first package 710. [ The uniformity of the entire package can be uniformly realized. Therefore, the pickup performance of the diode composite device 700 can be improved in the manufacturing process of mounting the diode composite device 700 on the circuit board of the electronic device.
  • a pair of first connection electrodes 715a and 715b may be disposed on both sides in the first direction at the center of the surface on which the second package 720 is stacked (the upper surface in Fig. 23). That is, the pair of first connection electrodes 715a and 715b may be disposed at positions opposite to the ground electrodes 715c and 715d. Here, the pair of first connection electrodes 715a and 715b may be electrically connected to the ground electrodes 715c and 715d, respectively.
  • the plurality of second connection electrodes 711a to 714a and 711b to 714b may be spaced apart from each other in a second direction perpendicular to the first direction with respect to the first connection electrodes 715a and 715b. That is, the plurality of second connection electrodes 711a to 714a and 711b to 714b may be disposed at positions opposing the input / output electrodes 711c to 714c and 711d to 714d.
  • the plurality of second connection electrodes 711a to 714a and 711b to 714b may be electrically connected to the input / output electrodes 711c to 714c and 711d to 714d, respectively.
  • the first wiring pattern 716 can connect a pair of first connection electrodes 715a and 715b and a pair of first mounting electrodes 718, respectively.
  • the first wiring pattern 716 can connect between the pair of first connection electrodes 715a and 715b via the first mounting electrode 718.
  • the plurality of second wiring patterns 719a to 719d can connect the plurality of second connection electrodes 711a to 714a formed on one side of the first package 710 and the plurality of second mounting electrodes 717a to 717d have.
  • the plurality of second wiring patterns 719a to 719d may be arranged symmetrically with respect to the first wiring pattern 716.
  • the first package 710 may include a multilayer circuit board.
  • the first package 710 may include a first circuit substrate 710-1 and a second circuit substrate 710-2.
  • the first circuit board 710-1 includes the first mounting electrode 718, the second mounting electrodes 717a to 717d, the first connecting electrodes 715a and 715b, and the second connecting electrode 711a to 714a, 711b to 714b may be formed on one surface (upper surface in Fig. 25).
  • a plurality of resistors 711g to 714g may be formed as filter portions.
  • the plurality of resistors 711g to 714g may be formed on the middle layer of the multilayer circuit board, and may be formed on the second circuit board 710-2 in this embodiment.
  • the present invention is not limited thereto, and each of the plurality of resistors 711g to 714g may be formed in multiple layers over a plurality of circuit boards.
  • the plurality of resistors 711g to 714g may be formed in the second direction of the second circuit board 710-2. At this time, the plurality of resistors 711g to 714g may be formed in a straight line, but not limited thereto, and may be formed in various shapes. For example, the plurality of resistors 711g to 714g may be formed in a spiral shape or a serpentine shape between the vias 711e to 714e and 711f to 714f.
  • a plurality of coil patterns 711g 'to 714g' may be formed on the other surface (upper surface in Fig. 26) of the second circuit substrate 710-2 'as a filter portion.
  • the plurality of coil patterns 711g 'to 714g' may be formed in the second direction of the second circuit substrate 710-2 '.
  • the plurality of coil patterns 711g 'to 714g' may be formed in a spiral shape.
  • the plurality of coil patterns 711g 'to 714g' are spirally formed from the vias 711e to 714e to the center of the second circuit substrate 710-2 ', and then the second circuit substrate 710-2' To the vias 711f to 714f at the center of the via hole 711f.
  • the present invention is not limited to this, and each of the plurality of coil patterns 711g 'to 714g' may be formed in multiple layers over a plurality of circuit boards.
  • the plurality of resistive elements 711g to 714g are electrically connected to the input / output electrodes 711c to 714c and 711d to 714d and the second and fourth coil patterns 711d to 714d via the vias 711e to 714e and 711f to 714f, And may be connected to the connection electrodes 711a to 714a and 711b to 714b, respectively.
  • the vias 711e to 714e and 711f to 714f may be formed at positions corresponding to the input / output electrodes 711c to 714c and 711d to 714d and the second connection electrodes 711a to 714a and 711b to 714b.
  • the input / output electrodes 711c to 714c and 711d to 714d and the second connection electrodes 711a to 714a and 711b to 714b can be electrically connected to each other.
  • the plurality of resistors 711g to 714g (or the coil patterns 711g 'to 714g') can connect between the input / output electrodes 711c to 714c and 711d to 714d.
  • the vias 715e and 715f may be formed at positions corresponding to the ground electrodes 715c and 715d and the first connection electrodes 715a and 715b.
  • the ground electrodes 715c and 715d and the first connection electrodes 715a and 715b can be electrically connected to each other.
  • the second package 720 has the same configuration as the second package 620 of the diode composite device 600 according to the sixth embodiment, and therefore, a detailed description thereof is omitted here (see FIG. 21).
  • the second package 720 is flip-chip laminated on the first package 710, so that the respective TVS diodes included in the second package 720 are electrically connected to the first package 720 through the plurality of external electrodes 721a to 721d and 722, Between the pair of input / output electrodes 711c and 712c and the ground electrodes 715c and 715d and between the pair of input / output electrodes 713c and 714c and the ground electrodes 715c and 715d, respectively.
  • the diode composite device 700 may be represented by an equivalent circuit as shown in FIG.
  • the diode composite device 700 based on the PCB material according to the present embodiment may have superior characteristics at high frequencies as compared with a ceramic-based diode composite device (comparative example). That is, since the dielectric constant of the PCB material is lower than that of the ceramic material, the parasitic capacitance formed therefrom is also low. Therefore, the parasitic component formed by the multilayer circuit board can be reduced and the frequency band is increased, so that the frequency characteristic in the high frequency band can be improved.
  • the diode composite device 700 may be represented by an equivalent circuit of a transformer (coil pattern) and a TVS diode between the input / output electrodes d1, d2, d4 to d7, d9 and d10.
  • the TVS diode may be connected between the input / output electrodes d9 and d10, the ground electrodes d3 and d6, and the input / output electrodes d6 and d7 and the ground electrodes d3 and d6, respectively.
  • the input / output electrodes d6, d7, d9, and d10 are connected to the ground electrodes d3 and d6 through the TVS diode as an input terminal, thereby reducing the clamping voltage of the diode composite device 700.
  • the transformer between the input / output electrodes d1, d2, d4 to d7, d9 and d10 allows the diode composite element 700 to minimize the attenuation of the signal with respect to the high speed signal, (ESD) protection.
  • the molding part 730 is molded so as to cover the upper surfaces of the second package 720 and the first package 710.
  • the diode composite element 700 can be formed in one package.
  • FIG. 30 a method of fabricating a diode composite device according to an embodiment of the present invention will be described with reference to FIGS. 30 to 36.
  • FIG. 30 a method of fabricating a diode composite device according to an embodiment of the present invention will be described with reference to FIGS. 30 to 36.
  • a method 20 of fabricating a diode composite device includes steps S21 to S23 of forming an electrode and a filter portion on a large-area circuit board, steps S24 and S25 of forming a via after bonding the circuit board, A step S26 of mounting a TVS diode, a step S27 of epoxy molding, and a step S28 of cutting into a unit element.
  • the first circuit substrate original plate 710-1a and the second circuit substrate original plate 710-2a are prepared (step S21).
  • the first circuit substrate original plate 710-1a and the second circuit substrate original plate 710-2a may be a large-area substrate.
  • step S22 mounting electrodes 717a to 717d and 718 and connection electrodes 711a to 714a and 711b to 714b, 715a and 715b are formed on the first circuit board 710-1a (step S22) .
  • the wiring patterns 716 and 719a to 719d connecting the mounting electrodes 717a to 717d and 718 and the connecting electrodes 711a to 714a and 711b to 714b, 715a and 715b are formed.
  • electrodes and wiring patterns may be formed in the same manner as the first circuit substrate 710-1 of Fig. 25 and Fig. 26 for each unit area (a, b) of the first circuit substrate original plate 710-1a.
  • a and b represent the boundaries of the unit area constituting the unit element.
  • input / output electrodes 711c to 714c and 711d to 714d and ground electrodes 715c and 715d are formed on the mounting surface (lower surface in FIG. 32) of the second circuit substrate base plate 710-2a S23).
  • the filter portion is formed on the other surface (the upper surface in Fig. 32) of the second circuit substrate original plate 710-2a.
  • electrodes and resistors 711g to 714g are formed in the same manner as the second circuit board 710-2 in Fig. 25 for each unit area a and b of the second circuit board original plate 710-2a. May be formed.
  • the electrodes and the coil patterns 711-2a are formed in the same manner as the second circuit substrate 710-2 'in FIG. 26 for each unit area a and b of the second circuit substrate original plate 710-2a 711g 'to 714g') may be formed.
  • the first circuit substrate original plate 710-1a and the second circuit substrate original plate 710-2a are bonded (step S24). At this time, the first circuit substrate original plate 710-1a and the second circuit substrate original plate 710-2a are bonded to each other through an adhesive layer (not shown) to form a circuit substrate original plate 710a.
  • connection electrodes 711a to 714a, 711b to 714b, 715a and 715b, the input / output electrodes 711c to 714c and 711d to 714d, the ground electrodes 715c and 715d and the resistors 711g to 714g Vias 711e to 715e and 711f to 715f are formed so as to connect the first electrodes 711g 'to 714g') (step S25).
  • the first connection electrodes 715a and 715b are electrically connected to the vias 715e and 715f to be directly connected to the ground electrodes 715c and 715d without passing through the resistors 711g to 714g (or the coil patterns 711g 'to 714g' Can be formed.
  • connection electrodes 711a to 714a and 711b to 714b are connected to the input / output electrodes 711g to 714g through resistors 711g to 714g (or coil patterns 711g 'to 714g') formed in the middle of the circuit board original plate 710a Vias 711e to 714e and 711f to 714f may be formed so as to be connected to the source electrodes 711c to 714c and 711d to 714d.
  • Vias may be formed in each unit region a of the circuit board original plate 710a in the same manner as the first package 710 in Fig.
  • the second package 720 is mounted on the mounting electrodes 717a to 717d and 718 in a flip chip manner (step S26).
  • the second package 720 may include a TVS diode array having a protection function against electrical overload and static electricity.
  • the TVS diode array can be stacked in the same manner as the diode composite element 700 of FIG. 22 for each unit area (a) of the circuit board original plate 710a.
  • the molding part 730 is formed so that the upper surface of the first circuit substrate original plate 710-1a and the TVS diode array are not exposed to the outside.
  • the molding part 730 may be formed by epoxy molding.
  • the molding portion 730 may be formed in each unit region a of the circuit board original plate 710a in the same manner as the diode composite element 700 of Fig.
  • step S28 the circuit board substrate 710a bonded along the boundary line a of the unit area is cut into unit devices.
  • a diode composite device 700 as shown in FIGS. 22 to 27 can be completed.

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Abstract

다이오드 복합소자 및 그의 제조 방법이 제공된다. 본 발명의 실시예에 따른다이오드 복합소자는 고속신호를 필터링하는 필터부를 포함하는 제1패키지, 제1패키지 상에 플립칩 방식으로 적층되며, 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS(Transient Voltage Suppressor) 다이오드 어레이를 포함하는 제2패키지, 및 제2패키지를 몰딩하는 몰딩부를 포함한다.

Description

다이오드 복합소자 및 그의 제조 방법
본 발명은 다이오드 복합소자에 관한 것이다.
일반적으로, 전기적 과부하(EOS; electric overstress)는 예를 들면, 전자 디바이스의 스펙 한계를 초과하는 전압 또는 전류가 해당 디바이스에 인가된 경우 발생할 수 있는 열적 손상을 의미한다. 이는 다양한 환경에서, 돌입 전류, 또는 기동 전류 형태로 발생한다. 이때, 비정상적인 전압의 증가로 인해 시스템에 스파크(spark)가 발생하여 구성 요소와 부품, 시스템에 손상을 초래한다.
이와 같은 전기적 과부하는 정전기 방전(ESD; Electro Static Discharge)에 비하여 상대적으로 낮은 전압이지만, 상대적으로 긴 시간 동안 인가되는 것으로, 내부회로의 절연층의 파괴를 야기할 수 있어 내부회로로의 유입을 차단하는 것이 필요하다.
한편, 전자 디바이스의 처리속도가 증가하면서, 고속신호라인에 발생될 수 있는 노이즈를 필터링하기 위한 다양한 형태의 필터가 제공되고 있다. 그러나 일반적인 필터들은 수동소자로 이루어지기 때문에 정전기 또는 전기적 과부하에 대하여 취약하여 별도의 보호회로를 구비한다.
따라서 전기적 과부하 또는 정전기에 대한 보호기능과 함께 고속 신호라인에서 사용하는데 적합한 소자의 개발이 절실한 실정이다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로, 클램핑 전압을 감소시켜 전기적 과부하 특성을 향상시키는 동시에 필터 특성을 유지할 수 있는 다이오드 복합소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 대량 생산이 용이하고, 기생성분을 감소시켜 그에 따른 주파수 특성을 향상시킬 수 있는 다이오드 복합소자를 제공하는데 다른 목적이 있다.
상술한 과제를 해결하기 위하여 본 발명은 고속신호를 필터링하는 필터부를 포함하는 제1패키지; 상기 제1패키지 상에 플립칩 방식으로 적층되며, 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS(Transient Voltage Suppressor) 다이오드 어레이를 포함하는 제2패키지; 및 상기 제2패키지를 몰딩하는 몰딩부;를 포함하는 다이오드 복합소자를 제공한다.
본 발명의 바람직한 실시예에 의하면, 제1항에 있어서, 상기 제1패키지는 일방향으로 양측에 "ㄷ" 자 형상으로 구비되는 한 쌍의 접지전극; 상기 한 쌍의 접지전극과 직각을 이루는 타방향의 양측에 'ㄷ'자 형상으로 구비되는 복수 개의 입출력전극; 상기 제1패키지의 일면에 구비되어 상기 제2패키지의 제1외부전극에 각각 연결되는 한 쌍의 제1실장용전극; 상기 한 쌍의 제1실장용전극 사이의 중앙부로부터 일정 거리 이격 배치되어 상기 제2패키지의 제2외부전극에 연결되는 제2실장용전극; 상기 한 쌍의 제1실장용전극 중 어느 하나와 상기 복수 개의 입출력전극 중 일측의 어느 하나를 각각 연결하는 제1배선패턴; 및 상기 한 쌍의 접지전극 사이를 연결하며 상기 제2실장용전극이 그 중앙부에 구비되는 제2배선패턴;을 포함할 수 있다.
이때, 상기 한 쌍의 제1실장용전극 및 상기 제2실장용전극은 상기 제1패키지의 일면의 중앙부에 배치될 수 있다.
또한, 상기 제1패키지는 복수 개의 순차 적층되는 시트층을 포함하는 소체; 및 상기 복수 개의 시트층에서 상기 복수 개의 입출력전극 중 어느 하나에 연결되는 복수 개의 코일패턴;을 더 포함할 수 있다. 여기서, 상기 복수 개의 시트층 중 교차 적층되는 시트층 상에 구비되는 코일패턴은 비아홀을 통하여 연결되며, 서로 대향하는 입출력전극에 연결될 수 있다.
또한, 상기 제2패키지는 상기 제2패키지의 일면에서 일측에 구비되어 상기 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 일측 전극이 각각 연결되는 한 쌍의 제1외부전극; 및 상기 한 쌍의 제1외부전극의 각각으로부터 이격 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 타측 전극이 공통으로 연결되는 제2외부전극;을 포함할 수 있다.
또한, 상기 제1패키지는 일방향의 중앙부 양측에 'ㄷ'자 형상으로 구비되는 한 쌍의 접지전극; 상기 한 쌍의 접지전극의 양측에 'ㄷ'자 형상으로 구비되는 복수 개의 입출력전극; 상기 제1패키지의 일면에서 상기 한 쌍의 접지전극을 기준으로 일측에 배치되어 상기 제2패키지의 제1외부전극 중 어느 하나에 각각 연결되는 한 쌍의 제1실장용전극; 상기 한 쌍의 제1실장용전극으로부터 상기 한 쌍의 접지전극을 기준으로 타측으로 이격 배치되어 상기 제2패키지의 제2외부전극에 연결되는 제2실장용전극; 상기 제2실장용전극을 기준으로 상기 한 쌍의 제1실장용전극의 반대측에 배치되어 상기 제2패키지의 제1외부전극 중 어느 하나에 각각 연결되는 한 쌍의 제3실장용전극; 상기 한 쌍의 제1실장용전극 중 어느 하나와 상기 한 쌍의 접지전극을 기준으로 일측의 입출력전극 중 어느 하나를 각각 연결하는 제1배선패턴; 상기 한 쌍의 접지전극 사이를 연결하며 상기 제2실장용전극이 그 중앙부에 구비되는 제2배선패턴; 및 상기 한 쌍의 제3실장용전극 중 어느 하나와 상기 한 쌍의 접지전극을 기준으로 타측의 입출력전극 중 어느 하나를 각각 연결하는 제3배선패턴; 더 포함할 수 있다.
이때, 상기 제1패키지는 복수 개의 순차 적층되는 시트층을 포함하는 소체; 및 상기 복수 개의 시트층에서 상기 복수 개의 입출력전극 중 어느 하나에 연결되는 복수 개의 저항체;를 더 포함할 수 있다. 여기서, 서로 인접한 시트층 상에 구비되는 저항체는 비아홀을 통하여 연결되며, 서로 대향하는 입출력전극에 연결될 수 있다.
또한, 상기 제2패키지는 상기 제2패키지의 일면에서 양측에 구비되어 상기 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 일측 전극이 각각 연결되는 복수 개의 제1외부전극; 및 상기 복수 개의 제1외부전극의 각각으로부터 이격되게 상기 제2패키지의 일면의 중앙부에 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 타측 전극이 공통으로 연결되는 제2외부전극;을 포함할 수 있다.
이때, 상기 제2패키지는 정사각형으로 이루어질 수 있다.
또한, 상기 제1패키지는 실장용전극, 연결전극, 입출력전극, 접지전극, 및 다층 회로기판을 포함할 수 있다. 여기서, 상기 다층 회로기판은 인쇄회로기판(PCB) 및 연성회로기판(FPCB) 중 적어도 하나를 포함할 수 있다.
이때, 상기 다층 회로기판은 상기 실장용전극 및 상기 연결전극이 일면에 형성되는 제1회로기판; 및 상기 입출력전극 및 상기 접지전극이 일면에 형성되고 상기 필터부가 타면에 형성되는 제2회로기판을 포함할 수 있다. 여기서, 상기 실장용전극은 배선패턴을 통하여 상기 연결전극 중 일측에 연결되며, 상기 연결전극은 비아를 통하여 상기 입출력전극, 상기 접지전극 및 상기 필터부에 연결될 수 있다.
이때, 상기 실장용전극은 상기 제1패키지의 일면의 중앙에 배치되어 상기 제2패키지의 제1외부전극에 연결되는 제1실장용전극; 및 상기 제1실장용전극을 기준으로 사방으로 이격 배치되어 상기 제2패키지의 제2외부전극에 각각 연결되는 제2실장용전극을 포함할 수 있다. 또한, 상기 연결전극은 상기 제1패키지의 일면의 중앙에서 제1방향의 양측에 배치되어 제1배선패턴을 통하여 상기 제1실장용전극과 연결되는 제1연결전극; 및 상기 제1연결전극을 기준으로 상기 제1방향과 직각인 제2방향의 양측으로 이격 배치되어 제2배선패턴을 통하여 상기 제2실장용전극과 연결되는 제2연결전극;을 포함할 수 있다. 여기서, 상기 접지전극은 상기 제1패키지의 타면의 중앙에서 제1방향의 양측에 배치되며, 제1비아를 통하여 상기 제1연결전극에 연결될 수 있다. 또한, 상기 입출력전극은 상기 접지전극을 기준으로 상기 제1방향과 직각인 제2방향의 양측으로 이격 배치되며, 제2비아를 통하여 상기 제2연결전극에 연결될 수 있다.
또한, 상기 필터부는 상기 입출력전극 사이에 연결되는 저항체이고, 상기 저항체는 상기 다층 회로기판 중 중간층에 형성되며, 서로 대향하는 상기 입출력전극 사이를 연결하도록 직선, 나선형 또는 구불구불한 형태로 형성될 수 있다.
또한, 상기 필터부는 상기 입출력전극 사이에 연결되는 코일패턴이고, 상기 코일패턴은 상기 다층 회로기판 중 중간층에 형성되며, 서로 대향하는 상기 입출력전극 사이를 연결하도록 나선형으로 형성될 수 있다.
또한, 상기 제2패키지는 상기 제2패키지의 일면의 중앙에 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 일측 전극이 공통으로 연결되는 제1외부전극; 및 상기 제1외부전극으로부터 사방으로 등간격으로 이격되게 배치되어 상기 TVS 다이오드의 어레이의 각 TVS 다이오드의 타측 전극이 각각 연결되는 제2외부전극;을 포함할 수 있다.
이때, 상기 제2패키지는 정사각형으로 이루어질 수 있다.
한편, 본 발명은 제1회로기판 및 제2회로기판의 원판을 준비하는 단계; 상기 제1회로기판 원판에 실장용전극, 연결전극 및 상기 실장용전극과 연결전극을 연결하는 배선패턴을 형성하는 단계; 상기 제2회로기판 원판의 일면에 입출력전극 및 접지전극을 형성하고, 타면에 필터부를 형성하는 단계; 상기 제1회로기판 원판과 상기 제2회로기판 원판을 접착하는 단계; 상기 연결전극과, 상기 입출력전극, 상기 접지전극 및 상기 필터부를 연결하도록 비아를 형성하는 단계; 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS 다이오드 어레이를 상기 실장용전극 상에 플립칩 방식으로 실장하는 단계; 상기 제1회로기판 원판의 일면 및 상기 TVS 다이오드 어레이를 몰딩하는 단계; 및 상기 몰딩된 제1회로기판 및 상기 제2회로기판의 원판을 단위소자로 절단하는 단계;를 포함하는 다이오드 복합소자의 제조 방법을 제공한다.
본 발명에 의하면, TVS 다이오드와 고속 신호용 필터를 일체화하여 TVS 다이오드에 의해 클램핑 전압을 감소시키면서도 필터의 특성을 유지함으로써, 고속 데이터 신호의 손실을 억제하면서도 전기적 과전압 보호 및 정전기 보호 기능을 수행할 수 있다.
또한, 본 발명은 고속 신호라인의 종류에 따른 필터를 패키지화하고 패키지 상에 TVS 다이오드 패키지를 플립칩 적층함으로써, 단일 패키지를 용이하게 구현할 수 있는 동시에 제조 효율을 향상시킬 수 있다.
또한, 본 발명은 복수 개의 TVS 다이오드를 어레이 패키지로 구성함과 동시에 TVS 다이오드 어레이를 제1패키지의 중앙부에 배치함으로써, 몰딩시 전체 패키지의 평탄도를 균일하게 구현할 수 있어 제조 공정에서 전기적 과부하 소자의 픽업성을 향상시킬 수 있다.
또한, 본 발명은 복수 개의 TVS 다이오드를 하나의 어레이 패키지로 구성함으로써, 외부전극 사이의 간격을 증가시킬 수 있어 고속 신호라인에 대한 잡음을 감소시킬 수 있다.
또한, 본 발명은 제2패키지에 각 TVS 다이오드의 일측에 각각 연결되는 제1외부전극과, 각각의 TVS 다이오드의 타측에 공통으로 연결되는 제2외부전극을 구비함으로써, 제2패키지의 방향성을 인식할 수 있어 제2패키지의 실장시 오류를 방지할 수 있다.
또한, 본 발명은 TVS 다이오드 어레이가 정사각형으로 이루어지고, 각각의 TVS 다이오드의 타측에 공통으로 연결되는 제2외부전극을 중심으로 각 TVS 다이오드의 일측에 각각 연결되는 복수개의 제1외부전극을 대칭으로 배치함으로써, 제2패키지의 실장시 정렬이 90도 틀어진 경우에도 정상적인 연결이 가능하여 정렬을 위한 부가수단이 필요없어 제조의 효율을 향상시키고 제품의 신뢰성을 확보할 수 있다.
또한, 본 발명은 고속 신호용 필터를 PCB 소재 회로기판으로 제작함으로써, 일체로 구비되는 다이오드를 대면적 PCB 소재 회로기판 상에 일괄적으로 적층할 수 있어 대량 생산이 용이하며, 기생성분을 감소시켜 그에 따른 주파수 특성을 향상시킬 수 있다.
도 1은 본 발명의 제1실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 2는 도 1에서 제1패키지의 사시도,
도 3은 도 2의 제1패키지의 분해사시도,
도 4는 도 1에서 제2패키지의 사시도,
도 5는 도 1의 등가회로도,
도 6은 본 발명의 제2실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 7은 도 6에서 제1패키지의 사시도,
도 8은 도 6에서 제2패키지의 사시도,
도 9는 도 6의 등가회로도,
도 10은 본 발명의 제3실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 11은 도 10에서 제1패키지의 사시도,
도 12는 도 10의 제1패키지의 분해사시도,
도 13은 본 발명의 제4실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 14는 도 13에서 제1패키지의 사시도,
도 15는 도 10 및 도 13의 등가회로도,
도 16은 본 발명의 제5실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 17은 도 16에서 제1패키지의 사시도,
도 18은 도 16에서 제2패키지의 사시도,
도 19는 본 발명의 제6실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 20은 도 19에서 제1패키지의 사시도,
도 21은 도 19에서 제2패키지의 사시도,
도 22는 본 발명의 제7실시예에 따른 다이오드 복합소자를 나타낸 사시도,
도 23은 도 22에서 제1패키지의 사시도,
도 24는 도 22의 제1패키지의 저면도,
도 25는 도 23의 제1패키지의 분해사시도,
도 26은 도 25에서 제2회로기판의 다른 예의 사시도,
도 27은 도 23의 제1패키지의 단면도,
도 28은 도 22의 다이오드 복합소자의 주파수 특성을 나타낸 그래프
도 29는 도 22에서 필터부가 코일패턴인 경우의 등가회로도,
도 30은 본 발명의 일 실시예에 따른 다이오드 복합소자의 제조 방법을 도시한 공정 순서도,
도 31은 제1회로기판 원판에 전극 및 배선패턴을 형성한 상태를 도시한 사시도,
도 32는 제2회로기판 원판에 필터부를 형성한 상태를 도시한 사시도,
도 33은 제1회로기판 원판과 제2회로기판 원판을 접착한 후 전극 사이를 연결하는 비아를 형성한 상태를 도시한 단면도,
도 34는 도 33의 회로기판 원판 상에 TVS 다이오드 어레이를 적층한 상태를 도시한 단면도,
도 35는 도 34의 회로기판 원판을 몰딩한 상태를 도시한 단면도, 그리고,
도 36은 도 35의 회로기판 원판을 단위소자로 절단한 상태를 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 부가한다.
본 발명에 따른 다이오드 복합소자(100~700)는 도 1, 도 6, 도 10, 도 13, 도 16, 도 19 및 도 22에 도시된 바와 같이, 제1패키지(110~710), 제2패키지(120, 220, 520~720) 및 몰딩부(130, 530, 730)를 포함한다.
상기 다이오드 복합소자(100~700)는 고속 신호라인용 보호소자로서, LVDS(Low voltage differential signaling), HDMI(High Definition Multimedia Interface), USB(Universal Serial Bus), 및 V-by-one HS(Video by one High Speed) 중 어느 하나의 신호라인용 보호소자일 수 있다. 그러나 다이오드 복합소자(100~700)는 이에 한정되지 않고, 다양한 종류의 고속신호라인용 보호소자일 수 있다.
여기서, 상기 다이오드 복합소자(100~700)는 상술한 바와 같은 신호라인 상에 배치될 수 있다. 일례로, 상기 다이오드 복합소자(100~700)는 회로기판의 접지에 연결될 수 있다.
제1패키지(110~710)는 상술한 바와 같은 고속 신호의 필터기능을 갖는 필터부를 포함할 수 있다. 여기서, 상기 필터부는 고속 신호라인의 종류에 따라 구현되는 필터일 수 있다. 일례로, 제1패키지(110~710)는 트랜스포머(코일패턴)를 포함할 수 있다. 또한, 제1패키지(110~710)는 저항체를 포함할 수 있다.
제2패키지(120, 220, 520~720)는 전기적 과부하(EOS) 및 정전기(ESD)에 대한 보호기능을 갖는 보호부를 포함할 수 있다. 일례로, 상기 보호부는 TVS 다이오드를 포함할 수 있다.
여기서, 제2패키지(120)는 TVS 다이오드 단일 소자를 포함할 수 있다. 또한, 제2패키지(220, 520~720)는 복수 개의 TVS 다이오드를 포함할 수 있다. 여기서, 복수 개의 TVS 다이오드는 다이오드 어레이로 형성될 수 있다.
이와 같이, TVS 다이오드를 필터부와 일체로 형성함으로써, 필터부의 특성을 유지함과 동시에 클램핑 전압을 감소시켜 서지특성과 같은 내성을 향상시킬 수 있다.
이때, 제2패키지(120, 220, 520~720)는 제1패키지(110~710) 상에 플립칩 적층된다. 즉, 제2패키지(120, 220, 520~720)를 제1패키지(110~710) 상에 플립칩 적층함으로써, 다이오드 복합소자(100~700)를 단일 패키지로 용이하게 구현할 수 있는 동시에 제조 효율을 향상시킬 수 있다.
몰딩부(130, 530, 730)는 제1패키지(110~710) 상에 적층되는 제2패키지(120, 220, 520~720) 및 제1패키지(110~710)의 상면을 덮도록 몰딩된다.
이하, 다이오드 복합소자(100~700)의 패키지 구성에 따른 실시예를 보다 상세하게 설명한다.
본 발명의 제1실시예에 따른 다이오드 복합소자(100)는 도 1에 도시된 바와 같이, 제1패키지(110), 제2패키지(120), 및 몰딩부(130)를 포함한다.
여기서, 제1패키지(110)는 고속신호를 필터링하는 필터부를 포함하고, 제2패키지(120)는 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS 다이오드를 포함할 수 있다. 이때, 상기 필터부는 트랜스포머로 이루어진 하이패스 필터이고, 상기 TVS 다이오드는 단일 소자일 수 있다.
도 2에 도시된 바와 같이, 제1패키지(110)는 복수 개의 입출력전극(111a, 111b, 112a, 112b), 한 쌍의 접지전극(113a, 113b), 한 쌍의 제1실장용전극(114a, 114b), 한 쌍의 제2실장용전극(115a, 115b), 한 쌍의 제1배선패턴(116a, 116b) 및 한 쌍의 제2배선패턴(117a, 117b)을 포함할 수 있다.
복수 개의 입출력전극(111a, 111b, 112a, 112b)은 다이오드 복합소자(100)의 일방향으로 양측에 'ㄷ'자 형상으로 구비될 수 있다. 즉, 복수 개의 입출력전극(111a, 111b, 112a, 112b) 각각은 제1패키지(110)의 측면, 상면 및 하면의 일부에 걸쳐 형성될 수 있다. 이러한 복수 개의 입출력전극(111a, 111b, 112a, 112b)은 다이오드 복합소자(100)가 고속 신호라인 상에 배치되는 경우, 고속 신호라인에 연결된다.
한 쌍의 접지전극(113a, 113b)은 복수 개의 입출력전극(111a, 111b, 112a, 112b)과 직각을 이루는 타방향으로 양측에 "ㄷ" 자 형상으로 구비될 수 있다. 즉, 한 쌍의 접지전극(113a, 113b) 각각은 제1패키지(110)의 측면, 상면 및 하면의 일부에 걸쳐 형성될 수 있다. 이러한 접지전극(112a, 112b)은 다이오드 복합소자(100)가 고속 신호라인 상에 배치되는 경우, 회로기판의 접지에 연결된다.
한 쌍의 제1실장용전극(114a, 114b)은 제2패키지(120)의 외부전극(121, 122) 중 어느 하나가 연결되며, 일측의 한 쌍의 입출력전극(111a, 111b) 측에 배치될 수 있다.
한 쌍의 제2실장용전극(115a, 115b)은 제2패키지(120)의 외부전극(121, 122) 중 다른 하나가 연결되며, 타측의 한 쌍의 입출력전극(112a, 112b) 측에 배치될 수 있다. 여기서, 한 쌍의 제2실장용전극(115a, 115b)은 한 쌍의 제1실장용전극(114a, 114b)과 대향하여 이격 배치될 수 있다.
한 쌍의 제1배선패턴(116a, 116b)은 한 쌍의 제1실장용전극(114a, 114b) 중 어느 하나와 일측의 한 쌍의 입출력전극(111a, 111b) 중 어느 하나를 각각 연결할 수 있다.
한 쌍의 제2배선패턴(117a, 117b)은 한 쌍의 제2실장용전극(115a, 115b) 중 어느 하나와 한 쌍의 입출력전극(113a, 113b) 중 어느 하나를 각각 연결할 수 있다.
도 3에 도시된 바와 같이, 제1패키지(110)는 복수 개의 시트층(110-1~110-5), 및 복수 개의 코일패턴(118a, 118b, 119a, 119b)을 포함할 수 있다.
복수 개의 시트층(110-1~110-5)은 소체일 수 있다. 일례로, 복수 개의 시트층(110-1~110-5)은 세라믹 소재로 이루어질 수 있다. 여기서, 제1시트층(110-1)은 최상층으로서 보호층이고, 나머지 시트층(110-2~110-5)은 트랜스포머에 대응한다. 여기서, 복수 개의 시트층(110-1~110-5)은 자성체를 포함할 수 있다. 또한 복수 개의 시트층(110-1~110-5)은 순차 적층될 수 있다.
복수 개의 코일패턴(118a, 118b, 119a, 119b)은 제1시트층(110-1)의 아래의 복수 개의 시트층(110-2~110-5)에 배치될 수 있다. 이때, 복수 개의 코일패턴(118a, 118b, 119a, 119b)은 복수 개의 입출력전극(111a, 111b, 112a, 112b) 중 하나에 각각 연결될 수 있다.
즉, 코일패턴(118a)은 제2시트층(110-2) 상에 배치되며, 일측이 입출력전극(112a)에 연결되도록 제2시트층(110-2)의 일측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 나선 형상으로 연장될 수 있다. 여기서, 코일패턴(118a)의 타측 단부에는 제4시트층(110-4)과 연결하기 위한 비아홀(118a-1)이 형성될 수 있다.
코일패턴(119a)은 제3시트층(110-3) 상에 배치되며, 일측이 입출력전극(112b)에 연결되도록 제3시트층(110-3)의 타측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 나선 형상으로 연장될 수 있다.
여기서, 코일패턴(119a)의 타측 단부에는 제5시트층(110-5)과 연결하기 위한 비아홀(119a-1)이 형성될 수 있다. 또한, 관통홀(119a-2)이 비아홀(119a-1)로부터 일정거리 이격되게 형성될 수 있다. 이때, 관통홀(119a-2)은 비아홀(118a-1)에 대응하는 위치에 형성될 수 있다.
이와 유사하게, 코일패턴(118b)은 제4시트층(110-4) 상에 배치되며, 일측이 입출력전극(112a)에 대향하는 입출력전극(111a)에 연결되도록 제4시트층(110-4)의 일측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 나선 형상으로 연장될 수 있다.
여기서, 코일패턴(118b)의 타측 단부에는 비어홀(118a-1) 및 관통홀(119a-2)에 대응하는 형상의 단자(118b-3)가 형성될 수 있다. 또한, 관통홀(118b-2)이 단자(118b-3)로부터 일정거리 이격되게 형성될 수 있다. 이때, 관통홀(118b-2)은 비아홀(119a-1)에 대응하는 위치에 형성될 수 있다.
코일패턴(119b)은 제5시트층(110-5) 상에 배치되며, 일측이 입출력전극(112b)에 대향하는 입출력전극(111b)에 연결되도록 제5시트층(110-5)의 타측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 나선 형상으로 연장될 수 있다.
이때, 복수 개의 시트층(110-2~110-5) 중 교차 적층되는 시트층에 구비되는 코일패턴(118a)과 코일패턴(118b)은 중앙부에서 비아홀(118a-1) 및 그 사이에 배치되는 시트층(110-3)의 관통홀(119a-2)을 통하여 연결될 수 있다. 즉, 코일패턴(118a)의 일단은 코일패턴(118b)의 일단(118b-3)에 연결될 수 있다.
이와 유사하게, 코일패턴(119a)과 코일패턴(119b)은 중앙부에서 비아홀(119a-1) 및 그 사이에 배치되는 시트층(110-4)의 관통홀(118b-2)을 통하여 연결될 수 있다. 즉, 코일패턴(119a)의 일단은 코일패턴(119b)의 일단(119b-3)에 연결될 수 있다.
이때, 코일패턴(118a, 118b, 119a, 119b)은 상술한 바와 같은 형상에 한정되지 않고, 다양한 형태를 가질 수 있다.
도 4에 도시된 바와 같이, 제2패키지(120)는 제1패키지(110)에 실장되는 면에 한 쌍의 외부전극(121, 122)을 구비할 수 있다. 여기서, 제2패키지(120)는 제1패키지(110) 상에 플립칩 적층될 수 있도록 제1패키지(110)의 한 쌍의 제1실장용전극(114a, 114b) 중 어느 하나 및 한 쌍의 제2실장용전극(115a, 115b) 중 어느 하나에 대응하여 한 쌍의 외부전극(121, 122)이 구비될 수 있다.
이때, 제1패키지(110) 상에 제2패키지(120)가 플립칩 적층됨으로써, 각각의 TVS 다이오드는 한 쌍의 외부전극(121, 122)을 통하여 일측의 한 쌍의 입출력전극(111a, 111b)과 한 쌍의 접지전극(113a, 113b)에 연결될 수 있다.
도 5에 도시된 바와 같이, 다이오드 복합소자(100)는 입출력전극(a1~a4) 사이에 트랜스포머 및 TVS 다이오드의 등가회로로 나타낼 수 있다. 여기서, 입출력전극(a3, a4)과 접지전극(a5, a6) 각각의 사이에서 TVS 다이오드가 연결될 수 있다. 이때, 입출력전극(a3, a4)은 입력단으로서, TVS 다이오드를 통하여 접지전극(a5, a6)에 연결됨으로써, 다이오드 복합소자(100)의 클램핑 전압을 감소시킬 수 있다.
또한, 입출력전극(a1~a4) 사이의 트랜스포머에 의해, 다이오드 복합소자(100)는 고속 신호에 대하여 신호의 감쇠를 최소화할 수 있는 동시에 전기적 과부하(EOS) 및 정전기(ESD)의 보호기능을 제공할 수 있다.
몰딩부(130)는 제2패키지(120) 및 제1패키지(110)의 상면을 덮도록 몰딩된다. 이에 의해, 다이오드 복합소자(100)는 복수 개의 개별 패키지를 하나의 패키지로 형성할 수 있다.
본 발명의 제2실시예에 따른 다이오드 복합소자(200)는 도 6에 도시된 바와 같이, 제1패키지(210), 제2패키지(220), 및 몰딩부(130)를 포함한다.
여기서, 제2실시예에 따른 다이오드 복합소자(200)는 제1패키지(210)의 실장용전극(214a, 214b, 215a, 215b, 218a, 218b) 및 배선패턴(216a, 216b, 217a, 217b, 219a, 219b) 및 제2패키지(220)를 제외하면 제1실시예에 따른 다이오드 복합소자(100)와 그 구성이 동일하므로 구체적인 설명은 생략한다.
도 7에 도시된 바와 같이, 제1패키지(210)는 한 쌍의 제1실장용전극(214a, 214b), 한 쌍의 제2실장용전극(215a, 215b), 한 쌍의 제3실장용전극(218a, 218b), 한 쌍의 제1배선패턴(216a, 216b), 한 쌍의 제2배선패턴(217a, 217b) 및 한 쌍의 제3배선패턴(219a, 219b)을 포함할 수 있다.
한 쌍의 제1실장용전극(214a, 214b)은 제2패키지(220)의 외부전극(221a, 221b)이 연결되며, 일측의 한 쌍의 입출력전극(111a, 111b) 측에 배치될 수 있다.
한 쌍의 제2실장용전극(215a, 215b)은 제2패키지(220)의 외부전극(222a, 222b)이 연결되며, 제1실장용전극(214a, 214b)과 제3실장용전극(218a, 218b) 사이에 배치될 수 있다.
한 쌍의 제3실장용전극(218a, 218b)은 제2패키지(220)의 외부전극(121c, 121d)이 연결되며, 타측의 한 쌍의 입출력전극(112a, 112b) 측에 배치될 수 있다.
한 쌍의 제1배선패턴(216a, 216b)은 한 쌍의 제1실장용전극(214a, 214b) 중 어느 하나와 일측의 한 쌍의 입출력전극(111a, 111b) 중 어느 하나를 각각 연결할 수 있다.
한 쌍의 제2배선패턴(217a, 217b)은 한 쌍의 제2실장용전극(215a, 215b) 중 어느 하나와 한 쌍의 접지전극(113a, 113b) 중 어느 하나를 각각 연결할 수 있다.
한 쌍의 제3배선패턴(219a, 219b)은 한 쌍의 제3실장용전극(218a, 218b) 중 어느 하나와 타측의 한 쌍의 입출력전극(112a, 112b) 중 어느 하나를 각각 연결할 수 있다.
도 8에 도시된 바와 같이, 제2패키지(220)는 제1패키지(210)에 실장되는 면에 복수 개의 외부전극(221a~221d, 222a, 222b)을 구비할 수 있다. 여기서, 제2패키지(220)는 제1패키지(210) 상에 플립칩 적층될 수 있도록 제1패키지(210)의 한 쌍의 제1실장용전극(214a, 214b), 한 쌍의 제2실장용전극(215a, 215b) 및 한 쌍의 제3실장용전극(218a, 218b)에 대응하여 복수 개의 외부전극(221a~221d, 222a, 222b)이 구비될 수 있다.
또한 제2패키지(220)는 복수 개의 TVS 다이오드를 포함할 수 있다. 여기서, 외부전극(221a, 221b)과 외부전극(222a, 222b) 사이, 및 외부전극(221c, 221d)과 외부전극(222a, 222b) 사이 각각에 TVS 다이오드가 배치될 수 있다.
이때, 제1패키지(210) 상에 제2패키지(220)가 플립칩 적층됨으로써, 제2패키지(220)에 포함된 각각의 TVS 다이오드는 복수 개의 외부전극(221a~221d, 222a, 222b)을 통하여 일측의 한 쌍의 입출력전극(111a, 111b)과 한 쌍의 접지전극(113a, 113b) 사이, 및 타측의 한 쌍의 입출력전극(112a, 112b)과 한 쌍의 접지전극(113a, 113b) 사이에 각각 연결될 수 있다.
도 9에 도시된 바와 같이, 다이오드 복합소자(200)는 입출력전극(b1~b4) 사이에 트랜스포머 및 TVS 다이오드의 등가회로로 나타낼 수 있다. 여기서, 입출력전극(b1, b2)과 접지전극(b5, b6), 및 입출력전극(b3, b4)과 접지전극(b5, b6) 각각의 사이에서 TVS 다이오드가 연결될 수 있다. 이때, 입출력전극(b1~b4) 모두가 TVS 다이오드를 통하여 접지전극(b5, b6)에 연결됨으로써, 다이오드 복합소자(200)의 클램핑 전압을 감소시킬 수 있다.
또한, 입출력전극(b1~b4) 사이의 트랜스포머에 의해, 다이오드 복합소자(200)는 고속 신호에 대하여 신호의 감쇠를 최소화할 수 있는 동시에 전기적 과부하(EOS) 및 정전기(ESD)의 보호기능을 제공할 수 있다.
본 발명의 제3실시예에 따른 다이오드 복합소자(300)는 도 10에 도시된 바와 같이, 제1패키지(310), 제2패키지(120), 및 몰딩부(130)를 포함한다. 여기서, 제3실시예에 따른 다이오드 복합소자(300)는 제1패키지(310)를 제외하면 제1실시예에 따른 다이오드 복합소자(100)와 그 구성이 동일하므로 구체적인 설명은 생략한다.
도 11에 도시된 바와 같이, 제1패키지(310)는 복수 개의 입출력전극(311a~314a, 311b~314b), 한 쌍의 접지전극(315a, 315b), 복수 개의 제1실장용전극(318a~318d), 복수 개의 제2실장용전극(317a~317d), 복수 개의 제1배선패턴(319a~319d) 및 한 쌍의 제2배선패턴(316a, 316b)을 포함할 수 있다.
복수 개의 입출력전극(311a~314b, 311b~314b)은 다이오드 복합소자(300)에서 접지전극(315a, 315b)의 양측에서 'ㄷ'자 형상으로 구비될 수 있다.
한 쌍의 접지전극(315a, 315b)은 다이오드 복합소자(300)의 일방향의 중앙 양측에 "ㄷ" 자 형상으로 구비될 수 있다.
복수 개의 제1실장용전극(318a~318d)은 제2패키지(120)의 외부전극(121, 122) 중 어느 하나가 연결되며, 일측의 복수 개의 입출력전극(311b~314b) 측에 배치될 수 있다.
복수 개의 제2실장용전극(317a~317d)은 제2패키지(120)의 외부전극(121, 122) 중 다른 하나가 연결되며, 복수 개의 제1실장용전극(318a~318d) 각각에 대향하여 대항하여 이격 배치될 수 있다.
복수 개의 제1배선패턴(319a~319d)은 복수 개의 제1실장용전극(318a~318d) 중 어느 하나와 일측의 복수 개의 입출력전극(311b~314b) 중 어느 하나를 각각 연결할 수 있다.
제2배선패턴(316a)은 복수 개의 제2실장용전극(317a~317d)을 연결하고, 제2배선패턴(316b)은 한 쌍의 접지전극(315a, 315b)을 연결할 수 있다. 여기서, 제2배선패턴(316a)과 배선패턴(316b)은 서로 연결될 수 있다.
도 12에 도시된 바와 같이, 제1패키지(310)는 복수 개의 시트층(310-1~310-5), 및 복수 개의 저항체(311c~314c, 311d~314d)를 포함할 수 있다.
복수 개의 시트층(310-1~310-5)은 소체일 수 있다. 일례로, 복수 개의 시트층(310-1~310-5)은 세라믹 소재로 이루어질 수 있다. 여기서, 제1시트층(310-1)은 최상층으로서 보호층이고, 나머지 시트층(310-2~310-5)은 저항체에 대응한다. 여기서, 복수 개의 시트층(310-1~310-5)은 유전체를 포함할 수 있다. 또한 복수 개의 시트층(310-1~310-5)은 순차 적층될 수 있다.
복수 개의 저항체(311c~314c, 311d~314d)는 제1시트층(310-1)의 아래의 복수 개의 시트층(310-2~310-5)에 배치될 수 있다. 이때, 복수 개의 저항체(311c~314c, 311d~314d)는 복수 개의 입출력전극(311b~314b) 중 하나에 각각 연결될 수 있다.
즉, 저항체(311c, 313c)는 제2시트층(310-2) 상에 배치되며, 일측이 입출력전극(311a, 313a)에 연결되도록 제2시트층(310-2)의 일측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 나선 형상으로 연장될 수 있다. 여기서, 저항체(311c, 313c)의 타측 단부에는 제3시트층(310-3)과 연결하기 위한 비아홀(311e-1, 313e-1)이 각각 형성될 수 있다.
저항체(311d, 313d)는 제3시트층(310-3) 상에 배치되며, 일측이 입출력전극(311a, 313a)에 대향하는 입출력전극(311b, 313b)에 연결되도록 제3시트층(310-3)의 타측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 일정 형상으로 연장될 수 있다. 여기서, 저항체(311d, 313d)의 타측 단부에는 비어홀(311e-1, 313e-1)에 대응하는 형상의 단자(311e-2, 313e-2)가 형성될 수 있다.
이때, 서로 인접한 시트층에 구비되는 저항체(311c)와 저항체(311d)는 중앙부에서 비아홀(311e-1)을 통하여 연결되고, 저항체(313c)와 저항체(313d)는 중앙부에서 비아홀(313e-1)을 통하여 연결될 수 있다. 즉, 저항체(311c, 313c)의 일단은 저항체(311d, 313d)의 일단(311e-2, 313e-2)에 연결될 수 있다.
이와 유사하게, 저항체(312d, 314d)는 제4시트층(310-4) 상에 배치되며, 일측이 입출력전극(312b, 314b)에 연결되도록 제4시트층(310-4)의 일측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 일정 형상으로 연장될 수 있다. 여기서, 저항체(312d, 314d)의 타측 단부에는 제5시트층(310-5)과 연결하기 위한 비아홀(312e-2, 314e-2)이 각각 형성될 수 있다.
저항체(312c, 314c)는 제5시트층(310-5) 상에 배치되며, 일측이 입출력전극(312b, 314b)에 대향하는 입출력전극(312a, 314a)에 연결되도록 제5시트층(310-5)의 타측 가장자리에 배치되고, 타측은 중앙부에 배치되며, 그 사이는 나선 형상으로 연장될 수 있다. 여기서, 저항체(312c, 314c)의 타측 단부에는 비어홀(312e-2, 314e-2)에 대응하는 형상의 단자(312e-1, 314e-1)가 형성될 수 있다.
이때, 서로 인접한 시트층에 구비되는 저항체(312c)와 저항체(312d)는 중앙부에서 비아홀(312e-2)을 통하여 연결되고, 저항체(314c)와 저항체(314d)는 중앙부에서 비아홀(314e-2)을 통하여 연결될 수 있다. 즉, 저항체(312c, 312c)의 일단은 저항체(312d, 314d)의 일단(312e-1, 314e-1)에 연결될 수 있다.
이때, 저항체(311c~314c, 311d~314d)는 상술한 바와 같은 형상에 한정되지 않고, 다양한 형태를 가질 수 있다.
이때, 제1패키지(310) 상에 제2패키지(120)가 플립칩 적층됨으로써, 각각의 TVS 다이오드는 한 쌍의 외부전극(121, 122)을 통하여 일측의 한 쌍의 입출력전극(311b, 312b)과 한 쌍의 접지전극(315a, 315b) 사이, 타측의 한 쌍의 입출력전극(313b, 314b)과 한 쌍의 접지전극(315a, 315b)에 연결될 수 있다.
본 발명의 제4실시예에 따른 다이오드 복합소자(400)는 도 13에 도시된 바와 같이, 제1패키지(410), 제2패키지(220), 및 몰딩부(130)를 포함한다. 여기서, 제4실시예에 따른 다이오드 복합소자(400)는 제1패키지(410)의 실장용전극(417a~417d, 418a, 418b) 및 배선패턴(419a~419d, 416a, 416b)을 제외하면 제3실시예에 따른 다이오드 복합소자(300)와 그 구성이 동일하고, 제2패키지(220)는 제2실시예에 따른 다이오드 복합소자(200)의 제2패키지(220)와 그 구성이 동일하므로 구체적인 설명은 생략한다.
도 14에 도시된 바와 같이, 제1패키지(410)는 한 쌍의 제1실장용전극(417a, 417b), 한 쌍의 제2실장용전극(418a, 418b), 한 쌍의 제3실장용전극(417c, 417d), 한 쌍의 제1배선패턴(419a, 419b), 한 쌍의 제2배선패턴(416a, 416b) 및 한 쌍의 제3배선패턴(419c, 419d)을 포함할 수 있다.
한 쌍의 제1실장용전극(417a, 417b)은 제2패키지(220)의 외부전극(221a, 221b)이 연결되며, 접지전극(315a, 315b)을 기준으로 일측에 배치될 수 있다.
한 쌍의 제2실장용전극(418a, 418b)은 제2패키지(220)의 외부전극(222a, 222b)이 연결되며, 제1실장용전극(417a, 417b)과 제3실장용전극(417c, 417d) 사이에 배치될 수 있다.
한 쌍의 제3실장용전극(417c, 417d)은 제2패키지(220)의 외부전극(121c, 121d)이 연결되며, 접지전극(315a, 315b)을 기준으로 타측에 배치될 수 있다.
한 쌍의 제1배선패턴(419a, 419b)은 한 쌍의 제1실장용전극(417a, 417b) 중 어느 하나와 접지전극(315a, 315b)을 기준으로 일측의 입출력전극(311b, 312b) 중 어느 하나를 각각 연결할 수 있다.
한 쌍의 제2배선패턴(416a, 416b)은 한 쌍의 제2실장용전극(418a, 418b) 중 어느 하나와 한 쌍의 접지전극(315a, 315b) 중 어느 하나를 각각 연결할 수 있다.
한 쌍의 제3배선패턴(419c, 419d)은 한 쌍의 제3실장용전극(417c, 417d) 중 어느 하나와 접지전극(315a, 315b)을 기준으로 타측의 입출력전극(313b, 314b) 중 어느 하나를 각각 연결할 수 있다.
이때, 제1패키지(410) 상에 제2패키지(220)가 플립칩 적층됨으로써, 제2패키지(220)에 포함된 각각의 TVS 다이오드는 복수 개의 외부전극(221a~221d, 222a, 222b)을 통하여 일측의 한 쌍의 입출력전극(311b, 312b)과 한 쌍의 접지전극(315a, 315b) 사이, 및 타측의 한 쌍의 입출력전극(313b, 314b)과 한 쌍의 접지전극(315a, 315b) 사이에 각각 연결될 수 있다.
도 15에 도시된 바와 같이, 다이오드 복합소자(300, 400)는 입출력전극(c1, c2, c4~c7, c9, c10) 사이에 저항체 및 TVS 다이오드의 등가회로로 나타낼 수 있다. 여기서, 입출력전극(c9, c10)과 접지전극(c3, c6), 및 입출력전극(c6, c7)과 접지전극(c3, c6) 각각의 사이에서 TVS 다이오드가 연결될 수 있다. 이때, 입출력전극(c6, c7, c9, c10)은 입력단으로서, TVS 다이오드를 통하여 접지전극(c3, c6)에 연결됨으로써, 다이오드 복합소자(300, 400)의 클램핑 전압을 감소시킬 수 있다.
또한, 입출력전극(c1, c2, c4~c7, c9, c10) 사이의 저항체에 의해, 다이오드 복합소자(300, 400)는 고속 신호에 대하여 신호의 감쇠를 최소화할 수 있는 동시에 전기적 과부하(EOS) 및 정전기(ESD)의 보호기능을 제공할 수 있다.
본 발명의 제5실시예에 따른 다이오드 복합소자(500)는 도 16에 도시된 바와 같이, 제1패키지(510), 제2패키지(520), 및 몰딩부(530)를 포함한다.
여기서, 제5실시예에 따른 다이오드 복합소자(500)는 제2패키지(520)가 TVS 다이오드 어레이로 구성되며, 제2패키지(520)를 실장하기 위한 제1실장용전극(514a, 514b), 제2실장용전극(515), 제1배선패턴(516a, 516b) 및 제2배선패턴(517)을 제외하면, 제1실시예에 따른 다이오드 복합소자(100)와 그 구성이 동일하므로 구체적인 설명은 생략한다.
제1패키지(510)는 고속신호를 필터링하는 필터부를 포함하고, 제2패키지(520)는 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS 다이오드 어레이를 포함할 수 있다. 이때, 상기 필터부는 트랜스포머로 이루어진 하이패스 필터이고, 상기 TVS 다이오드 어레이는 한 쌍의 TVS 다이오드를 포함할 수 있다.
도 17에 도시된 바와 같이, 제1패키지(510)는 복수 개의 입출력전극(511a, 511b, 512a, 512b), 한 쌍의 접지전극(513a, 513b), 한 쌍의 제1실장용전극(514a, 514b), 제2실장용전극(515), 한 쌍의 제1배선패턴(516a, 516b) 및 제2배선패턴(517)을 포함할 수 있다.
여기서, 복수 개의 입출력전극(511a, 511b, 512a, 512b) 및 한 쌍의 접지전극(513a, 513b)은 제1실시예에 따른 다이오드 복합소자(100)의 복수 개의 입출력전극(111a, 111b, 112a, 112b) 및 한 쌍의 접지전극(113a, 113b)와 동일하므로 여기서 구체적인 설명은 생략한다(도 1 및 도 2 참조).
한 쌍의 제1실장용전극(514a, 514b)은 제1패키지(510)의 일면에 구비될 수 있다. 즉, 한 쌍의 제1실장용전극(514a, 514b)은 도 17에서 제1패키지(510)의 상면에 구비되어 제2패키지(520)의 제1외부전극(521, 522) 중 어느 하나에 각각 연결될 수 있다. 여기서, 한 쌍의 제1실장용전극(514a, 514b)은 한 쌍의 접지전극(513a, 513b)을 기준으로 한 쌍의 입출력전극(511a, 511b) 측에 배치될 수 있다.
제2실장용전극(515)은 한 쌍의 제1실장용전극(514a, 514b) 사이의 중앙부로부터 일정거리 이격 배치되어 제2패키지(520)의 제2외부전극(523)에 연결될 수 있다. 여기서, 제2실장용전극(515)은 한 쌍의 접지전극(513a, 513b)을 기준으로 한 쌍의 입출력전극(512a, 512b) 측에 배치될 수 있다. 즉, 제2실장용전극(515)은 한 쌍의 제1실장용전극(514a, 514b)과 삼각형 형상을 이룰 수 있다.
이때, 한 쌍의 제1실장용전극(514a, 514b)과 제2실장용전극(515)은 제1패키지(510)의 일면의 중앙부에 배치될 수 있다. 이에 의해, 제1패키지(510) 상에 적층되는 제2패키지(520)를 몰딩하는 경우에 다이오드 복합소자(500)의 전체 패키지의 평탄도를 균일하게 구현할 수 있다. 따라서 다이오드 복합소자(500)를 전자 장치의 회로 기판에 실장하는 제조 공정에서 다이오드 복합소자(500)의 픽업성을 향상시킬 수 있다.
한 쌍의 제1배선패턴(516a, 516b)은 한 쌍의 제1실장용전극(514a, 514b) 중 어느 하나와 일측의 한 쌍의 입출력전극(511a, 511b) 중 어느 하나를 각각 연결할 수 있다.
제2배선패턴(517)은 제1패키지(510)의 일면에서 한 쌍의 접지전극(513a, 513b) 사이를 연결할 수 있다. 여기서, 제2배선패턴(517)은 그 중앙부에 제2실장용전극(515)이 구비될 수 있다.
이때, 한 쌍의 제1실장용전극(514a, 514b) 및 제2실장용전극(515)이 제1패키지(510)의 중앙부에 배치되도록, 제2배선패턴(517)은 한 쌍의 접지전극(513a, 513b)에서 입출력전극(512a, 512b) 측으로 편향되게 배치될 수 있다.
제1패키지(510)는 복수 개의 시트층, 및 복수 개의 코일패턴을 더 포함할 수 있다. 여기서, 복수 개의 시트층, 및 복수 개의 코일패턴은 도 3에 도시된 바와 같은 제1패키지(110)와 그 구성이 동일하므로 여기서 구체적인 설명은 생략한다.
도 18에 도시된 바와 같이, 제2패키지(520)는 일면에 한 쌍의 제1외부전극(521, 522) 및 제2외부전극(523)을 구비할 수 있다. 즉, 제2패키지(520)는 제1패키지(510)에 실장되는 면에 외부전극(521, 522, 523)을 구비할 수 있다.
한 쌍의 제1외부전극(521, 522)은 제2패키지(520)의 일측에 구비될 수 있다. 여기서, 한 쌍의 제1외부전극(521, 522)은 제2패키지(520)의 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 일측 전극에 각각 연결될 수 있다.
제2외부전극(523)은 한 쌍의 제1외부전극(521, 522)의 각각으로부터 이격 배치될 수 있다. 여기서, 제2외부전극(523)은 한 쌍의 제1외부전극(521, 522) 사이의 중앙부로부터 일정간격으로 이격 배치될 수 있다. 즉, 한 쌍의 제1외부전극(521, 522) 및 제2외부전극(523)은 한 쌍의 제1실장용전극(514a, 514b) 및 제2실장용전극(515)에 대응하는 것으로 삼각형 형상으로 배치될 수 있다. 이때, 제2외부전극(523)은 제2패키지(520)의 TVS 다이오드 어레이의 각 TVS 다이오드의 타측 전극이 공통으로 연결될 수 있다.
즉, 제2패키지(520)는 어느 하나의 제1외부전극(521)과 제2외부전극(523), 및 다른 하나의 제1외부전극(522)과 제2외부전극(523) 사이에 각각의 TVS 다이오드가 형성될 수 있다.
이에 의해, 외부전극(521, 522, 523)들 사이의 간격을 증가시킬 수 있으므로 고속 신호라인에 대하여 상호간의 간섭을 억제할 수 있다. 즉, 한 쌍의 제1외부전극(521, 522) 사이의 상호간섭이 억제되어 고속 신호라인에 대한 잡음을 감소시킬 수 있다.
아울러, 제2패키지(520)는 한 쌍의 제1외부전극(521, 522) 및 제2외부전극(523)이 양측에 분산 배치되므로 개별 TVS 다이오드 측과 공통 전극 측을 구분할 수 있으므로 방향성을 용이하게 인식할 수 있다. 따라서 제2패키지(520)를 제1패키지(510)에 실장하는 제조 공정에서 제2패키지(520)의 각 외부전극(521, 522, 523)의 위치를 정확하게 인식할 수 있어 실장 오류를 방지할 수 있다.
이때, 제1패키지(510) 상에 제2패키지(520)가 플립칩 적층됨으로써, 각각의 TVS 다이오드는 외부전극(521, 522, 523)을 통하여 일측의 한 쌍의 입출력전극(511a, 511b)과 접지전극(513a, 513b) 사이에 각각 연결될 수 있다.
여기서, 다이오드 복합소자(500)는 도 5에 도시된 바와 같은 등가회로로 나타낼 수 있다.
다시 도 16을 참조하면, 몰딩부(530)는 제2패키지(520) 및 제1패키지(510)의 상면을 덮도록 몰딩된다. 이에 의해, 다이오드 복합소자(500)는 하나의 패키지로 형성할 수 있다.
본 발명의 제6실시예에 따른 다이오드 복합소자(600)는 도 19에 도시된 바와 같이, 제1패키지(610), 제2패키지(620), 및 몰딩부(630)를 포함한다.
여기서, 제6실시예에 따른 다이오드 복합소자(600)는 제2패키지(620)가 공통전극을 갖는 TVS 다이오드 어레이로 구성되며, 제2패키지(620)를 실장하기 위한 제1실장용전극(617a, 617b), 제2실장용전극(618), 제3실장용전극(617c, 617d), 제1배선패턴(619a, 619b), 제2배선패턴(616) 및 제3배선패턴(619c, 619d)을 제외하면, 제3실시예 및 제4실시예에 따른 다이오드 복합소자(300, 400)와 그 구성이 동일하므로 구체적인 설명은 생략한다.
제1패키지(610)는 고속신호를 필터링하는 필터부를 포함하고, 제2패키지(620)는 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS 다이오드 어레이를 포함할 수 있다. 이때, 상기 필터부는 저항체이고, 상기 TVS 다이오드 어레이는 복수 개의 TVS 다이오드를 포함할 수 있다.
도 20에 도시된 바와 같이, 제1패키지(610)는 복수 개의 입출력전극(611a~614a, 611b~614b), 한 쌍의 접지전극(615a, 615b), 한 쌍의 제1실장용전극(617a, 617b), 제2실장용전극(618), 한 쌍의 제3실장용전극(617c, 617d), 한 쌍의 제1배선패턴(619a, 619b), 제2배선패턴(616) 및 한 쌍의 제3배선패턴(619c, 619d)을 포함할 수 있다.
여기서, 복수 개의 입출력전극(611a~614a, 611b~614b) 및 한 쌍의 접지전극(615a, 615b)은 제3실시예 및 제4실시예에 따른 다이오드 복합소자(300, 400)의 복수 개의 입출력전극(311a~314a, 311b~314b) 및 한 쌍의 접지전극(315a, 315b)와 동일하므로 여기서 구체적인 설명은 생략한다(도 11 및 도 14 참조).
한 쌍의 제1실장용전극(617a, 617b)은 제1패키지(610)의 일면에 구비될 수 있다. 즉, 한 쌍의 제1실장용전극(617a, 617b)은 도 20에서 제1패키지(610)의 상면에 구비되어 제2패키지(620)의 제1외부전극(621a,221b) 중 어느 하나에 각각 연결될 수 있다. 여기서, 한 쌍의 제1실장용전극(617a, 617b)은 한 쌍의 접지전극(615a, 615b)을 기준으로 입출력전극(611a, 611b, 612a, 612b) 측에 배치될 수 있다.
제2실장용전극(618)은 한 쌍의 제1실장용전극(617a, 617b)으로부터 한 쌍의 접지전극(615a, 615b)을 기준으로 타측으로 이격 배치되어 제2패키지(620)의 제2외부전극(622)에 연결될 수 있다. 즉, 제2실장용전극(618)은 한 쌍의 제1실장용전극(617a, 617b) 및 한 쌍의 제3실장용전극(617c, 617d)의 각각으로부터 이격되게 그 중앙부에 배치될 수 있다.
한 쌍의 제3실장용전극(617c, 617d)은 제2실장용전극(618)을 기준으로 한 쌍의 제1실장용전극(617a, 617b)의 반대측에 배치되어 제2패키지(620)의 제1외부전극(621c, 621d) 중 어느 하나에 각각 연결될 수 있다. 여기서, 한 쌍의 제1실장용전극(617a, 617b) 및 제2실장용전극(618)은 제2실장용전극(618)을 중심으로 대칭으로 배치될 수 있다.
이때, 한 쌍의 제1실장용전극(617a, 617b), 제2실장용전극(618) 및 한 쌍의 제3실장용전극(617c, 617d)은 제1패키지(610)의 일면의 중앙부에 배치될 수 있다. 즉, 제2실장용전극(618)은 한 쌍의 접지전극(615a, 615b) 사이에 배치되고, 한 쌍의 제1실장용전극(617a, 617b) 및 한 쌍의 제3실장용전극(617c, 617d)은 제2실장용전극(618)의 양측에 배치될 수 있다.
이에 의해, 제1패키지(610) 상에 적층되는 제2패키지(620)를 몰딩하는 경우에 다이오드 복합소자(600)의 전체 패키지의 평탄도를 균일하게 구현할 수 있다. 따라서 다이오드 복합소자(600)를 전자 장치의 회로 기판에 실장하는 제조 공정에서 다이오드 복합소자(600)의 픽업성을 향상시킬 수 있다.
한 쌍의 제1배선패턴(619a, 619b)은 한 쌍의 제1실장용전극(617a, 617b) 중 어느 하나와 한 쌍의 접지전극(615a, 615b)을 기준으로 일측의 입출력전극(611a, 612a) 중 어느 하나를 각각 연결할 수 있다.
제2배선패턴(616)은 제1패키지(610)의 일면에서 한 쌍의 접지전극(615a, 615b) 사이를 연결할 수 있다. 이때, 제2배선패턴(616)은 한 쌍의 접지전극(615a, 615b) 각각의 중앙부를 연결할 수 있다. 여기서, 제2배선패턴(616)은 그 중앙부에 제2실장용전극(618)이 구비될 수 있다.
한 쌍의 제3배선패턴(619c, 619d)은 한 쌍의 제3실장용전극(617c, 617d) 중 어느 하나와 한 쌍의 접지전극(615a, 615b)을 기준으로 타측의 입출력전극(613a, 614a) 중 어느 하나를 각각 연결할 수 있다.
제1패키지(610)는 복수 개의 시트층, 및 복수 개의 저항체를 더 포함할 수 있다. 여기서, 제1패키지(610)는 복수 개의 시트층, 및 복수 개의 저항체가 도 12에 도시된 바와 같은 제1패키지(310)와 그 구성이 동일하므로 여기서 구체적인 설명은 생략한다.
도 21에 도시된 바와 같이, 제2패키지(620)는 일면에 복수 개의 외부전극(621a~621d, 622)을 구비할 수 있다. 즉, 제2패키지(620)는 제1패키지(610)에 실장되는 면(도 21에서 하면)에 복수 개의 외부전극(621a~621d, 622)을 구비할 수 있다.
복수 개의 제1외부전극(621a~621d)은 제2패키지(620)의 양측에 구비될 수 있다. 여기서, 복수 개의 제1외부전극(621a~621d)은 제2패키지(620)의 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 일측 전극에 각각 연결될 수 있다.
이때, 복수 개의 제1외부전극(621a~621d)은 제2외부전극(622)을 기준으로 사방으로 이격 배치될 수 있다. 즉, 복수 개의 제1외부전극(621a~621d)은 제2외부전극(622)을 중심으로 가로방향 및 세로방향으로 각각 대칭으로 배치될 수 있다. 이때, 제1외부전극(621a~621d)은 제2외부전극(622)을 중심으로 일정거리 이격되어 사각형을 이루는 꼭지점에 배치될 수 있다.
제2외부전극(622)은 제2패키지(620)의 일면의 정중앙에 배치될 수 있다. 즉, 제2외부전극(622)은 제2패키지(620)의 하면에서 가로방향 및 세로방향 각각에 대하여 중앙에 배치될 수 있다. 여기서, 제2외부전극(622)은 제2패키지(620)의 TVS 다이오드 어레이의 각 TVS 다이오드의 타측 전극이 공통으로 연결될 수 있다.
이때, 제2외부전극(622)은 복수 개의 제1외부전극(621a~621d) 각각으로부터 이격 배치될 수 있다. 여기서, 제2외부전극(622)은 제2패키지(620)의 중앙부에 배치될 수 있다. 즉, 제2외부전극(622)은 복수 개의 제1외부전극(621a~621d) 사이의 중앙부에 배치될 수 있다.
이때, 제2패키지(620)는 어느 하나의 복수 개의 제1외부전극(621a~621d)과 제2외부전극(622) 사이에 각각의 TVS 다이오드가 형성될 수 있다. 이에 의해, 외부전극(621a~621d, 622)들 사이의 간격을 증가시킬 수 있으므로 고속 신호라인에 대하여 상호간의 간섭을 억제할 수 있다. 즉, 복수 개의 제1외부전극(621a~621d) 사이의 상호간섭이 억제되어 고속 신호라인에 대한 잡음을 감소시킬 수 있다.
여기서, 제2패키지(620)는 정사각형으로 이루어질 수 있다. 이때, 복수 개의 제1외부전극(621a~621d)이 제2외부전극(622)을 중심으로 대칭으로 배치되기 때문에 제2패키지(620)를 제1패키지(610)에 실장하는 경우 정렬이 90도 틀어진 경우에도 복수 개의 제1외부전극(621a~621d)은 한 쌍의 제1실장용전극(617a, 617b) 또는 한 쌍의 제3실장용전극(617c, 617d)에 대응하여 배치될 수 있다. 따라서 제2패키지(620)의 정렬을 위한 부가수단이 필요없어 제조 효율을 향상시킬 수 있을 뿐만 아니라 실장시 제2패키지(620)가 오정렬되는 경우에도 제1패키지(610) 및 제2패키지(620)가 정상적으로 연결되어 제품의 신뢰성을 확보할 수 있다.
이때, 제1패키지(610) 상에 제2패키지(620)가 플립칩 적층됨으로써, 제2패키지(620)에 포함된 각각의 TVS 다이오드는 복수 개의 외부전극(621a~621d, 622)을 통하여 일측의 한 쌍의 입출력전극(611a, 612a)과 접지전극(615a, 615b) 사이, 및 타측의 한 쌍의 입출력전극(613a, 614a)과 접지전극(615a, 615b) 사이에 각각 연결될 수 있다.
여기서, 다이오드 복합소자(600)는 도 15에 도시된 바와 같은 등가회로로 나타낼 수 있다.
다시 도 19를 참조하면, 몰딩부(630)는 제2패키지(620) 및 제1패키지(610)의 상면을 덮도록 몰딩된다. 이에 의해, 다이오드 복합소자(600)는 하나의 패키지로 형성할 수 있다.
본 발명의 제7실시예에 따른 다이오드 복합소자(700)는 도 22에 도시된 바와 같이, 제1패키지(710), 제2패키지(720), 및 몰딩부(730)를 포함한다.
여기서, 제7실시예에 따른 다이오드 복합소자(700)는 제1패키지(710)가 PCB 소재 회로기판으로 구성되는 것을 제외하면, 제6실시예에 따른 다이오드 복합소자(600)와 그 구성이 동일하므로 구체적인 설명은 생략한다.
제1패키지(710)는 다층 회로기판을 포함할 수 있다. 이때, 다층 회로기판은 단단한(rigid) 성질을 가질 수 있다. 일례로 다층 회로기판은 인쇄회로기판(PCB) 일 수 있다. 여기서, 인쇄회로기판(PCB)은 FR_1, FR_4, XPC, 테프론, CEM_1, 및 CEM_3을 포함할 수 있다.
또한, 다층 회로기판은 연성을 가질 수 있다. 일례로 제1기판(710) 및 제2기판(720)은 연성회로기판(FPCB)일 수 있다.
또 다른 실시예로, 다층 회로기판 중 일부는 인쇄회로기판(PCB)으로 마련하고, 다른 부분은 연성회로기판(FPCB)으로 마련될 수도 있다. 이에 의해, 다층 회로기판을 접착하는 공정에서, 연성회로기판(FPCB)을 통하여 작업자가 육안으로 하부에 배치되는 접착층(미도시) 및 인쇄회로기판(PCB)을 볼 수 있기 때문에, 연성회로기판(FPCB)을 접착층(미도시) 및 인쇄회로기판(PCB)에 정확하게 정렬할 수 있어 작업성을 향상시킬 수 있다.
이때, 접착층(미도시)은 다층 회로기판의 각 층 사이에 배치되어 각 층의 회로기판을 접합할 수 있다.
이와 같이, 제1패키지(710)를 PCB 소재 회로기판으로 제작하기 때문에, 대면적 회로기판으로 제작할 수 있고, 제2패키지(720)를 대면적 PCB 소재 회로기판 상에 일괄적으로 적층할 수 있다.
따라서 제1실시예 내지 제6실시예와 같은 세라믹 공정에 비하여 대량 생산이 용이할 수 있다. 즉, 세라믹 공정의 경우, 세라믹으로 이루어진 제1패키지를 단위소자로 절단한 후 TVS 다이오드를 포함하는 제2패키지를 적층하기 때문에 대량 생산이 적합하지 않다. 그러나 본 실시예와 같이 대면적의 제1패키지(710) 상에 제2패키지(720)를 먼저 적층한 후 최종적으로 단위소자로 절단함으로써 대량 생산을 가능하다.
또한, PCB 소재는 세라믹 소재에 비하여 유전율이 낮기 때문에 그에 형성되는 기생 커패시턴스도 낮은 값을 갖는다. 반면, 제1실시예 내지 제6실시예와 같은 세라믹 소재는 유전율이 높은 편이므로, 소자 내에서 전극 사이에 형성되는 커패시턴스 등의 기생성분이 크게 형성되기 때문에 주파수 특성에 악영향을 초래한다.
따라서 본 실시예는 다층 회로기판에 의해 형성되는 기생성분을 감소시킬 수 있으므로 제1실시예 내지 제6실시예와 같은 세라믹 공정에 비하여 주파수 특성을 향상시킬 수 있다.
또한, TVS 다이오드 어레이 패키지가 적층된 대면적 PCB 소재 회로기판을 일괄적으로 몰딩한 후 절단하여 단위소자를 형성함으로써, 제1실시예 내지 제6실시예와 같은 세라믹 공정에 비하여 단위소자의 상부 평탄도를 균일하게 구현할 수 있어 제조 공정에서 다이오드 복합소자의 픽업성을 향상시킬 수 있다.
즉, 세라믹 공정의 경우, 먼저 제1패키지가 단위소자로 절단된 후에 제1패키지 상에 제2패키지를 적층하기 때문에, 몰딩 공정은 단위소자에 적용된다. 이때, 단위소자의 면적이 작기 때문에, 몰딩부는 단위소자의 중앙 부분이 테두리 부분에 비하여 볼록하게 형성되므로 단위소자의 상부는 평탄도가 불량하게 된다.
그러나 본 실시예와 같이 몰딩부(730)가 형성된 후 단위소자로 절단하는 경우, 대면적 회로기판 원판의 가장자리를 충분히 확보함으로써, 대면적 회로기판 원판 내에서 몰딩부가 균일하게 형성되므로 절단후 단위소자의 상부는 균일한 평탄도를 확보할 수 있다.
도 23 및 도 24에 도시된 바와 같이, 제1패키지(710)는 한 쌍의 접지전극(715c, 715d), 복수 개의 입출력전극(711c~714c, 711d~714d), 제1실장용전극(718), 복수 개의 제2실장용전극(717a~717d), 한 쌍의 제1연결전극(715a, 715b), 복수 개의 제2연결전극(711a~714a, 711b~714b), 제1배선패턴(716), 및 복수 개의 제2배선패턴(719a~719d)을 포함할 수 있다.
한 쌍의 접지전극(715c, 715d)은 제1패키지(710)의 실장면(도 23의 하면 및 도 24의 상면)의 중앙에 제1방향(도 24에서 제1패키지(710)의 폭방향)의 양측에 배치될 수 있다. 여기서, 접지전극(715c, 715d)은 다이오드 복합소자(700)가 고속 신호라인 상에 배치되는 경우, 회로기판의 접지에 연결된다.
복수 개의 입출력전극(711c~714c, 711d~714d)은 접지전극(715c, 715d)을 기준으로 제1방향과 직각인 제2방향(도 24에서 제1패키지(710)의 길이방향)의 양측으로 이격 배치될 수 있다. 여기서, 복수 개의 입출력전극(711c~714c, 711d~714d)은 다이오드 복합소자(700)가 고속 신호라인 상에 배치되는 경우, 고속 신호라인에 연결된다.
제1실장용전극(718)은 제2패키지(720)가 적층되는 면(도 23의 상면)의 실질적으로 정중앙에 배치될 수 있다. 즉, 제1실장용전극(718)은 제1패키지(710)의 상면에서 제1방향 및 제2방향 각각에 대하여 중앙에 배치될 수 있다. 여기서, 제1실장용전극(718)은 제2패키지(720)의 제1외부전극(722)이 연결될 수 있다.
복수 개의 제2실장용전극(717a~717d)은 제1실장용전극(718)을 기준으로 사방으로 이격 배치될 수 있다. 즉, 복수 개의 제2실장용전극(717a~717d)은 제1실장용전극(718)을 중심으로 제1방향 및 제2방향으로 각각 대칭으로 배치될 수 있다. 이때, 제2실장용전극(717a~717d)은 제1실장용전극(718)을 중심으로 일정거리에 이격되어 사각형을 이루는 꼭지점에 배치될 수 있다. 여기서, 제2실장용전극(717a~717d)은 제2패키지(720)의 제2외부전극(721a~721d)이 각각 연결될 수 있다.
이에 의해, 제2패키지(720)가 제1패키지(710)의 중앙에 적층되기 때문에, 제1패키지(710) 상에 적층되는 제2패키지(720)를 몰딩하는 경우에 다이오드 복합소자(700)의 전체 패키지의 평탄도를 균일하게 구현할 수 있다. 따라서 다이오드 복합소자(700)를 전자 장치의 회로 기판에 실장하는 제조 공정에서 다이오드 복합소자(700)의 픽업성을 향상시킬 수 있다.
한 쌍의 제1연결전극(715a, 715b)은 제2패키지(720)가 적층되는 면(도 23의 상면)의 중앙에서 제1방향의 양측에 배치될 수 있다. 즉, 한 쌍의 제1연결전극(715a, 715b)은 접지전극(715c, 715d)과 대향하는 위치에 배치될 수 있다. 여기서, 한 쌍의 제1연결전극(715a, 715b)은 접지전극(715c, 715d)과 전기적으로 각각 연결될 수 있다.
복수 개의 제2연결전극(711a~714a, 711b~714b)은 제1연결전극(715a, 715b)을 기준으로 제1방향과 직각인 제2방향의 양측으로 이격 배치될 수 있다. 즉, 복수 개의 제2연결전극(711a~714a, 711b~714b)은 입출력전극(711c~714c, 711d~714d)과 대향하는 위치에 배치될 수 있다. 여기서, 복수 개의 제2연결전극(711a~714a, 711b~714b)은 입출력전극(711c~714c, 711d~714d)과 전기적으로 각각 연결될 수 있다.
제1배선패턴(716)은 한 쌍의 제1연결전극(715a, 715b)과 한 쌍의 제1실장용전극(718)을 각각 연결할 수 있다. 여기서, 제1배선패턴(716)은 제1실장용전극(718)을 경유하여 한 쌍의 제1연결전극(715a, 715b) 사이를 연결할 수 있다.
복수 개의 제2배선패턴(719a~719d)은 제1패키지(710)의 일측에 형성된 복수 개의 제2연결전극(711a~714a)과 복수 개의 제2실장용전극(717a~717d)을 각각 연결할 수 있다. 여기서, 복수 개의 제2배선패턴(719a~719d)은 제1배선패턴(716)을 기준으로 대칭으로 배치될 수 있다.
도 25, 도 26 및 도 27에 도시된 바와 같이, 제1패키지(710)는 다층 회로기판을 포함할 수 있다. 일례로, 제1패키지(710)는 제1회로기판(710-1) 및 제2회로기판(710-2)을 포함할 수 있다.
제1회로기판(710-1)은 상술한 바와 같은 제1실장용전극(718), 제2실장용전극(717a~717d), 제1연결전극(715a, 715b), 및 제2연결전극(711a~714a, 711b~714b)이 일면(도 25에서 상면)에 형성될 수 있다.
제2회로기판(710-2)은 상술한 바와 같은 입출력전극(711c~714c, 711d~714d) 및 접지전극(715c, 715d)이 일면(도 25에서 하면)이 형성되고, 타면(도 25에서 상면)에 필터부로서 복수 개의 저항체(711g~714g)가 형성될 수 있다.
복수 개의 저항체(711g~714g)는 다층 회로기판 중 중간층에 형성될 수 있으며, 본 실시예에서는 제2회로기판(710-2) 상에 형성될 수 있다. 그러나 이에 한정되지 않고, 복수 개의 저항체(711g~714g) 각각은 복수개의 회로기판에 걸쳐 다층으로 형성될 수도 있다.
여기서, 복수 개의 저항체(711g~714g)는 제2회로기판(710-2)의 제2방향으로 형성될 수 있다. 이때, 복수 개의 저항체(711g~714g)는 직선으로 형성될 수 있지만 이에 한정되지 않고, 다양한 형태로 형성될 수 있다. 일례로, 복수 개의 저항체(711g~714g)는 비아(711e~714e, 711f~714f) 사이에서 나선형 또는 구불구불한 형태로 형성될 수 있다.
한편, 필터부로서 복수 개의 코일패턴(711g'~714g')이 제2회로기판(710-2')의 타면(도 26에서 상면)에 형성될 수 있다. 여기서, 복수 개의 코일패턴(711g'~714g')은 제2회로기판(710-2')의 제2방향으로 형성될 수 있다.
이때, 복수 개의 코일패턴(711g'~714g')은 나선형으로 형성될 수 있다. 일례로, 복수 개의 코일패턴(711g'~714g')은 비아(711e~714e)에서 제2회로기판(710-2')의 중심부까지 나선형으로 형성된 후 다시 제2회로기판(710-2')의 중심부에서 비아(711f~714f)까지 나선형으로 형성될 수 있다. 그러나 이에 한정되지 않고, 복수 개의 코일패턴(711g'~714g') 각각은 복수개의 회로기판에 걸쳐 다층으로 형성될 수도 있다.
복수 개의 저항체(711g~714g)(또는 코일패턴(711g'~714g'))는 그 양측이 비아(711e~714e, 711f~714f)를 통하여 입출력전극(711c~714c, 711d~714d) 및 제2연결전극(711a~714a, 711b~714b)에 각각 연결될 수 있다. 여기서, 비아(711e~714e, 711f~714f)는 입출력전극(711c~714c, 711d~714d) 및 제2연결전극(711a~714a, 711b~714b)에 대응하는 위치에 형성될 수 있다.
이에 의해, 입출력전극(711c~714c, 711d~714d)과 제2연결전극(711a~714a, 711b~714b)은 전기적으로 각각 연결될 수 있다. 결과적으로, 복수 개의 저항체(711g~714g)(또는 코일패턴(711g'~714g'))는 입출력전극(711c~714c, 711d~714d) 사이를 연결할 수 있다.
이때, 비아(715e, 715f)는 접지전극(715c, 715d) 및 제1연결전극(715a, 715b)에 대응하는 위치에 형성될 수 있다. 이에 의해, 접지전극(715c, 715d)과 제1연결전극(715a, 715b)이 전기적으로 각각 연결될 수 있다.
제2패키지(720)는 그 구성이 제6실시예에 따른 다이오드 복합소자(600)의 제2패키지(620)와 동일하므로 여기서 구체적인 설명은 생략한다(도 21 참조).
이때, 제1패키지(710) 상에 제2패키지(720)가 플립칩 적층됨으로써, 제2패키지(720)에 포함된 각각의 TVS 다이오드는 복수 개의 외부전극(721a~721d, 722)을 통하여 일측의 한 쌍의 입출력전극(711c, 712c)과 접지전극(715c, 715d) 사이, 및 타측의 한 쌍의 입출력전극(713c, 714c)과 접지전극(715c, 715d) 사이에 각각 연결될 수 있다.
다이오드 복합소자(700)는 도 12에 도시된 바와 같은 등가회로로 나타낼 수 있다.
도 28을 참조하면, 본 실시예에 따른 PCB 소재 기반의 다이오드 복합소자(700)는 세라믹 기반의 다이오드 복합소자(비교예)에 비하여 고주파수에서의 특성이 우수할 수 있다. 즉, PCB 소재는 세라믹 소재에 비하여 유전율이 낮기 때문에 그에 형성되는 기생 커패시턴스도 낮은 값을 갖는다. 따라서 다층 회로기판에 의해 형성되는 기생성분을 감소시킬 수 있고 주파수 대역이 증가하므로 고주파 대역에서의 주파수 특성을 향상시킬 수 있다.
도 29를 참조하면, 다이오드 복합소자(700)는 입출력전극(d1, d2, d4~d7, d9, d10) 사이에 트랜스포머(코일패턴) 및 TVS 다이오드의 등가회로로 나타낼 수 있다. 여기서, 입출력전극(d9, d10)과 접지전극(d3, d6), 및 입출력전극(d6, d7)과 접지전극(d3, d6) 각각의 사이에서 TVS 다이오드가 연결될 수 있다. 이때, 입출력전극(d6, d7, d9, d10)은 입력단으로서, TVS 다이오드를 통하여 접지전극(d3, d6)에 연결됨으로써, 다이오드 복합소자(700)의 클램핑 전압을 감소시킬 수 있다.
또한, 입출력전극(d1, d2, d4~d7, d9, d10) 사이의 트랜스포머에 의해, 다이오드 복합소자(700)는 고속 신호에 대하여 신호의 감쇠를 최소화할 수 있는 동시에 전기적 과부하(EOS) 및 정전기(ESD)의 보호기능을 제공할 수 있다.
다시 도 22을 참조하면, 몰딩부(730)는 제2패키지(720) 및 제1패키지(710)의 상면을 덮도록 몰딩된다. 이에 의해, 다이오드 복합소자(700)는 하나의 패키지로 형성될 수 있다.
이하, 본 발명의 일 실시예에 따른 다이오드 복합소자의 제조 방법은 도 30 내지 도 36을 참조하여 설명한다.
도 30을 참조하면, 다이오드 복합소자의 제조 방법(20)은 대면적 회로기판에 전극 및 필터부를 형성하는 단계(S21 내지 S23), 회로기판을 접착한 후 비아를 형성하는 단계(S24 및 S25), TVS 다이오드를 실장하는 단계(S26), 에폭시 몰딩하는 단계(S27), 및 단위소자로 절단하는 단계(S28)를 포함한다.
보다 구체적으로 설명하면, 제1회로기판 원판(710-1a) 및 제2회로기판 원판(710-2a)을 준비한다(단계 S21). 여기서, 제1회로기판 원판(710-1a) 및 제2회로기판 원판(710-2a)은 대면적 기판일 수 있다.
도 31을 참조하면, 제1회로기판 원판(710-1a)에 실장용전극(717a~717d, 718) 및 연결전극(711a~714a, 711b~714b, 715a, 715b)을 형성한다(단계 S22). 이때, 실장용전극(717a~717d, 718)과 연결전극(711a~714a, 711b~714b, 715a, 715b) 사이를 연결하는 배선패턴(716, 719a~719d)을 형성한다.
여기서, 제1회로기판 원판(710-1a)의 각 단위구역(a,b) 마다 도 25 및 도 26의 제1회로기판(710-1)과 동일하게 전극 및 배선패턴이 형성될 수 있다. 이때, a 및 b는 단위소자를 이루는 단위구역의 경계를 나타낸다.
도 32를 참조하면, 제2회로기판 원판(710-2a)의 실장면(도 32의 하면)에 입출력전극(711c~714c, 711d~714d) 및 접지전극(715c, 715d)을 형성한다(단계 S23). 이때, 제2회로기판 원판(710-2a)의 타면(도 32의 상면)에 필터부를 형성한다.
여기서, 필터부가 저항체인 경우, 제2회로기판 원판(710-2a)의 각 단위구역(a,b) 마다 도 25의 제2회로기판(710-2)과 동일하게 전극 및 저항체(711g~714g)가 형성될 수 있다.
또한, 필터부가 코일패턴인 경우, 제2회로기판 원판(710-2a)의 각 단위구역(a,b) 마다 도 26의 제2회로기판(710-2')과 동일하게 전극 및 코일패턴(711g'~714g')이 형성될 수 있다.
도 33을 참조하면, 제1회로기판 원판(710-1a)과 제2회로기판 원판(710-2a)을 접착한다(단계 S24). 이때, 접착층(미도시)을 통하여 제1회로기판 원판(710-1a)과 제2회로기판 원판(710-2a)을 접착하여 하나의 회로기판 원판(710a)을 형성한다.
다음으로, 연결전극(711a~714a, 711b~714b, 715a, 715b)과 입출력전극(711c~714c, 711d~714d), 접지전극(715c, 715d) 및 저항체(711g~714g)(또는 코일패턴(711g'~714g'))를 각각 연결하도록 비아(711e~715e, 711f~715f)를 형성한다(단계 S25).
이때, 제1연결전극(715a, 715b)은 저항체(711g~714g)(또는 코일패턴(711g'~714g'))를 통하지 않고 접지전극(715c, 715d)과 직접 연결되도록 비아(715e, 715f)가 형성될 수 있다. 또한, 제2연결전극(711a~714a, 711b~714b)은 회로기판 원판(710a)의 중간에 형성되는 저항체(711g~714g)(또는 코일패턴(711g'~714g'))를 통하여 입출력전극(711c~714c, 711d~714d)에 연결되도록 비아(711e~714e, 711f~714f)가 형성될 수 있다.
여기서, 회로기판 원판(710a)의 각 단위구역(a) 마다 도 27의 제1패키지(710)와 동일하게 비아가 형성될 수 있다.
도 34를 참조하면, 제2패키지(720)를 실장용전극(717a~717d, 718) 상에 플립칩 방식으로 실장한다(단계 S26). 이때, 제2패키지(720)는 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS 다이오드 어레이를 포함할 수 있다.
여기서, 회로기판 원판(710a)의 각 단위구역(a) 마다 도 22의 다이오드 복합소자(700)와 동일하게 TVS 다이오드 어레이가 적층될 수 있다.
도 35를 참조하면, 제1회로기판 원판(710-1a)의 상면 및 TVS 다이오드 어레이를 몰딩한다(단계 S27). 즉, 제1회로기판 원판(710-1a)의 상면 및 TVS 다이오드 어레이가 외부로 노출되지 않도록 몰딩부(730)를 형성한다. 이때, 몰딩부(730)는 에폭시 몰딩에 의해 형성될 수 있다.
여기서, 회로기판 원판(710a)의 각 단위구역(a) 마다 도 22의 다이오드 복합소자(700)와 동일하게 몰딩부(730)가 형성될 수 있다.
다음으로, 몰딩된 제1회로기판 원판(710-1a) 및 제2회로기판 원판(710-2a)을 단위소자로 전달한다(단계 S28). 이때, 단위구역의 경계선(a)을 따라 접착된 회로기판 원판(710a)을 단위소자로 절단한다.
도 36을 참조하면, 도 22 내지 도 27에 도시된 바와 같은 다이오드 복합소자(700)를 완성할 수 있다.
이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시 예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시 예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.

Claims (17)

  1. 고속신호를 필터링하는 필터부를 포함하는 제1패키지;
    상기 제1패키지 상에 플립칩 방식으로 적층되며, 전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS(Transient Voltage Suppressor) 다이오드 어레이를 포함하는 제2패키지; 및
    상기 제2패키지를 몰딩하는 몰딩부;를 포함하는 다이오드 복합소자.
  2. 제1항에 있어서, 상기 제1패키지는,
    일방향으로 양측에 "ㄷ" 자 형상으로 구비되는 한 쌍의 접지전극;
    상기 한 쌍의 접지전극과 직각을 이루는 타방향의 양측에 'ㄷ'자 형상으로 구비되는 복수 개의 입출력전극;
    상기 제1패키지의 일면에 구비되어 상기 제2패키지의 제1외부전극에 각각 연결되는 한 쌍의 제1실장용전극;
    상기 한 쌍의 제1실장용전극 사이의 중앙부로부터 일정 거리 이격 배치되어 상기 제2패키지의 제2외부전극에 연결되는 제2실장용전극;
    상기 한 쌍의 제1실장용전극 중 어느 하나와 상기 복수 개의 입출력전극 중 일측의 어느 하나를 각각 연결하는 제1배선패턴; 및
    상기 한 쌍의 접지전극 사이를 연결하며 상기 제2실장용전극이 그 중앙부에 구비되는 제2배선패턴;을 포함하는 다이오드 복합소자.
  3. 제2항에 있어서,
    상기 한 쌍의 제1실장용전극 및 상기 제2실장용전극은 상기 제1패키지의 일면의 중앙부에 배치되는 다이오드 복합소자.
  4. 제2항에 있어서, 상기 제1패키지는,
    복수 개의 순차 적층되는 시트층을 포함하는 소체; 및
    상기 복수 개의 시트층에서 상기 복수 개의 입출력전극 중 어느 하나에 연결되는 복수 개의 코일패턴;을 더 포함하고,
    상기 복수 개의 시트층 중 교차 적층되는 시트층 상에 구비되는 코일패턴은 비아홀을 통하여 연결되며, 서로 대향하는 입출력전극에 연결되는 다이오드 복합소자.
  5. 제1항에 있어서, 상기 제2패키지는,
    상기 제2패키지의 일면에서 일측에 구비되어 상기 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 일측 전극이 각각 연결되는 한 쌍의 제1외부전극; 및
    상기 한 쌍의 제1외부전극의 각각으로부터 이격 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 타측 전극이 공통으로 연결되는 제2외부전극;을 포함하는 다이오드 복합소자.
  6. 제1항에 있어서, 상기 제1패키지는,
    일방향의 중앙부 양측에 'ㄷ'자 형상으로 구비되는 한 쌍의 접지전극;
    상기 한 쌍의 접지전극의 양측에 'ㄷ'자 형상으로 구비되는 복수 개의 입출력전극;
    상기 제1패키지의 일면에서 상기 한 쌍의 접지전극을 기준으로 일측에 배치되어 상기 제2패키지의 제1외부전극 중 어느 하나에 각각 연결되는 한 쌍의 제1실장용전극;
    상기 한 쌍의 제1실장용전극으로부터 상기 한 쌍의 접지전극을 기준으로 타측으로 이격 배치되어 상기 제2패키지의 제2외부전극에 연결되는 제2실장용전극;
    상기 제2실장용전극을 기준으로 상기 한 쌍의 제1실장용전극의 반대측에 배치되어 상기 제2패키지의 제1외부전극 중 어느 하나에 각각 연결되는 한 쌍의 제3실장용전극;
    상기 한 쌍의 제1실장용전극 중 어느 하나와 상기 한 쌍의 접지전극을 기준으로 일측의 입출력전극 중 어느 하나를 각각 연결하는 제1배선패턴;
    상기 한 쌍의 접지전극 사이를 연결하며 상기 제2실장용전극이 그 중앙부에 구비되는 제2배선패턴; 및
    상기 한 쌍의 제3실장용전극 중 어느 하나와 상기 한 쌍의 접지전극을 기준으로 타측의 입출력전극 중 어느 하나를 각각 연결하는 제3배선패턴; 더 포함하는 다이오드 복합소자.
  7. 제6항에 있어서, 상기 제1패키지는,
    복수 개의 순차 적층되는 시트층을 포함하는 소체; 및
    상기 복수 개의 시트층에서 상기 복수 개의 입출력전극 중 어느 하나에 연결되는 복수 개의 저항체;를 더 포함하고,
    서로 인접한 시트층 상에 구비되는 저항체는 비아홀을 통하여 연결되며, 서로 대향하는 입출력전극에 연결되는 다이오드 복합소자.
  8. 제1항에 있어서, 상기 제2패키지는,
    상기 제2패키지의 일면에서 양측에 구비되어 상기 TVS 다이오드 어레이의 어느 하나의 TVS 다이오드의 일측 전극이 각각 연결되는 복수 개의 제1외부전극; 및
    상기 복수 개의 제1외부전극의 각각으로부터 이격되게 상기 제2패키지의 일면의 중앙부에 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 타측 전극이 공통으로 연결되는 제2외부전극;을 포함하는 다이오드 복합소자.
  9. 제8항에 있어서,
    상기 제2패키지는 정사각형으로 이루어진 다이오드 복합소자.
  10. 제1항에 있어서,
    상기 제1패키지는 실장용전극, 연결전극, 입출력전극, 접지전극, 및 다층 회로기판을 포함하고,
    상기 다층 회로기판은 인쇄회로기판(PCB) 및 연성회로기판(FPCB) 중 적어도 하나를 포함하는 다이오드 복합소자.
  11. 제10항에 있어서,
    상기 다층 회로기판은,
    상기 실장용전극 및 상기 연결전극이 일면에 형성되는 제1회로기판; 및
    상기 입출력전극 및 상기 접지전극이 일면에 형성되고 상기 필터부가 타면에 형성되는 제2회로기판을 포함하고,
    상기 실장용전극은 배선패턴을 통하여 상기 연결전극 중 일측에 연결되며,
    상기 연결전극은 비아를 통하여 상기 입출력전극, 상기 접지전극 및 상기 필터부에 연결되는 다이오드 복합소자.
  12. 제10항에 있어서,
    상기 실장용전극은 상기 제1패키지의 일면의 중앙에 배치되어 상기 제2패키지의 제1외부전극에 연결되는 제1실장용전극; 및 상기 제1실장용전극을 기준으로 사방으로 이격 배치되어 상기 제2패키지의 제2외부전극에 각각 연결되는 제2실장용전극을 포함하고,
    상기 연결전극은 상기 제1패키지의 일면의 중앙에서 제1방향의 양측에 배치되어 제1배선패턴을 통하여 상기 제1실장용전극과 연결되는 제1연결전극; 및 상기 제1연결전극을 기준으로 상기 제1방향과 직각인 제2방향의 양측으로 이격 배치되어 제2배선패턴을 통하여 상기 제2실장용전극과 연결되는 제2연결전극;을 포함하며,
    상기 접지전극은 상기 제1패키지의 타면의 중앙에서 제1방향의 양측에 배치되며, 제1비아를 통하여 상기 제1연결전극에 연결되고,
    상기 입출력전극은 상기 접지전극을 기준으로 상기 제1방향과 직각인 제2방향의 양측으로 이격 배치되며, 제2비아를 통하여 상기 제2연결전극에 연결되는 다이오드 복합소자.
  13. 제10항에 있어서,
    상기 필터부는 상기 입출력전극 사이에 연결되는 저항체이고,
    상기 저항체는 상기 다층 회로기판 중 중간층에 형성되며, 서로 대향하는 상기 입출력전극 사이를 연결하도록 직선, 나선형 또는 구불구불한 형태로 형성되는 다이오드 복합소자.
  14. 제10항에 있어서,
    상기 필터부는 상기 입출력전극 사이에 연결되는 코일패턴이고,
    상기 코일패턴은 상기 다층 회로기판 중 중간층에 형성되며, 서로 대향하는 상기 입출력전극 사이를 연결하도록 나선형으로 형성되는 다이오드 복합소자.
  15. 제10항에 있어서, 상기 제2패키지는,
    상기 제2패키지의 일면의 중앙에 배치되어 상기 TVS 다이오드 어레이의 각 TVS 다이오드의 일측 전극이 공통으로 연결되는 제1외부전극; 및
    상기 제1외부전극으로부터 사방으로 등간격으로 이격되게 배치되어 상기 TVS 다이오드의 어레이의 각 TVS 다이오드의 타측 전극이 각각 연결되는 제2외부전극;을 포함하는 다이오드 복합소자.
  16. 제15항에 있어서,
    상기 제2패키지는 정사각형으로 이루어진 다이오드 복합소자.
  17. 제1회로기판 및 제2회로기판의 원판을 준비하는 단계;
    상기 제1회로기판 원판에 실장용전극, 연결전극 및 상기 실장용전극과 연결전극을 연결하는 배선패턴을 형성하는 단계;
    상기 제2회로기판 원판의 일면에 입출력전극 및 접지전극을 형성하고, 타면에 필터부를 형성하는 단계;
    상기 제1회로기판 원판과 상기 제2회로기판 원판을 접착하는 단계;
    상기 연결전극과, 상기 입출력전극, 상기 접지전극 및 상기 필터부를 연결하도록 비아를 형성하는 단계;
    전기적 과부하 및 정전기에 대한 보호기능을 갖는 TVS 다이오드 어레이를 상기 실장용전극 상에 플립칩 방식으로 실장하는 단계;
    상기 제1회로기판 원판의 일면 및 상기 TVS 다이오드 어레이를 몰딩하는 단계; 및
    상기 몰딩된 제1회로기판 및 상기 제2회로기판의 원판을 단위소자로 절단하는 단계;를 포함하는 다이오드 복합소자의 제조 방법.
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