KR20220056402A - 전자 부품 및 그 실장 기판 - Google Patents

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KR20220056402A
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삼성전기주식회사
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Abstract

본 발명은, 커패시터 바디와, 상기 커패시터 바디의 양단에 각각 배치되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 및 상기 적층형 커패시터의 실장 면에 대해 수직인 일 측면에 배치되는 ESD 방전부재; 를 포함하는 전자 부품 및 그 실장 기판을 제공한다.

Description

전자 부품 및 그 실장 기판{ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 전자 부품 및 그 실장 기판에 관한 것이다.
스마트 폰으로 촉진된 사물 인터넷과 같은 전자 기기의 보급이 늘어나면서, 사람의 신체와 전자 기기의 접촉에 따른 정전기 방전(ESD: Electro Static Discharge)에 대한 대비책이 중요해지고 있다.
국내공개특허공보 제2019-0068082호 국내공개특허공보 제2015-0089277호
본 발명은 ESD를 효과적으로 제어할 수 있는 전자 부품 및 그 실장 기판을 제공하는데 목적이 있다.
본 발명의 일 측면은, 커패시터 바디와, 상기 커패시터 바디의 양단에 각각 배치되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 및 상기 적층형 커패시터의 실장 면에 대해 수직인 일 측면에 배치되는 ESD 방전부재; 를 포함하는 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 ESD 방전부재는, 기판; 상기 기판의 양단에 상기 제1 및 제2 외부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 단자; 상기 커패시터 바디와 마주보는 기판의 일면에 상기 제1 및 제2 외부 단자로부터 연장되고 서로 이격되게 배치되는 제1 및 제2 방출 전극; 및 상기 기판의 일면에 상기 제1 및 제2 방출 전극의 일부를 커버하도록 형성되는 ESD 기능부; 를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 기판의 일면에 상기 ESD 기능부와 상기 제1 및 제2 방출 전극의 나머지 부분을 커버하도록 형성되는 봉지부를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 단자의 일면과 상기 봉지부의 표면이 하나의 평평한 면을 이룰 수 있다.
본 발명의 일 실시 예에서, 상기 봉지부 보다 상기 제1 및 제2 외부 단자의 일면이 더 볼록하게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 ESD 방전부재는, 기판; 및 상기 기판의 양단에 상기 제1 및 제2 외부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 단자; 를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 ESD 방전부재는, 상기 적층형 커패시터의 실장 면에 대해 수직인 일 측면에 배치되는 고전압용 ESD 방전부재와, 상기 적층형 커패시터의 실장 면에 대해 수직인 타 측면에 상기 고전압용 ESD 방전부재와 대향되게 배치되는 저전압용 ESD 방전부재를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 ESD 방전부재는 바리스터(varistor)일 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되고, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되고 상기 제1 및 제2 외부 단자와 각각 접속되는 제1 및 제2 밴드부를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 기판은 알루미나로 이루어질 수 있다.
본 발명의 다른 측면은, 커패시터 바디와, 상기 커패시터 바디의 양단에 각각 배치되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 상기 적층형 커패시터의 실장 면에 대해 수직인 일 측면에 배치되며, 기판과, 상기 기판의 양단에 상기 제1 및 제2 외부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 단자를 포함하는 ESD 방전부재; 및 절연 기판과, 상기 절연 기판의 상면에 서로 이격되게 배치되는 제1 및 제2 전극 패드를 포함하고, 상기 제1 외부 전극과 상기 제1 외부 단자가 서로 접속된 상태로 솔더에 의해 상기 제1 전극 패드 위에 접합되고, 상기 제2 외부 전극과 상기 제2 외부 단자가 서로 접속된 상태로 솔더에 의해 상기 제2 전극 패드 위에 접합되는 전자 부품의 실장 기판을 제공한다.
본 발명의 실시 예에 따르면, 적층형 커패시터의 실장 면에 대해 수직인 일 측면에 ESD 방전 부재를 배치하여, 적층형 커패시터의 ESD를 효과적으로 제어할 수 있다.
도 1은 본 발명에 적용되는 적층형 커패시터를 개략적으로 도시한 사시도이다.
도 2(a) 및 도 2(b)는 도 1의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 본 발명의 제1 실시 예에 따른 전자 부품을 개략적으로 도시한 사시도이다.
도 5는 도 4의 ESD 방전 부재를 Y방향의 일면에서 도시한 평면 투시도이다.
도 6은 도 5의 II-II'선 단면도이다.
도 7은 본 발명의 제2 실시 예에 따른 전자 부품을 개략적으로 도시한 사시도이다.
도 8은 본 발명의 제3 실시 예에 따른 전자 부품을 개략적으로 도시한 사시도이다.
도 9는 도 4의 전자 부품이 기판에 실장된 상태를 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 적층형 커패시터와 전자 부품의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 여기서 Z방향은 본 실시 예에서 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명에 적용되는 적층형 커패시터를 개략적으로 도시한 사시도이고, 도 2(a) 및 도 2(b)는 도 1의 제1 및 제2 내부 전극을 각각 도시한 평면도이고, 도 3은 도 1의 I-I'선 단면도이다.
도 1 내지 도 3을 참조하여, 본 실시 예의 전자 부품에 적용되는 적층형 커패시터(100)의 구조에 대해 설명한다.
본 실시 예의 적층형 커패시터(100)는, 커패시터 바디(110)와 커패시터 바디(110)의 X방향의 양 단부에 각각 배치되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것이다.
커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함한다. 이때, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 가진다.
또한, 커패시터 바디(110)는 액티브 영역과 커버 영역(112, 113)을 포함할 수 있다.
상기 액티브 영역은 적층형 커패시터의 용량 형성에 기여하는 부분이다.
그리고, 커버 영역(112, 113)은 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 마련될 수 있다.
이러한 커버 영역(112, 113)은 단일 유전체층 또는 2개 이상의 유전체층을 액티브 영역의 상면 및 하면에 각각 적층하여 마련될 수 있다.
또한, 커버 영역(112, 113)은 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 할 수 있다.
그리고, 커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 대체로 육면체 형상일 수 있다.
본 실시 예에서, 커패시터 바디(110)는 Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다. 여기서, 제1 면(1)은 실장 면이 될 수 있다.
또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 예의 도면에 도시된 것으로 한정되는 것은 아니다.
유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 본 발명의 세라믹 분말이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등을 포함할 수 있다
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극이다.
제1 및 제2 내부 전극(121, 122)은 각각 유전체층(111) 상에 형성되어 Z방향으로 적층될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Z방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
한편, 본 실시 예에서는 복수의 내부 전극이 Z방향으로 적층되는 것으로 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 필요에 따라 본 발명은 내부 전극이 Y방향으로 적층되는 구조에도 적용할 수 있다.
제1 내부 전극(121)은 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출될 수 있다.
이렇게 커패시터 바디(110)의 제3 면(3)을 통해 노출되는 제1 내부 전극(121)의 단부는 커패시터 바디(110)의 X방향의 일 단부에 배치되는 제1 외부 전극(131)과 접속되어 전기적으로 연결될 수 있다.
제2 내부 전극(121)은 일단이 커패시터 바디(110)의 제4 면(4)을 통해 노출될 수 있다.
이렇게 커패시터 바디(110)의 제4 면(4)을 통해 노출되는 제2 내부 전극(122)의 단부는 커패시터 바디(110)의 X방향의 일 단부에 배치되는 제2 외부 전극(132)과 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 상기 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않는다.
예를 들어, 제1 및 제2 내부 전극(121, 122)은 귀금속 재료, 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 귀금속 재료는 백금(Pt), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금 등일 수 있다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은, 서로 다른 극성의 전압이 제공되며, 바디(110)의 X방향의 양 단부에 각각 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 단부와 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치된다.
제1 접속부(131a)는 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 면(3)을 통해 외부로 노출되는 단부와 접촉하여 제1 내부 전극(121)과 제1 외부 전극(131)을 전기적으로 연결하는 역할을 한다.
제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
제1 밴드부(131b)는 제1 외부 전극(131)의 고착 강도를 향상시키는 등의 역할을 할 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치된다.
제2 접속부(132a)는 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 면(4)을 통해 외부로 노출되는 단부와 접촉하여 제2 내부 전극(122)과 제2 외부 전극(132)을 전기적으로 연결하는 역할을 한다.
제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
제2 밴드부(132b)는 제2 외부 전극(132)의 고착 강도를 향상시키는 등의 역할을 할 수 있다.
한편, 제1 및 제2 외부 전극(131, 132)은 도금층을 더 포함할 수 있다.
상기 도금층은, 커패시터 바디(110)에 배치되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
도 4는 본 발명의 제1 실시 예에 따른 전자 부품을 개략적으로 도시한 사시도이고, 도 5는 도 4의 ESD 방전 부재를 Y방향의 일면에서 도시한 평면 투시도이고, 도 6은 도 5의 II-II'선 단면도이다.
도 4 내지 도 6을 참조하면, 본 실시 예의 전자 부품은, 적층형 커패시터와 ESD 방전 부재를 포함한다.
이하, 설명의 편의를 위해, 본 발명의 실시 예를 설명함에 있어서, ESD 방전 부재 및 봉지부 등을 설명할 때, 커패시터 바디의 6면과 동일한 방향을 바라보는 면은 각각 동일한 면으로 정의하여 설명하기로 한다.
ESD 방전 부재(200)는 적층형 커패시터(100)의 실장 면에 대해 수직인 일 측면으로 커패시터 바디(110)의 제5 면(5) 쪽에 배치된다.
이러한 ESD 방전 부재(200)는, 기판(210), 제1 및 제2 외부 단자(221, 222), 제1 및 제2 방출 전극(231, 232) 및 ESD 기능부(240)를 포함한다.
ESD 방전 부재가 적층형 커패시터의 실장 면에 배치되면, 전류 패스(Current Path)가 길어져 적층형 커패시터의 ESL이 상승하게 된다. 또한 칩의 두께가 ESD 방전 부재의 두께 만큼 두꺼워짐으로써 실장 높이의 제약이 많은 세트(Set)에는 적용이 어려운 문제도 있다.
본 실시 예의 경우, ESD 방전 부재를 적층형 커패시터의 실장 면에 대해 수직인 일 측면에 부착함으로써, 칩 두께의 증가가 발생하지 않고, ESL의 상승도 생기지 않는 효과를 기대할 수 있다.
기판(210)은 고강성 재질로 이루어질 수 있고, 예를 들어 알루미나(Alumina, Al2O3)로 이루어질 수 있고, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 단자(221, 222)는 X방향으로 기판(210)의 양단에 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)와 각각 접속되도록 배치된다.
제1 및 제2 외부 단자(221, 222)는 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 외부 단자(221, 222)는 디핑(dipping)에 의해 형성할 수 있으나, 도금 등의 다른 방법을 사용할 수 있음은 물론이다.
또한, 도면에 도시하지는 않았으나, 제1 및 제2 단자 전극(141, 142)의 외측에는 도금에 의한 니켈/주석(Ni/Sn) 도금층이 더 배치될 수 있다.
이때 제1 및 제2 외부 단자(221, 222)와 제1 및 제2 밴드부(131b, 132b)는 도전성 접착제 또는 도전성 수지 등을 사용하여 서로 접합될 수 있다.
한편, 도면에 도시하지는 않았으나, 제1 및 제2 외부 단자(221, 222)의 외측에 도금에 의한 니켈/주석(Ni/Sn) 도금층을 더 형성할 수 있다.
제1 및 제2 방출 전극(231, 232)은, 커패시터 바디(110)와 마주보는 기판(210)의 Y방향의 일면에 배치되고, 제1 및 제2 외부 단자(221, 222)로부터 각각 연장되고 서로 이격되게 배치된다.
이에 기판(210)의 일면에서 제1 및 제2 방출 전극(231, 232)의 단부 사이에 스페이스부(250)가 마련되고, 이 스페이스부(250)는 ESD 바이 패싱(by passing)의 역할을 할 수 있다.
스페이스부(250) 중 제1 및 제2 방출 전극(231, 232) 사이의 갭(gap)은 ESD 턴온(turn on) 전압을 결정하는 역할을 하며, 바람직하게 1 내지 20㎛일 수 있다. 여기서, 턴온 전압은 ESD가 작동하여 고전압의 정전기가 리드 전극으로 통하는 전압을 의미한다.
이러한 제1 및 제2 방출 전극(231, 232)은 기판(210) 상에 도전성 페이스트를 인쇄하여 형성할 수 있다.
또한, 제1 및 제2 방출 전극(231, 232)은 X방향으로 제1 및 제2 외부 단자(221, 222)의 단부에서 단차를 갖도록 형성될 수 있다.
이러한 단차에 의해 ESD 기능부(240) 및 봉지부(260)가 형성되더라도 봉지부(260)가 제1 및 제2 외부 단자(221, 222)의 표면 보다 더 볼록하게 되는 것을 방지할 수 있다.
ESD 기능부(240)는 기판(210)의 Y방향의 일면에서 스페이스부(250)에 배치되고, 제1 및 제2 방출 전극(231, 232)의 일부를 커버하도록 형성된다.
이러한 ESD 기능부(240)는 기판(210) 상에 ESD 페이스트를 인쇄하여 형성할 수 있다.
상기 ESD 페이스트에 포함되는 도전성 금속은, 구리(Cu), 은(Ag), 팔라듐(Pd), 주석(Sn), 니켈(Ni) 및 금(Au) 중 적어도 하나 이상을 포함하거나 또는 이들의 화합물일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다른 예로서, ESD 기능부(240)는 전도성 고분자를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 전도성 고분자는 커넥터에서 시스템 또는 IC로 신호가 전달되는 신호 인터페이스(Signal Interface)나 전원단의 IC Block 또는 통신 라인(Line)에서 입력되는 신호 전압이 정격 전압(회로 전압) 수준인 경우에는 부도체의 특성을 가지나, 순간적으로 ESD 등의 과전압이 발생할 경우 도체의 특성을 가진다.
봉지부(260)는 기판(210)의 Y방향의 일면에 ESD 기능부(240)와 제1 및 제2 방출 전극(231, 232)의 나머지 부분을 커버하도록 형성된다.
이러한 봉지부(260)는 외부 충격 및 습기 등 외부 환경으로부터 ESD 기능부(240)와 제1 및 제2 방출 전극(231, 232)이 파손되는 것을 방지하는 역할을 수행할 수 있다.
이때, 제1 및 제2 외부 단자(221, 222)의 일면과 봉지부(260)의 표면이 하나의 평평한 면을 이룰 수 있다.
그리고, 경우에 따라, 봉지부(260) 보다 제1 및 제2 외부 단자(221, 222)의 일면이 더 볼록하게 형성될 수 있다.
본 실시 예의 경우, 도면 상에 봉지부가 도시되어 있지만, 본 발명은 ESD 방전 부재(200)가 적층형 커패시터(100)의 일 측면에 배치되므로 필요에 따라 봉지부를 형성하지 않을 수도 있다.
또한, 봉지부(260)는 절연체로 이루어지고, 예를 들어 열경화성 수지일 수 있으며, 에폭시 등이 사용될 수 있다.
적층형 커패시터는 직류 전원에서 오픈(open) 회로이지만, 외부 환경에 의해 커패시터 바디의 내부에 크랙이 발생하면 내부 전극이 서로 겹쳐지거나 전류 패스(path)가 생기면서 쇼트로 인해 불량이 발생한다.
쇼트로 인한 불량은 원하지 않는 선로로 과전류가 흐르게 되어 다른 부품에까지 악영향을 미치게 된다.
종래에는 외력에 의해 크랙이 생기기 쉬운 외부 전극 쪽의 마진을 증가시켜 크랙이 생겨도 내부 전극의 양 전극간 쇼트가 발생되지 않도록 설계하였지만, 이 경우 마진에 증가에 따라 커패시턴스를 구현하는 내부 전극의 면적이 상대적으로 감소하게 된다.
본 실시 예에 따르면, 적층형 커패시터의 일 측면에 방출 전극을 가지는 고강성 칩을 부착하여 ESD 서프레서(suppressor)와 같은 ESD 바이패싱(by passing) 기능을 제공함으로써 적층형 커패시터의 내부 전극의 설계를 변경하지 않고도 ESD 보호 기능을 구현할 수 있다.
또한, 본 실시 예에서는, 제1 및 제2 방출 전극(231, 232) 사이의 간격(스페이스부, 250)을 조절하고, ESD 기능부(240)를 형성하는 도전성 입자의 함량을 조절함으로써 대응 가능한 전압을 조절할 수 있다.
또한, 본 실시 예는, 적층형 커패시터(100)의 측면에 ESD 방전 부재(200)를 부착하는 구조로서, 설계를 변경하지 않고 다양한 칩 부품에 사용 가능한 이점이 있다.
도 7은 본 발명의 제2 실시 예에 따른 전자 부품을 개략적으로 도시한 사시도이다.
도 7을 참조하면, 본 실시 예의 전자 부품(101')은, ESD 방전 부재(300)가, 기판(310)과, 기판(310)의 양단에 제1 및 제2 외부 전극(131, 132)과 각각 접속되도록 배치되는 제1 및 제2 외부 단자(321, 322)를 포함할 수 있다.
또한, 이러한 ESD 방전 부재(300)는 바리스터(varistor)로 구성될 수도 있다.
도 8은 본 발명의 제3 실시 예에 따른 전자 부품을 개략적으로 도시한 사시도이다.
도 8을 참조하면, 본 실시 예의 전자 부품(101")은, ESD 방전 부재가, 적층형 커패시터(100)의 실장 면에 대해 수직인 일 측면에 배치되는 고전압용 ESD 방전 부재(400)와, 적층형 커패시터(100)의 실장 면에 대해 수직인 타 측면에 고전압용 ESD 방전 부재(400)와 대향되게 배치되는 저전압용 ESD 방전 부재(300)를 포함할 수 있다.
이렇게 적층형 커패시터(100)의 한쪽에는 저전압용 ESD 방전 부재(300)를 반대쪽에는 고전압용 ESD 방전 부재(400)를 배치하면, 보다 넓은 범위의 ESD 전압을 가지는 전자 부품에 적용이 가능해진다.
도면부호 410은 고전압용 ESD 방전 부재(400)의 기판이고, 도면부호 421과 422는 고전압용 ESD 방전 부재(400)의 제1 및 제2 외부 단자이다.
도 9는 도 4의 전자 부품이 기판에 실장된 상태를 도시한 사시도이다.
도 9를 참조하면, 본 실시 예에 의한 실장 기판은 절연 기판(510)과, 절연 기판(510)의 상면에 X방향으로 서로 이격되게 배치되는 제1 및 제2 전극 패드(521, 522)을 포함한다.
이때, 제1 외부 전극(131)과 제1 외부 단자(221)가 서로 접속된 상태로 제1 전극 패드(521) 위에 접촉되게 위치하고, 제2 외부 전극(132)과 제2 외부 단자(222)가 서로 접속된 상태로 제2 전극 패드(522) 위에 접촉되게 위치하여, 전자 부품(101)이 절연 기판(510) 상에 실장된다.
제1 외부 전극(131)과 제1 외부 단자(221)는 솔더(231)에 의해 제1 전극 패드(521)와 접합되어 전기적 및 물리적으로 연결될 수 있고, 제2 외부 전극(132)과 제2 외부 단자(222)는 솔더(232)에 의해 제2 전극 패드(522)와 접합되어 전기적 및 물리적으로 연결될 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
101, 101', 101": 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
200, 300: ESD 방전 부재
210: 기판
221, 222: 제1 및 제2 외부 단자
231, 232: 제1 및 제2 방출 전극
240: ESD 기능부
250: 스페이스부
260: 봉지부

Claims (12)

  1. 커패시터 바디와, 상기 커패시터 바디의 양단에 각각 배치되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 및
    상기 적층형 커패시터의 실장 면에 대해 수직인 일 측면에 배치되는 ESD 방전부재; 를 포함하는 전자 부품.
  2. 제1항에 있어서,
    상기 ESD 방전부재는,
    기판;
    상기 기판의 양단에 상기 제1 및 제2 외부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 단자;
    상기 커패시터 바디와 마주보는 기판의 일면에 상기 제1 및 제2 외부 단자로부터 연장되고 서로 이격되게 배치되는 제1 및 제2 방출 전극; 및
    상기 기판의 일면에 상기 제1 및 제2 방출 전극의 일부를 커버하도록 형성되는 ESD 기능부; 를 포함하는 전자 부품.
  3. 제2항에 있어서,
    상기 기판의 일면에 상기 ESD 기능부와 상기 제1 및 제2 방출 전극의 나머지 부분을 커버하도록 형성되는 봉지부를 더 포함하는 전자 부품.
  4. 제3항에 있어서,
    상기 제1 및 제2 외부 단자의 일면과 상기 봉지부의 표면이 하나의 평평한 면을 이루는 전자 부품.
  5. 제3항에 있어서,
    상기 봉지부 보다 상기 제1 및 제2 외부 단자의 일면이 더 볼록하게 형성되는 전자 부품.
  6. 제2항에 있어서,
    상기 기판이 알루미나로 이루어지는 전자 부품.
  7. 제1항에 있어서,
    상기 ESD 방전부재는,
    기판; 및
    상기 기판의 양단에 상기 제1 및 제2 외부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 단자; 를 포함하는 전자 부품.
  8. 제7항에 있어서,
    상기 ESD 방전부재는,
    상기 적층형 커패시터의 실장 면에 대해 수직인 일 측면에 배치되는 고전압용 ESD 방전부재와, 상기 적층형 커패시터의 실장 면에 대해 수직인 타 측면에 상기 고전압용 ESD 방전부재와 대향되게 배치되는 저전압용 ESD 방전부재를 포함하는 전자 부품.
  9. 제7항에 있어서,
    상기 ESD 방전부재가 바리스터(varistor)인 전자 부품.
  10. 제1항에 있어서,
    상기 커패시터 바디는, 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되고,
    상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되고 상기 제1 및 제2 외부 단자와 각각 접속되는 제1 및 제2 밴드부를 각각 포함하는 전자 부품.
  11. 제7항에 있어서,
    상기 기판이 알루미나로 이루어지는 전자 부품.
  12. 커패시터 바디와, 상기 커패시터 바디의 양단에 각각 배치되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터;
    상기 적층형 커패시터의 실장 면에 대해 수직인 일 측면에 배치되며, 기판과, 상기 기판의 양단에 상기 제1 및 제2 외부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 단자를 포함하는 ESD 방전부재; 및
    절연 기판과, 상기 절연 기판의 상면에 서로 이격되게 배치되는 제1 및 제2 전극 패드를 포함하고,
    상기 제1 외부 전극과 상기 제1 외부 단자가 서로 접속된 상태로 솔더에 의해 상기 제1 전극 패드 위에 접합되고,
    상기 제2 외부 전극과 상기 제2 외부 단자가 서로 접속된 상태로 솔더에 의해 상기 제2 전극 패드 위에 접합되는 전자 부품의 실장 기판.
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