KR20230138678A - 적층형 커패시터 및 그 내장 기판 - Google Patents

적층형 커패시터 및 그 내장 기판 Download PDF

Info

Publication number
KR20230138678A
KR20230138678A KR1020220036566A KR20220036566A KR20230138678A KR 20230138678 A KR20230138678 A KR 20230138678A KR 1020220036566 A KR1020220036566 A KR 1020220036566A KR 20220036566 A KR20220036566 A KR 20220036566A KR 20230138678 A KR20230138678 A KR 20230138678A
Authority
KR
South Korea
Prior art keywords
electrode
multilayer capacitor
internal electrode
external
electrodes
Prior art date
Application number
KR1020220036566A
Other languages
English (en)
Inventor
박민철
이상종
김형준
곽현상
정치현
이성환
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020220036566A priority Critical patent/KR20230138678A/ko
Priority to JP2022099629A priority patent/JP2023143583A/ja
Priority to US17/851,542 priority patent/US20230307179A1/en
Priority to CN202211106125.3A priority patent/CN116844858A/zh
Publication of KR20230138678A publication Critical patent/KR20230138678A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/248—Terminals the terminals embracing or surrounding the capacitive element, e.g. caps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/236—Terminals leading through the housing, i.e. lead-through
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor

Abstract

본 발명의 일 실시 예에 따른 적층형 커패시터는, 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및 서로 이격되어 바디의 서로 대향하는 제1 및 제2 면에 각각 배치된 제1 및 제2 외부전극; 을 포함하고, 바디는, 적어도 하나의 제1 내부전극과 제1 외부전극 사이를 제1 방향으로 연결하는 제1 비아전극과, 적어도 하나의 제2 내부전극과 제2 외부전극 사이를 제1 방향으로 연결하는 제2 비아전극을 더 포함하고, 제1 외부전극은 바디의 제1 면의 절반을 초과하는 면적만큼 제1 면을 커버하고, 제2 외부전극은 바디의 제2 면의 절반을 초과하는 면적만큼 제2 면을 커버할 수 있다.

Description

적층형 커패시터 및 그 내장 기판{Multi-layer capacitor and board having the same embedded therein}
본 발명은 적층형 커패시터 및 그 내장 기판에 관한 것이다.
적층형 커패시터는 소형이면서도 고용량이 보장되고 기판에 배치되기 용이하다는 장점으로 인하여 컴퓨터, 휴대폰 등의 전자기기 부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전기기기(차량 포함) 부품으로서도 널리 사용되고 있다.
전자기기나 전기기기의 고성능화 및/또는 초집적화에 따라, 적층형 커패시터의 소형화 효율성도 점차 중요해지고 있다. 그러나, 적층형 커패시터의 체적 대비 정전용량은 적층형 커패시터가 소형화될수록 향상되기 어려울 수 있으므로, 점차 중요해지고 있다.
공개특허공보 제10-2019-0136678호
본 발명은 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에 따른 적층형 커패시터는, 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및 서로 이격되어 상기 바디의 서로 대향하는 제1 및 제2 면에 각각 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 바디는, 상기 적어도 하나의 제1 내부전극과 상기 제1 외부전극 사이를 상기 제1 방향으로 연결하는 제1 비아전극과, 상기 적어도 하나의 제2 내부전극과 상기 제2 외부전극 사이를 상기 제1 방향으로 연결하는 제2 비아전극을 더 포함하고, 상기 제1 외부전극은 상기 바디의 제1 면의 절반을 초과하는 면적만큼 상기 제1 면을 커버하고, 상기 제2 외부전극은 상기 바디의 제2 면의 절반을 초과하는 면적만큼 상기 제2 면을 커버할 수 있다.
본 발명의 일 실시 예에 따른 적층형 커패시터는, 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및 서로 이격되어 상기 바디의 서로 대향하는 제1 및 제2 면에 각각 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 바디는, 상기 적어도 하나의 제1 내부전극과 상기 제1 외부전극 사이를 상기 제1 방향으로 연결하는 제1 비아전극과, 상기 적어도 하나의 제2 내부전극과 상기 제2 외부전극 사이를 상기 제1 방향으로 연결하는 제2 비아전극을 더 포함하고, 상기 제1 외부전극은 상기 제2 비아전극에 상기 제1 방향으로 중첩되고, 상기 제2 외부전극은 상기 제1 비아전극에 상기 제1 방향으로 중첩될 수 있다.
본 발명의 일 실시 예에 따른 적층형 커패시터 내장 기판은, 캐비티(cavity)를 가지는 제1 절연층과, 상기 제1 절연층의 제1 면에 배치된 제1 도전성 패턴과, 상기 제1 절연층의 제2 면에 배치된 제2 도전성 패턴을 포함하는 기판; 및 상기 캐비티에 배치되는 상기 적층형 커패시터; 를 포함하고, 상기 적층형 커패시터의 제1 외부전극은 상기 제1 도전성 패턴에 전기적으로 연결되고, 상기 적층형 커패시터의 제2 외부전극은 상기 제2 도전성 패턴에 전기적으로 연결될 수 있다.
본 발명의 일 실시 예에 따른 적층형 커패시터는, 총 유효 사이즈 대비 큰 정전용량을 가질 수 있으므로, 소형화에 유리할 수 있다.
또는, 상기 적층형 커패시터는 전류 경로를 줄이거나 전류 경로의 감기는 요인을 줄일 수 있으므로, 등가직렬인덕턴스(equivalent series inductance, ESL)를 효율적으로 줄일 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터(100)의 내부를 나타낸 사시도이다.
도 2는 도 1의 적층형 커패시터의 바디(110)를 나타낸 사시도이다.
도 3은 도 2의 바디에서 사이드 마진층이 제거된 구조(110-114)를 나타낸 사시도이다.
도 4는 도 1의 A-A'를 나타낸 단면도이다.
도 5는 도 1의 B-B'를 나타낸 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 적층형 커패시터 내장 기판(200)을 나타낸 측면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향(또는 제1 방향)과 동일한 개념으로 사용될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층형 커패시터를 설명하되, 특히 적층 세라믹 캐패시터(Multi-layer ceramic capacitor, MLCC)로 설명하지만 이에 제한되는 것은 아니다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)의 바디(110)는, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 적어도 하나의 유전체층(111)을 사이에 두고 제1 방향(예: Z 방향)으로 교대로 적층된 용량 영역(116)을 포함할 수 있다. 도 1 내지 도 3은 바디(110)의 내부를 나타내기 위해 약 1/4의 부피만큼 절단된 형태를 나타내나, 실제 적층형 커패시터(100)는 약 1/4의 부피만큼 절단되지 않을 수 있고, 바디(110)의 중심을 기준으로 대략 대칭적인 형태일 수 있다.
바디(110)는 제1 방향(예: Z 방향)으로 서로 대향하는 제1 및 제2 면(S1, S2)을 포함할 수 있다. 예를 들어, 바디(110)는 제1 방향(예: Z 방향)에 수직인 제2 방향(예: Y 방향)으로 서로 대향하는 제3 및 제4 면(S3)과, 제1 및 제2 방향에 수직인 제3 방향(예: X 방향)으로 서로 대향하는 제5 및 제6 면(S5)을 더 가지는 육면체로 형성될 수 있으며, 상기 육면체의 모서리 및/또는 코너는 연마됨에 따라 둥근 형태일 수 있다. 다만, 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
예를 들어, 바디(110)의 제1 방향(예: Z 방향)의 두께(T0)는 바디(110)의 제2 방향(예: Y 방향)의 폭(W2)보다 짧고 바디(110)의 제3 방향(예: X 방향)의 길이(L0)보다 짧을 수 있다. 예를 들어, 바디(110)의 체적은 1608 사이즈, 1005 사이즈, 0603 사이즈, 0402 사이즈일 수 있다. 0402 사이즈의 04 및 02는 길이(L0)와 폭(W2)이 약 0.4mm와 0.2mm임을 나타낸다. 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는 0603 사이즈, 0402 사이즈와 같은 초소형 바디(110)에 더 효율적일 수 있으나, 이에 한정되지 않는다.
예를 들어, 바디(110)는 용량 영역(116)의 소성에 의해 세라믹 바디로 구성될 수 있다. 여기서, 바디(110)에 배치된 적어도 하나의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
적어도 하나의 유전체층(111)은 그 두께를 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전율을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 상기 세라믹 분말은 티탄산스트론튬(SrTiO3)계, 티탄산칼슘(CaTiO3)계, 지르콘산칼슘(CaZrO3)계 중 적어도 하나일 수도 있고, 상기 세라믹 분말의 일부는 티탄산바륨(BaTiO3)의 바륨(Ba) 및/또는 티타늄(Ti)이 다른 원소(예: 희토류)로 치환되어 고용될(solid-solubilized) 수 있다. 또한, 적층형 커패시터(100)의 요구 규격에 따라, 세라믹 분말에 다양한 세라믹 첨가제(예: MgO, Al2O3, SiO2, ZnO), 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다. 예를 들어, 상기 세라믹 분말은 바인더로서 폴리비닐알코올(PVA), 폴리비닐부티랄(PVB), 아크릴수지 등을 포함할 수도 있다.
적어도 하나의 유전체층(111)의 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 적층형 커패시터(100)의 요구 규격(예: 전자기기용 커패시터와 같이 소형화 및/또는 고용량이 요구되거나, 전기기기용 커패시터와 같이 높은 내전압 특성 및/또는 강한 강도가 요구되는 등)에 따라 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
예를 들어, 적어도 하나의 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향(예: Z 방향)을 따라 교대로 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
예를 들어, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다. 상기 도전성 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법, 그라비아 인쇄법 및 잉크젯 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성함으로써, 바디(110)를 제작할 수 있다.
적층형 커패시터(100)의 정전용량은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 적층 방향(예: Z 방향) 중첩 면적에 비례하고, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 총 적층 수에 비례하고, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 간격에 반비례할 수 있다. 상기 내부전극 간격은 적어도 하나의 유전체층(111) 각각의 두께와 실질적으로 동일할 수 있다.
적층형 커패시터(100)는 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 간격이 짧을수록 두께 대비 더 큰 정전용량을 가질 수 있다. 반면, 적층형 커패시터(100)의 내전압은 상기 내부전극 간격이 길수록 높을 수 있다. 따라서, 상기 내부전극 간격은 적층형 커패시터(100)의 요구 규격(예: 전자기기용 커패시터와 같이 소형화 및/또는 고용량이 요구되거나, 전기기기용 커패시터와 같이 높은 내전압 특성 및/또는 강한 강도가 요구되는 등)에 따라 조절될 수 있다. 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각의 두께도 상기 내부전극 간격의 영향을 받을 수 있다.
예를 들어, 적층형 커패시터(100)은 높은 내전압 특성 및/또는 강한 강도가 요구될 경우에 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 간격이 각각의 두께의 2배를 초과하도록 설계될 수 있다. 예를 들어, 적층형 커패시터(100)은 소형화 및/또는 고용량이 요구될 경우에 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각의 두께가 0.4㎛ 이하이고 총 적층수가 400층 이상이 되도록 설계될 수 있다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는, 서로 이격되어 바디(110)에 배치되는 제1 및 제2 외부전극(131, 132)을 포함할 수 있다. 제1 외부전극(131)은 바디(110)의 제1 면(S1)에 배치될 수 있고, 제2 외부전극(132)은 바디(110)의 제2 면(S2)에 배치될 수 있다.
적층형 커패시터(100)는 용량 영역(116)에서 형성된 정전용량을 제1 및 제2 외부전극(131, 132)을 통해 외부 구조(예: 기판, 회로)로 제공할 수 있다. 예를 들어, 적층형 커패시터(100)는 외부 기판(예: 인쇄회로기판)에 실장 또는 내장될 수 있고, 제1 및 제2 외부전극(131, 132)을 통해 상기 외부 기판의 배선, 랜드, 솔더 및 범프 중 적어도 하나에 연결됨으로써, 상기 외부 기판에 전기적으로 연결된 회로(예: 집적회로, 프로세서)에 전기적으로 연결될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132) 각각은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법, 상기 페이스트를 인쇄하는 방법, 시트(Sheet) 전사, 패드(Pad) 전사 방법, 스퍼터 도금 또는 전해 도금 등으로 형성될 수 있다. 상기 금속 성분은 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 납(Pb), 주석(Sn) 등의 단독 또는 이들의 합금일 수 있으나, 이에 한정되지 않는다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)의 바디(110)는, 적어도 하나의 제1 내부전극(121)과 제1 외부전극(131) 사이를 제1 방향(예: Z 방향)으로 연결하는 제1 비아전극(141)과, 적어도 하나의 제2 내부전극(122)과 제2 외부전극(132) 사이를 제1 방향(예: Z 방향)으로 연결하는 제2 비아전극(142)을 더 포함할 수 있다.
이에 따라, 적층형 커패시터(100)는 용량 영역(116)에서 형성된 정전용량을 제1 방향(예: Z 방향)으로 제1 및 제2 외부전극(131, 132)에 제공할 수 있으며, 용량 영역(116)에서 형성된 정전용량을 제2 방향(예: Y 방향)이나 제3 방향(예; X 방향)으로 제공하지 않을 수 있다. 예를 들어, 바디(110)는 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)에 전기적으로 연결되는 경로를 바디(110)의 제3 및 제4 면(S3)이나 제5 및 제6 면(S5)을 통해 제공하지 않도록 구성될 수 있다.
따라서, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은, 바디(110)의 제3 및 제4 면(S3)에서의 쇼트(short) 가능성이나 단차(step)에 따른 신뢰성 강화 필요성의 고려 없이 형성될 수 있고, 바디(110)의 제5 및 제6 면(S5)에서의 쇼트 발생 가능성이나 단차에 따른 신뢰성 강화 필요성의 고려 없이 형성될 수 있다. 여기서, 상기 단차에 따른 신뢰성 강화 필요성은, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 제3 및 제4 면(S3)이나 제5 및 제6 면(S5)에 교대로 노출되는 구조의 경우, 바디(110)의 압착 및 소성 과정에서 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 가장자리가 제3 및 제4 면(S3)의 중심이나 제5 및 제6 면(S5)의 중심으로 더 치우쳐지는 형태에 의한 것일 수 있다.
예를 들어, 적어도 하나의 제1 내부전극(121)의 바디(110)의 제3 및 제4 면(S3)에 대한 이격 거리와, 적어도 하나의 제2 내부전극(122)의 그것은 서로 동일할 수 있고, 전반적으로 짧아질 수 있다. 예를 들어, 적어도 하나의 제1 내부전극(121)의 바디(110)의 제5 및 제6 면(S5)에 대한 이격 거리와, 적어도 하나의 제2 내부전극(122)의 그것은 서로 동일할 수 있고, 전반적으로 짧아질 수 있다.
이에 따라, 바디(110)의 XY평면 면적 대비 용량 영역(116)의 XY평면 면적 비율은 효율적으로 높아질 수 있으므로, 적층형 커패시터(100)는 총 유효 사이즈 대비 큰 정전용량을 가질 수 있다.
또한, 제1 및 제2 외부전극(131, 132)이 제1 및 제2 면(S1, S2)에 각각 배치되므로, 제1 및 제2 외부전극(131, 132) 간의 쇼트 발생 고려 없이 형성될 수 있다. 예를 들어, 제1 및 제2 외부전극(131, 132)이 바디(110)의 1개 면의 서로 다른 위치에 형성되는 경우와 비교하여, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)의 제1 및 제2 외부전극(131, 132)은 더 자유롭게 선택된 방식(예: 페이스트 디핑, 인쇄, 전사, 도금)에 따라 형성될 수 있으며, 제1 및 제2 외부전극(131, 132)의 두께는 더 효율적으로 얇아질 수 있고, 제1 및 제2 외부전극(131, 132)의 신뢰성도 더 효율적으로 확보될 수 있다. 이러한 장점은 바디(110)의 체적(예: 1608 사이즈, 1005 사이즈, 0603 사이즈, 0402 사이즈)이 작아질수록 더 중요해질 수 있다.
예를 들어, 제1 외부전극(131)은 바디(110)의 제1 면(S1)의 절반을 초과하는 면적만큼 제1 면(S1)을 커버하고, 제2 외부전극(132)은 바디(110)의 제2 면(S2)의 절반을 초과하는 면적만큼 제2 면(S2)을 커버할 수 있다. 예를 들어, 제1 외부전극(131)은 제2 비아전극(142)에 제1 방향(예: Z 방향)으로 중첩되고, 제2 외부전극(132)은 제1 비아전극(141)에 제1 방향(예: Z 방향)으로 중첩될 수 있다.
바디(110)의 제1 및 제2 면(S1, S2) 각각의 면적은 바디(110)의 길이(L0)와 폭(W2)의 곱에 기반하여 측정될 수 있고, 제1 및 제2 외부전극(131, 132) 각각의 면적은 제1 및 제2 외부전극(131, 132) 각각의 길이(L1)와 폭(W1)의 곱에 기반하여 측정될 수 있다. 예를 들어, 상기 면적은 측정 장비(예: TEM(Transmission Electron Microscopy), AFM(Atomic Force Microscope), SEM(Scanning Electron Microscope), 광학 현미경 및 surface profiler)에 의해 제1 방향(예: Z 방향)으로 획득된 이미지(image)의 픽셀 개수에 기반하여 측정될 수 있다.
바디(110)의 제1 및 제2 면(S1, S2) 각각의 면적 대비 제1 및 제2 외부전극(131, 132) 각각의 면적이 클수록, 제1 및 제2 비아전극(141, 142)의 바디(110) 내에서의 배치 자유도는 높아질 수 있다. 예를 들어, 제1 및 제2 비아전극(141, 142)은 바디(110)의 체적 대비 정전용량이 높아지거나 등가직렬인덕턴스(equivalent series inductance, ESL)이 낮아지도록 적절히 결정된 위치에 배치될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)이 바디(110)의 1개 면의 서로 다른 위치에 형성되는 경우와 비교하여, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)를 흐르는 전반적인 전류의 경로에서의 XY평면 성분은 전반적으로 더 축소될 수 있으므로, 상기 전반적인 전류의 경로의 길이는 짧아질 수 있다. 이에 따라, 적층형 커패시터(100)의 ESL은 효율적으로 낮아질 수 있다.
만약, 제1 및 제2 외부전극(131, 132)이 바디(110)의 1개 면의 서로 다른 위치에 형성되는 경우, 제1 및 제2 외부전극(131, 132) 사이를 흐르는 전류는 바디(110)를 통해 감기는 방향으로 흐를 수 있으나, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)의 제1 및 제2 외부전극(131, 132) 사이를 흐르는 전류의 경로는 감기는 경로를 거의 포함하지 않을 수 있다. 전류의 감기는 경로는 ESL을 높이는 요인일 수 있으므로, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는 전류의 감기는 경로를 줄임으로써, ESL을 효율적으로 줄일 수 있다.
예를 들어, 제1 및 제2 비아전극(141, 142) 사이의 이격 거리(L2)는, 제1 및 제2 비아전극(141, 142)이 서로 마주보는 방향(예: X 방향)으로 바디(110)의 길이(L1)의 절반보다 짧을 수 있다. 여기서, 제1 및 제2 비아전극(141, 142)이 서로 마주보는 방향이 X 방향으로 한정되지 않는다. 예를 들어, 제1 및 제2 비아전극(141, 142)이 서로 마주보는 방향이 Y 방향일 경우, 제1 및 제2 비아전극(141, 142) 사이의 이격 거리(L2)는 바디(110)의 폭(W2)의 절반보다 짧을 수 있다. 예를 들어, 제1 및 제2 비아전극(141, 142)이 서로 마주보는 방향이 X 방향으로부터 XY평면에서 45도 회전된 방향일 경우, 제1 및 제2 비아전극(141, 142) 사이의 이격 거리(L2)는 바디(110)의 길이(L1)의 제곱과 폭(W2)의 제곱의 합의 제곱근의 절반보다 짧을 수 있다.
도 1 내지 도 5를 참조하면, 바디(110)는 제1 커버층(112), 제2 커버층(113), 제1 및 제2 사이드 마진층(114a) 및 제3 및 제4 사이드 마진층(114b) 중 적어도 하나를 포함할 수 있다.
제1 및 제2 사이드 마진층(114a)은 제2 방향(예: Y 방향)으로 용량 영역(116)이 사이에 위치하도록 배치될 수 있고, 제3 및 제4 사이드 마진층(114b)은 제3 방향(예: X 방향)으로 용량 영역(116)이 사이에 위치하도록 배치될 수 있다. 예를 들어, 제1 및 제2 사이드 마진층(114a)과 제3 및 제4 사이드 마진층(114b)은 적어도 하나의 유전체층(111)와 동일한 재료(예: 티탄산바륨(BaTiO3)계 세라믹 재료)나 다른 재료(예: 에폭시 수지와 같은 열경화성 수지)를 포함할 수 있다.
예를 들어, 제1 및 제2 사이드 마진층(114a)과 제3 및 제4 사이드 마진층(114b)은 MF(Margin Formation) 공법에 따라 용량 영역(116)에 대해 별도로 형성된 후에, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 제2 방향(예: Y 방향)과 제3 방향(예: X 방향)으로 노출되는 구조(110-114)에 대해 제2 방향(예: Y 방향)과 제3 방향(예: X 방향)으로 적층됨에 따라 형성될 수 있다. 여기서, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각은 제1 및 제2 사이드 마진층(114a)과 제3 및 제4 사이드 마진층(114b) 각각에 접촉할 수 있다. 예를 들어, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 노출은 용량 영역(116)이 큰 사이즈를 가지는 구조에서 XZ평면이나 YZ평면으로 절단됨에 따라 형성될 수 있다.
용량 영역(116)에서 형성된 정전용량이 제2 방향(예: Y 방향)이나 제3 방향(예; X 방향)으로 제공될 필요 없으므로, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는 제1 및 제2 사이드 마진층(114a) 각각의 두께(T1)와 제3 및 제4 사이드 마진층(114b) 각각의 두께(T2)가 얇더라도 신뢰성을 확보할 수 있다.
예를 들어, 제1 및 제2 사이드 마진층(114a) 각각의 두께(T1)는 0㎛ 초과 20㎛ 이하일 수 있거나, 제1 및 제2 커버층(112, 113) 각각의 두께(T3)보다 얇을 수 있다. 예를 들어, 제3 및 제4 사이드 마진층(114b) 각각의 두께(T2)는 0㎛ 초과 20㎛ 이하일 수 있거나, 제1 및 제2 커버층(112, 113) 각각의 두께(T3)보다 얇을 수 있다.
제1 및 제2 커버층(112, 113)은 제1 방향(예: Z 방향)으로 용량 영역(116)을 사이에 두도록 배치되고 각각 적어도 하나의 유전체층(111) 각각보다 더 두꺼울 수 있다. 제1 커버층(112)은 바디(110)의 제1 면(S1)을 제공할 수 있고, 제1 외부전극(131)과 용량 영역(116)의 사이에 배치될 수 있다. 제2 커버층(113)은 바디(110)의 제2 면(S2)을 제공할 수 있고, 제2 외부전극(132)과 용량 영역(116)의 사이에 배치될 수 있다. 예를 들어, 제1 및 제2 커버층(112, 113)은 적어도 하나의 유전체층(111)와 동일한 재료(예: 티탄산바륨(BaTiO3)계 세라믹 재료)나 다른 재료(예: 에폭시 수지와 같은 열경화성 수지)를 포함할 수 있다.
적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 가장자리(외부전극에 가까운 부분)와 비교하여, 제1 및 제2 커버층(112, 113)은 적어도 하나의 제1 내부전극(121)과 제2 외부전극(132) 간의 쇼트 가능성이나 적어도 하나의 제2 내부전극(122)과 제1 외부전극(131) 간의 쇼트 가능성이나 수분/이물질 침투 가능성의 고려 없이 형성될 수 있다. 또한, 제1 및 제2 외부전극(131, 132)은 함유될 수 있는 금속 재료에 기반하여 더 강한 강도를 가질 수 있으므로, 제1 및 제2 커버층(112, 113)의 강도 확보 부담을 줄일 수 있다. 따라서, 제1 및 제2 커버층(112, 113)은 얇게 형성될 수 있고, 바디(110)의 두께(T0) 대비 용량 영역(116)의 적층수는 효율적으로 확보될 수 있고, 바디(110)의 체적 대비 큰 정전용량은 확보될 수 있다.
예를 들어, 제1 커버층(112)은 제1 비아전극(141)이 배치되도록 형성되는 제1 관통홀(VH1)의 일부분을 제공할 수 있고, 제2 커버층(113)은 제2 비아전극(142)이 배치되도록 형성되는 제2 관통홀(VH2)의 일부분을 제공할 수 있다. 예를 들어, 제1 관통홀(VH1)은 바디(110)의 제1 면(S1)에서부터 -Z 방향으로 형성될 수 있고, 제2 관통홀(VH2)은 바디(110)의 제2 면(S2)에서부터 +Z 방향으로 형성될 수 있다.
예를 들어, 제1 및 제2 관통홀(VH1, VH2)은 드릴(drill)이나 레이저 조사에 의해 뚫려서 형성될 수 있다. 제1 및 제2 비아전극(141, 142)은 제1 및 제2 관통홀(VH1, VH2)의 적어도 일부분의 전도성 페이스트 충진이나 도금에 의해 형성될 수 있다. 적어도 하나의 제1 내부전극(121)은 제1 관통홀(VH1)에 대응되는 비교적 작은 구멍과 제2 관통홀(VH2)에 대응되는 비교적 큰 구멍을 가질 수 있고, 적어도 하나의 제2 내부전극(122)은 제1 관통홀(VH1)에 대응되는 비교적 큰 구멍과 제2 관통홀(VH2)에 대응되는 비교적 작은 구멍을 가질 수 있다. 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 비교적 큰 구멍은 제1 비아전극(141)이나 제2 비아전극(142)으로부터 이격되기 위한 구조일 수 있고, 비교적 작은 구멍은 제1 비아전극(141)이나 제2 비아전극(142)에 연결되기 위한 구조일 수 있다.
예를 들어, 바디(110)가 제공하는 비아전극의 개수는 제1 및 제2 비아전극(141, 142)을 포함하여 2개일 수 있다. 즉, 제1 및 제2 비아전극(141, 142) 각각의 개수는 바디(110) 전체에서 1개일 수 있다.
이에 따라, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각의 구멍 개수 및 구멍의 총 면적은 감소할 수 있으므로, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 제1 방향(예: Z 방향) 중첩 면적은 효율적으로 넓어질 수 있고, 바디(110)의 체적 대비 큰 정전용량은 확보될 수 있다. 또한, 제1 및 제2 비아전극(141, 142)의 지름도 효율적으로 확보될 수 있으므로, 제1 및 제2 비아전극(141, 142)의 내부전극이나 외부전극에 대한 연결성도 확보될 수 있고, 등가직렬저항(equivalent series resistance)도 감소될 수 있다.
예를 들어, 제1 비아전극(141)은 바디(110)의 제2 면(S2)으로 노출되지 않고, 제2 비아전극(142)은 바디(110)의 제1 면(S1)으로 노출되지 않을 수 있다. 즉, 제1 커버층(112)은 제2 비아전극(142)이 배치되는 공간을 제공하지 않을 수 있고, 제2 커버층(113)은 제1 비아전극(141)이 배치되는 공간을 제공하지 않을 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)의 적어도 일부분은 도금(예: 스퍼터링(sputtering)이나 CVD(Chemical Vapor Deposition))에 의해 형성된 도금층일 수 있고, 제1 및 제2 외부전극(131, 132)에서 제1 및 제2 비아전극(141, 142)에 접촉하는 부분은 도금층일 수 있다. 이에 따라, 제1 및 제2 외부전극(131, 132)의 두께(T4)는 효율적으로 얇아질 수 있다. 예를 들어, 제1 및 제2 외부전극(131, 132)을 디핑(dipping) 방식으로 형성하는 것에 비해, 제1 및 제2 외부전극(131, 132)의 두께(T4)는 절반 이하로 얇아질 수 있다. 예를 들어, 제1 및 제2 외부전극(131, 132)의 두께(T4)는 0㎛ 초과 10㎛ 이하일 수 있다. 제1 및 제2 외부전극(131, 132) 각각의 층 개수는 특별히 한정되지 않는다.
예를 들어, 제1 및 제2 외부전극(131, 132)의 형성 과정에서의 번짐을 고려하여, 제1 및 제2 외부전극(131, 132)은 바디(110)의 제1 면(S1) 및 제2 면(S2)보다 약간 작게 형성될 수 있다. 예를 들어, 제1 및 제2 외부전극(131, 132)은 용량 영역(116)의 길이보다 여유 길이(L3)만큼 작은 길이를 가질 수 있고, 용량 영역(116)의 폭보다 여유 폭(W3)만큼 작은 폭을 가질 수 있다. 이에 따라, 제1 및 제2 외부전극(131, 132)의 형성 과정과, 제1 및 제2 사이드 마진층(114a)이나 제3 및 제4 사이드 마진층(114b)의 형성 과정 간의 순서는 자유롭게 결정될 수 있다.
실험에 따르면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)의 바디(110)가 1608 사이즈일 경우, 바디(110) 체적 대비 용량 영역(116) 체적의 비율은 76.6%일 수 있고, 용량 영역(116)에서 형성된 정전용량을 제3 방향(예; X 방향)으로 제공하는 구조의 상기 비율은 59.1%일 수 있고, 상기 구조의 제1 및 제2 사이드 마진층(114a)가 MF 공법과 같이 별도로 형성되어 용량 영역(116)에 적층되는 구조가 아닐 경우의 상기 비율은 51.1%일 수 있다.
실험에 따르면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)의 바디(110)가 1005 사이즈일 경우, 바디(110) 체적 대비 용량 영역(116) 체적의 비율은 66.9%일 수 있고, 용량 영역(116)에서 형성된 정전용량을 제3 방향(예; X 방향)으로 제공하는 구조의 상기 비율은 44.8%일 수 있고, 상기 구조의 제1 및 제2 사이드 마진층(114a)가 MF 공법과 같이 별도로 형성되어 용량 영역(116)에 적층되는 구조가 아닐 경우의 상기 비율은 37.8%일 수 있다.
실험에 따르면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)의 바디(110)가 0603 사이즈일 경우, 바디(110) 체적 대비 용량 영역(116) 체적의 비율은 63.5%일 수 있고, 용량 영역(116)에서 형성된 정전용량을 제3 방향(예; X 방향)으로 제공하는 구조의 상기 비율은 35.2%일 수 있고, 상기 구조의 제1 및 제2 사이드 마진층(114a)가 MF 공법과 같이 별도로 형성되어 용량 영역(116)에 적층되는 구조가 아닐 경우의 상기 비율은 26.8%일 수 있다.
실험에 따르면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)의 바디(110)가 0402 사이즈일 경우, 바디(110) 체적 대비 용량 영역(116) 체적의 비율은 52.5%일 수 있고, 용량 영역(116)에서 형성된 정전용량을 제3 방향(예; X 방향)으로 제공하는 구조의 상기 비율은 25.0%일 수 있고, 상기 구조의 제1 및 제2 사이드 마진층(114a)가 MF 공법과 같이 별도로 형성되어 용량 영역(116)에 적층되는 구조가 아닐 경우의 상기 비율은 16.4%일 수 있다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터 내장 기판(200)은, 적층형 커패시터(100), 제1 절연층(210), 제1 도전성 패턴(221) 및 제2 도전성 패턴(222)을 포함할 수 있다.
예를 들어, 제1 절연층(210)은 인쇄회로기판의 코어(core) 절연층일 수 있으며, 캐비티(cavity)를 제공할 수 있다. 제1 도전성 패턴(221)은 제1 절연층(210)의 상면에서부터 상측으로 빌드업(build up)될 수 있고, 제2 도전성 패턴(222)은 제1 절연층(210)의 하면에서부터 하측으로 빌드업될 수 있다.
예를 들어, 제1 및 제2 도전성 패턴(221, 222) 중 적어도 하나는 제1 절연층(210)을 관통하는 기판 비아(225)에 전기적으로 연결될 수 있으므로, 제1 및 제2 도전성 패턴(221, 222)은 적층형 커패시터 내장 기판(200)의 상측 및 하측으로 각각 전기적으로 연결될 수 있을 뿐만 아니라, 적층형 커패시터 내장 기판(200)의 상측으로만 전기적으로 연결되거나 하측으로만 전기적으로 연결될 수도 있다.
제1 및 제2 솔더 레지스트층(241, 242)은 적층형 커패시터 내장 기판(200)의 최상측 및 최하측에 각각 배치될 수 있으며, 솔더 레지스트(solder resist)를 함유할 수 있다.
예를 들어, 제1 도전성 패턴(221)은 복수의 제1 도전성 패턴(221a, 221b, 221c, 221d)을 포함할 수 있고, 제2 도전성 패턴(222)은 복수의 제2 도전성 패턴(222a, 222b, 222c, 222d)을 포함할 수 있다. 복수의 제1 도전성 패턴(221a, 221b, 221c, 221d)은 제1 층간 비아(223)를 통해 연결될 수 있고, 복수의 제2 도전성 패턴(222a, 222b, 222c, 222d)은 제2 층간 비아(224)를 통해 연결될 수 있다.
적층형 커패시터(100)는 제1 절연층(210)의 캐비티 내에 배치될 수 있으며, 적층형 커패시터(100)의 제1 외부전극(131)은 제1 도전성 패턴(221)에 전기적으로 연결되고, 제2 외부전극(132)은 제2 도전성 패턴(222)에 전기적으로 연결될 수 있다.
적층형 커패시터 내장 기판(200)이 작아질수록, 제1 절연층(210)의 캐비티가 가질 수 있는 최대 체적도 작아질 수 있으며, 상기 최대 체적은 적층형 커패시터(100)이 내장되기 위한 크기 제한으로 작용할 수 있다. 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는 소형화되더라도 바디(110)의 체적 대비 큰 정전용량을 가질 수 있으므로, 적층형 커패시터 내장 기판(200)이 작아지더라도 적층형 커패시터 내장 기판(200)에 안정적으로 내장될 수 있다.
한편, 도 4에 도시된 W1, W2, W3, T0, T1, T3, T4는, 제1 비아전극(141)의 중심 또는 제2 비아전극(142)의 중심을 포함하는 YZ 평면이 노출되도록 적층형 커패시터(100)를 X 방향으로 연마하거나 YZ 평면으로 절단하여 노출되는 도 4의 A-A' 단면에서 측정될 수 있다. 도 5에 도시된 L0, L1, L2, L3, T2는, 제1 비아전극(141)의 중심 또는 제2 비아전극(142)의 중심을 포함하는 XZ 평면이 노출되도록 적층형 커패시터(100)를 Y 방향으로 연마하거나 XZ 평면으로 절단하여 노출되는 도 5의 B-B' 단면에서 측정될 수 있다. 측정 장비(예: TEM(Transmission Electron Microscopy), AFM(Atomic Force Microscope), SEM(Scanning Electron Microscope), 광학 현미경 및 surface profiler)는 A-A' 단면 또는 B-B' 단면의 이미지(image)를 얻을 수 있으며, 상기 이미지의 각 픽셀의 색상 및/또는 명도(Brightness)의 분류를 통해 각 구성요소들은 식별될 수 있다. W1, W2, W3는 A-A' 단면의 해당 구성요소들의 Z 좌표별 W1, W2, W3의 합에서 Z 좌표 개수를 나눈 값으로 평균화하여 계산될 수 있다. T0, T1, T3, T4는 A-A' 단면의 해당 구성요소들의 Y 좌표별 T0, T1, T3, T4의 합에서 Y 좌표 개수를 나눈 값으로 평균화하여 계산될 수 있다. L0, L1, L2, L3는 B-B' 단면의 해당 구성요소들의 Z 좌표별 L0, L1, L2, L3의 합에서 Z 좌표 개수를 나눈 값으로 평균화하여 계산될 수 있다. T2는 B-B' 단면의 해당 구성요소의 X 좌표별 T2의 합에서 X 좌표 개수를 나눈 값으로 평균화하여 계산될 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 바디(body)
111: 유전체층
112: 제1 커버층
113: 제2 커버층
114a: 제1 및 제2 사이드 마진층
114b: 제3 및 제4 사이드 마진층
121: 제1 내부전극
122: 제2 내부전극
131: 제1 외부전극
132: 제2 외부전극
141: 제1 비아전극
142: 제2 비아전극
200: 적층형 커패시터 내장 기판

Claims (15)

  1. 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및
    서로 이격되어 상기 바디의 서로 대향하는 제1 및 제2 면에 각각 배치된 제1 및 제2 외부전극; 을 포함하고,
    상기 바디는, 상기 적어도 하나의 제1 내부전극과 상기 제1 외부전극 사이를 상기 제1 방향으로 연결하는 제1 비아전극과, 상기 적어도 하나의 제2 내부전극과 상기 제2 외부전극 사이를 상기 제1 방향으로 연결하는 제2 비아전극을 더 포함하고,
    상기 제1 외부전극은 상기 바디의 제1 면의 절반을 초과하는 면적만큼 상기 제1 면을 커버하고,
    상기 제2 외부전극은 상기 바디의 제2 면의 절반을 초과하는 면적만큼 상기 제2 면을 커버하는 적층형 커패시터.
  2. 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 용량 영역을 포함하는 바디; 및
    서로 이격되어 상기 바디의 서로 대향하는 제1 및 제2 면에 각각 배치된 제1 및 제2 외부전극; 을 포함하고,
    상기 바디는, 상기 적어도 하나의 제1 내부전극과 상기 제1 외부전극 사이를 상기 제1 방향으로 연결하는 제1 비아전극과, 상기 적어도 하나의 제2 내부전극과 상기 제2 외부전극 사이를 상기 제1 방향으로 연결하는 제2 비아전극을 더 포함하고,
    상기 제1 외부전극은 상기 제2 비아전극에 상기 제1 방향으로 중첩되고,
    상기 제2 외부전극은 상기 제1 비아전극에 상기 제1 방향으로 중첩되는 적층형 커패시터.
  3. 제1항 또는 제2항에 있어서,
    상기 바디는, 상기 제1 방향에 수직인 제2 방향으로 서로 대향하는 제3 및 제4 면과, 상기 제1 및 제2 방향에 수직인 제3 방향으로 서로 대향하는 제5 및 제6 면을 더 가지고,
    상기 바디의 제1 방향의 두께는 상기 바디의 제2 방향의 폭보다 짧고 상기 바디의 제3 방향의 길이보다 짧은 적층형 커패시터.
  4. 제1항 또는 제2항에 있어서,
    상기 바디는, 상기 제1 방향에 수직인 제2 방향으로 서로 대향하는 제3 및 제4 면과, 상기 제1 및 제2 방향에 수직인 제3 방향으로 서로 대향하는 제5 및 제6 면을 더 가지고,
    상기 바디는, 상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 전기적으로 연결되는 경로를 상기 바디의 제3, 제4, 제5 및 제6 면을 통해 제공하지 않도록 구성된 적층형 커패시터.
  5. 제1항 또는 제2항에 있어서,
    상기 바디는, 상기 제1 방향에 수직인 제2 방향으로 서로 대향하는 제3 및 제4 면과, 상기 제1 및 제2 방향에 수직인 제3 방향으로 서로 대향하는 제5 및 제6 면을 더 가지고,
    상기 바디는, 상기 제2 방향으로 상기 용량 영역이 사이에 위치하도록 배치되는 제1 및 제2 사이드 마진층과, 상기 제3 방향으로 상기 용량 영역이 사이에 위치하도록 배치되는 제3 및 제4 사이드 마진층을 더 포함하는 적층형 커패시터.
  6. 제5항에 있어서,
    상기 제1, 제2, 제3 및 제4 사이드 마진층 각각은 상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극 각각에 접촉하는 적층형 커패시터.
  7. 제6항에 있어서,
    상기 제1, 제2, 제3 및 제4 사이드 마진층 각각의 두께는 0㎛ 초과 20㎛ 이하인 적층형 커패시터.
  8. 제5항에 있어서,
    상기 바디는, 상기 제1 외부전극과 상기 용량 영역의 사이에 배치된 제1 커버층과, 상기 제2 외부전극과 상기 용량 영역의 사이에 배치된 제2 커버층을 더 포함하고,
    상기 제1, 제2, 제3 및 제4 사이드 마진층 각각의 두께는 상기 제1 및 제2 커버층 각각의 두께보다 얇은 적층형 커패시터.
  9. 제8항에 있어서,
    상기 적어도 하나의 유전체층과, 상기 제1 및 제2 커버층과, 상기 제1, 제2, 제3 및 제4 사이드 마진층 각각은 티탄산바륨(BaTiO3)계 세라믹 재료를 함유하는 적층형 커패시터.
  10. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 외부전극에서 상기 제1 및 제2 비아전극에 접촉하는 부분은 도금층인 적층형 커패시터.
  11. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 외부전극 각각의 두께는 0㎛ 초과 10㎛ 이하인 적층형 커패시터.
  12. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 비아전극 사이의 이격 거리는, 상기 제1 및 제2 비아전극이 서로 마주보는 방향으로 상기 바디의 길이의 절반보다 짧은 적층형 커패시터.
  13. 제1항 또는 제2항에 있어서,
    상기 바디가 제공하는 비아전극의 개수는 상기 제1 및 제2 비아전극을 포함하여 2개인 적층형 커패시터.
  14. 제1항 또는 제2항에 있어서,
    상기 제1 비아전극은 상기 바디의 제2 면으로 노출되지 않고,
    상기 제2 비아전극은 상기 바디의 제1 면으로 노출되지 않는 적층형 커패시터.
  15. 캐비티(cavity)를 가지는 제1 절연층과, 상기 제1 절연층의 제1 면에 배치된 제1 도전성 패턴과, 상기 제1 절연층의 제2 면에 배치된 제2 도전성 패턴을 포함하는 기판; 및
    상기 캐비티에 배치되는 제1항 또는 제2항의 적층형 커패시터; 를 포함하고,
    상기 적층형 커패시터의 제1 외부전극은 상기 제1 도전성 패턴에 전기적으로 연결되고,
    상기 적층형 커패시터의 제2 외부전극은 상기 제2 도전성 패턴에 전기적으로 연결되는 적층형 커패시터 내장 기판.
KR1020220036566A 2022-03-24 2022-03-24 적층형 커패시터 및 그 내장 기판 KR20230138678A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220036566A KR20230138678A (ko) 2022-03-24 2022-03-24 적층형 커패시터 및 그 내장 기판
JP2022099629A JP2023143583A (ja) 2022-03-24 2022-06-21 積層型キャパシタ及びその内蔵基板
US17/851,542 US20230307179A1 (en) 2022-03-24 2022-06-28 Multilayer capacitor and board having the same embedded therein
CN202211106125.3A CN116844858A (zh) 2022-03-24 2022-09-09 多层电容器和其中嵌有多层电容器的板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220036566A KR20230138678A (ko) 2022-03-24 2022-03-24 적층형 커패시터 및 그 내장 기판

Publications (1)

Publication Number Publication Date
KR20230138678A true KR20230138678A (ko) 2023-10-05

Family

ID=88096448

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220036566A KR20230138678A (ko) 2022-03-24 2022-03-24 적층형 커패시터 및 그 내장 기판

Country Status (4)

Country Link
US (1) US20230307179A1 (ko)
JP (1) JP2023143583A (ko)
KR (1) KR20230138678A (ko)
CN (1) CN116844858A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190136678A (ko) 2018-05-31 2019-12-10 삼성전기주식회사 커패시터 부품

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190136678A (ko) 2018-05-31 2019-12-10 삼성전기주식회사 커패시터 부품

Also Published As

Publication number Publication date
CN116844858A (zh) 2023-10-03
JP2023143583A (ja) 2023-10-06
US20230307179A1 (en) 2023-09-28

Similar Documents

Publication Publication Date Title
US10361035B1 (en) Multilayer ceramic electronic component
KR101525676B1 (ko) 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판
US11017948B2 (en) Multilayer ceramic electronic component
KR102319596B1 (ko) 적층형 커패시터 및 그 실장 기판
KR101499715B1 (ko) 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
KR20140081283A (ko) 기판 내장용 적층 세라믹 전자부품 및 이의 제조방법, 기판 내장용 적층 세라믹 전자부품을 구비하는 인쇄회로기판
CN112185701B (zh) 多层陶瓷电容器
KR102586070B1 (ko) 적층 세라믹 전자부품
KR20190121205A (ko) 적층 세라믹 전자부품 및 그에 포함된 인터포저
JP2014216643A (ja) 積層セラミック電子部品及びその実装基板
KR101641574B1 (ko) 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판
KR101942723B1 (ko) 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
CN112397307A (zh) 多层陶瓷电容器
CN109427485B (zh) 多层陶瓷电容器及其制造方法
KR101477426B1 (ko) 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
KR101496816B1 (ko) 적층 세라믹 전자 부품 및 그 실장 기판
CN116417253A (zh) 多层电容器及制造多层电容器的方法
KR20190121168A (ko) 적층 세라믹 전자부품
KR102145316B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
JP2023079986A (ja) セラミック電子部品
JP7302859B2 (ja) キャパシタ部品
JP2022008696A (ja) 積層セラミック電子部品及びその実装基板
KR20230138678A (ko) 적층형 커패시터 및 그 내장 기판
KR101489816B1 (ko) 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
KR20190116138A (ko) 적층형 커패시터 및 그 실장 기판