KR101641574B1 - 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판 - Google Patents
기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판 Download PDFInfo
- Publication number
- KR101641574B1 KR101641574B1 KR1020140012189A KR20140012189A KR101641574B1 KR 101641574 B1 KR101641574 B1 KR 101641574B1 KR 1020140012189 A KR1020140012189 A KR 1020140012189A KR 20140012189 A KR20140012189 A KR 20140012189A KR 101641574 B1 KR101641574 B1 KR 101641574B1
- Authority
- KR
- South Korea
- Prior art keywords
- ceramic body
- conductor pattern
- thickness direction
- thickness
- end faces
- Prior art date
Links
- 239000000919 ceramic Substances 0.000 title claims abstract description 228
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000004020 conductor Substances 0.000 claims description 82
- 238000000034 method Methods 0.000 claims description 38
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 25
- 238000007747 plating Methods 0.000 claims description 22
- 239000010949 copper Substances 0.000 claims description 19
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 19
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 18
- 239000010931 gold Substances 0.000 claims description 12
- 229910052802 copper Inorganic materials 0.000 claims description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 10
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 9
- 229910052759 nickel Inorganic materials 0.000 claims description 9
- 229910052709 silver Inorganic materials 0.000 claims description 9
- 239000004332 silver Substances 0.000 claims description 9
- 238000010304 firing Methods 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 229910052763 palladium Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims description 5
- 238000003825 pressing Methods 0.000 claims description 4
- 238000005336 cracking Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 98
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 239000003985 ceramic capacitor Substances 0.000 description 13
- 239000000843 powder Substances 0.000 description 10
- 238000007598 dipping method Methods 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 230000032798 delamination Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 229910002113 barium titanate Inorganic materials 0.000 description 2
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000007646 gravure printing Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- -1 or the like Substances 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002270 dispersing agent Substances 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000004014 plasticizer Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/008—Selection of materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10015—Non-printed capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Materials Engineering (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
본 발명은 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판에 관한 것으로, 보다 상세하게는 외부의 배선을 비아 홀을 통해 연결시키기 위한 일정 길이 이상의 외부전극 밴드 면을 형성하면서도 외부전극의 두께를 낮추어 칩 전체에 있어서의 세라믹 본체의 두께를 향상시킴으로써 칩의 강도를 향상시키고, 깨짐 등의 파손 발생을 방지할 수 있는 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 이를 내장한 인쇄회로기판에 관한 것이다.
Description
본 발명은 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판에 관한 것이다.
전자회로가 고밀도화, 고집적화됨에 따라 인쇄회로 기판에 실장되는 수동 소자들의 실장 공간이 부족하게 되고, 이를 해결하기 위해 기판 속에 내장되는 부품, 즉 임베디드 소자(embedded device)를 구현하고자 하는 노력이 진행되고 있다. 특히, 용량성 부품으로 사용되는 적층 세라믹 전자부품을 기판 내부에 내장하는 방안이 다양하게 제시되고 있다.
기판 내에 적층 세라믹 전자부품을 내장하는 방법으로는, 기판 재료 자체를 적층 세라믹 전자부품용 유전체 재료로 사용하고 구리 배선 등을 적층 세라믹 전자부품용 전극으로 사용하는 방법이 있다. 또한, 기판 내장용 적층 세라믹 전자부품을 구현하기 위한 다른 방안으로서, 고유전율의 고분자 시트나 박막의 유전체를 기판 내부에 형성하여 기판 내장용 적층 세라믹 전자부품을 형성하는 방법 및 적층 세라믹 전자부품을 기판 내에 내장하는 방법 등이 있다.
일반적으로 적층 세라믹 전자부품은 세라믹 재질로 된 복수 개의 유전체층과 이 복수 개의 유전체층 사이에 삽입된 내부 전극을 구비한다. 이러한 적층 세라믹 전자부품을 기판 내부에 배치시킴으로써, 높은 정전용량을 갖는 기판 내장용 적층 세라믹 전자부품을 구현할 수 있다.
기판 내장용 적층 세라믹 전자부품은 기판에 임베딩한 후, 레이저를 이용하여 수지를 관통하여 적층 세라믹 전자부품의 외부 전극이 노출되도록 비아 홀을 형성하고, 상기 비아 홀을 구리 도금으로 채워 외부의 배선과 적층 세라믹 전자부품의 외부 전극이 서로 전기적으로 연결되도록 한다.
이때, 적층 세라믹 전자부품의 외부전극과 외부의 배선을 비아 홀을 통해 연결시키기 위해서는 일정 길이 이상의 외부전극 밴드 면을 형성할 필요성이 있다. 그러나 기존의 딥핑(dipping) 방식 등을 통해 일정 길이 이상의 외부전극 밴드 면을 형성하게 되면 외부전극의 두께가 두꺼워지게 되고, 외부전극의 두께가 두꺼워지는 만큼 충분한 두께의 세라믹 본체를 확보할 수 없었다. 기판 내장용 적층 세라믹 전자부품은 비내장형 적층 세라믹 전자부품에 비해 칩 전체의 두께가 얇기 때문에 외부전극의 밴드 면이 두껍게 형성되면 세라믹 본체의 두께가 너무 얇아져 칩의 강도가 약해지고 파손이 발생하는 문제점이 있었다.
또한, 적층 세라믹 전자부품의 세라믹 본체와 외부전극의 두께만큼 발생하는 단차가 커지게 되면 적층 세라믹 전자부품과 필름 사이의 공간이 커지기 때문에 디라미네이션의 발생 확률이 더 증가하게 된다. 따라서 이러한 디라미네이션을 줄이기 위해서도 외부 전극의 두께를 낮추는 것이 필요하다.
본 발명에 따른 일 실시형태의 목적은 외부의 배선을 비아 홀을 통해 연결시키기 위한 일정 길이 이상의 외부전극 밴드 면을 형성하면서도 외부전극의 두께를 낮추어 칩 전체에 있어서의 세라믹 본체의 두께를 향상시킨 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 일 실시형태는,
유전체층을 포함하며, 길이 방향의 양 단면, 폭 방향의 양 단면 및 두께 방향의 양 단면을 갖는 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 길이 방향의 양 단면으로 교대로 노출되도록 형성된 제 1 내부전극 및 제 2 내부전극; 상기 세라믹 본체의 두께 방향의 적어도 일 단면에 형성된 도체 패턴층; 및 상기 세라믹 본체의 길이 방향의 양 단면에 형성되고 상기 제1 내부전극과 전기적으로 연결되는 제 1 외부전극 및 상기 제 2 내부전극과 전기적으로 연결되는 제 2 외부전극; 을 포함하며, 상기 제 1 및 제 2 외부전극은 상기 세라믹 본체의 두께 방향의 일 단면에 형성된 도체 패턴층 상에 연장되어 형성되는 기판 내장용 적층 세라믹 전자부품을 제공한다.
상기 세라믹 본체의 두께는 외부전극을 포함하는 적층 세라믹 전자부품 전체 두께의 80 % 이상일 수 있다.
상기 외부전극을 포함하는 적층 세라믹 전자부품의 전체 두께는 110 ㎛ 이하일 수 있다.
상기 도체 패턴층은 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 및 납(Pb)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 도체 패턴층 상에 연장되어 상기 세라믹 본체의 두께 방향의 일 단면에 형성되는 제 1 및 제 2 외부전극의 두께를 tp라 하면, tp ≤ 20 ㎛ 일 수 있다.
상기 도체 패턴층은 상기 세라믹 본체의 두께 방향의 적어도 일 단면의 양 단부에 분할되어 형성될 수 있다.
상기 도체 패턴층 상에 연장되어 상기 세라믹 본체의 두께 방향의 일 단면에 형성된 제 1 및 제 2 외부전극의 밴드 면의 폭을 BW1 및 BW2라 하면, BW1 및 BW2 각각은 상기 세라믹 본체 길이의 35% 이상일 수 있다.
상기 도체 패턴층 및 상기 도체 패턴층 상에 연장되어 형성된 제 1 및 제 2 외부전극은 상기 세라믹 본체의 두께 방향의 일 단면에만 형성될 수 있다.
상기 세라믹 본체는 제 1 및 제 2 내부전극을 포함하여 용량이 형성되는 액티브층; 및 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층;을 포함하며, 상기 제 1 및 제 2 외부전극이 연장되어 형성된 상기 세라믹 본체의 일 단면 측의 커버층의 두께를 tc1, 제 1 및 제 2 외부전극이 연장되어 형성되지 않은 상기 세라믹 본체의 타 단면 측의 커버층의 두께를 tc2라 하면, tc1/tc2 는 1보다 작을 수 있다.
상기 도체 패턴층 상에 연장되어 형성되는 제 1 및 제 2 외부전극은 도금으로 형성될 수 있다.
또한, 본 발명의 다른 일 실시형태는 유전체층을 포함하며, 길이 방향의 양 단면, 폭 방향의 양 단면 및 두께 방향의 양 단면을 갖는 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 길이 방향의 양 단면으로 교대로 노출되도록 형성된 제 1 내부전극 및 제 2 내부전극; 상기 세라믹 본체의 두께 방향의 적어도 일 단면에 형성된 도체 패턴층; 및 상기 세라믹 본체의 길이 방향의 양 단면에 형성되고 상기 제1 내부전극과 전기적으로 연결되는 제 1 외부전극 및 상기 제 2 내부전극과 전기적으로 연결되는 제 2 외부전극; 을 포함하며, 상기 제 1 및 제 2 외부전극은 상기 세라믹 본체의 길이 방향의 양 단면에 형성되는 제 1 및 제 2 바탕전극 및 상기 제 1 및 제 2 바탕전극 상에 형성되는 도금층을 포함하고, 상기 도금층은 상기 세라믹 본체의 두께 방향의 일 단면에 형성된 도체 패턴층 상에 연장되어 형성되는 기판 내장용 적층 세라믹 전자부품을 제공한다.
또한, 본 발명의 또 다른 일 실시형태는 복수의 세라믹 시트를 마련하는 단계; 상기 각각의 세라믹 시트 상에 도전성 페이스트를 이용하여 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 세라믹 시트를 적층하여, 내부에 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성하는 단계; 상기 세라믹 본체를 압착 및 소성하는 단계; 상기 세라믹 본체의 두께 방향의 적어도 일 단면에 도전성 페이스트를 이용하여 도체 패턴을 형성하는 단계; 및 상기 세라믹 본체의 길이 방향의 양 단면에 노출되는 상기 제1 및 제2 내부 전극과 접촉되어 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며, 상기 제 1 및 제 2 외부전극은 상기 세라믹 본체의 두께 방향의 일 단면에 형성된 도체 패턴 상에 연장되도록 형성하는 기판 내장용 적층 세라믹 전자부품의 제조방법을 제공한다.
제 1 및 제 2 외부전극은 상기 세라믹 본체의 길이 방향의 양 단면에 제 1 및 제 2 바탕전극을 형성하고, 상기 제 1 및 제 2 바탕전극 및 도체 패턴 상에 도금층을 형성하는 단계로 형성될 수 있다.
상기 도체 패턴을 형성하는 도전성 페이스트는 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 및 납(Pb)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 도체 패턴을 형성하는 단계는, 일면에 도체 패턴이 형성된 시트를 상기 세라믹 본체의 두께 방향의 양 단면에 동일 방향으로 적층하는 단계; 및 상기 세라믹 본체의 두께 방향 일 단면의 최외곽에 형성된 시트만을 제거하여 도체 패턴을 노출시키는 단계;를 포함할 수 있다.
상기 도체 패턴은 상기 세라믹 본체의 두께 방향의 적어도 일 단면의 양 단부에 분할 형성할 수 있다.
또한, 본 발명의 또 다른 일 실시형태는 절연기판; 및 유전체층을 포함하며, 길이 방향의 양 단면, 폭 방향의 양 단면 및 두께 방향의 양 단면을 갖는 세라믹 본체, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 길이 방향의 양 단면으로 교대로 노출되도록 형성된 제 1 내부전극 및 제 2 내부전극, 상기 세라믹 본체의 두께 방향의 적어도 일 단면에 형성된 도체 패턴층및 상기 세라믹 본체의 길이 방향의 양 단면에 형성되고 상기 제1 내부전극과 전기적으로 연결되는 제 1 외부전극 및 상기 제 2 내부전극과 전기적으로 연결되는 제 2 외부전극을 포함하며, 상기 제 1 및 제 2 외부전극은 상기 세라믹 본체의 두께 방향의 일 단면에 형성된 도체 패턴층 상에 연장되어 형성되는 기판 내장용 적층 세라믹 전자부품;을 포함하는 적층 세라믹 전자부품 내장형 인쇄회로기판을 제공한다.
상기 세라믹 본체의 두께는 외부전극을 포함하는 적층 세라믹 전자부품 전체 두께의 80 % 이상일 수 있다.
상기 외부전극을 포함하는 적층 세라믹 전자부품의 전체 두께는 110 ㎛ 이하일 수 있다.
상기 도체 패턴층 상에 연장되어 상기 세라믹 본체의 두께 방향의 일 단면에 형성되는 제 1 및 제 2 외부전극의 두께를 tp라 하면, tp ≤ 20 ㎛ 일 수 있다.
상기 도체 패턴층 상에 연장되어 상기 세라믹 본체의 두께 방향의 일 단면에 형성된 제 1 및 제 2 외부전극의 밴드 면의 폭을 BW1 및 BW2라 하면, BW1 및 BW2 각각은 상기 세라믹 본체 길이의 35% 이상일 수 있다.
상기 도체 패턴층 및 상기 도체 패턴층 상에 연장되어 형성된 제 1 및 제 2 외부전극은 상기 세라믹 본체의 두께 방향의 일 단면에만 형성될 수 있다.
상기 세라믹 본체는 제 1 및 제 2 내부전극을 포함하여 용량이 형성되는 액티브층; 및 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층;을 포함하며, 상기 제 1 및 제 2 외부전극이 연장되어 형성된 상기 세라믹 본체의 일 단면 측의 커버층의 두께를 tc1, 제 1 및 제 2 외부전극이 연장되어 형성되지 않은 상기 세라믹 본체의 타 단면 측의 커버층의 두께를 tc2라 하면, tc1/tc2 는 1보다 작을 수 있다.
본 발명의 일 실시형태에 따르면 기판 내장용 적층 세라믹 전자부품에 있어서, 외부의 배선을 비아 홀을 통해 연결시키기 위한 일정 길이 이상의 외부전극 밴드 면을 형성하면서도 외부전극의 두께를 낮추어 칩 전체에 있어서의 세라믹 본체의 두께를 향상시킴으로써 칩의 강도를 향상시키고, 깨짐 등의 파손 발생을 방지할 수 있다.
또한, 외부전극의 두께만큼 발생하는 단차를 감소시킴으로써 기판 내부에 내장 시 디라미네이션의 발생 확률을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 외부전극을 제외하고 개략적으로 도시한 사시도이다.
도 3은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 나타내는 도 1의 X-X' 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 단면도이다.
도 6은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 단면도이다.
도 7은 본 발명의 일 실시형태에 따른 세라믹 본체 상에 도체 패턴을 형성하는 공정을 개략적으로 도시한 도면이다.
도 8은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 내장형 인쇄회로기판을 나타내는 단면도이다.
도 2는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 외부전극을 제외하고 개략적으로 도시한 사시도이다.
도 3은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 나타내는 도 1의 X-X' 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 단면도이다.
도 6은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 단면도이다.
도 7은 본 발명의 일 실시형태에 따른 세라믹 본체 상에 도체 패턴을 형성하는 공정을 개략적으로 도시한 도면이다.
도 8은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 내장형 인쇄회로기판을 나타내는 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
기판 내장용 적층 세라믹 전자부품
이하에서는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 설명하되, 특히 기판 내장용 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 나타내는 사시도이며, 도 2는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 외부전극을 제외하고 개략적으로 도시한 사시도이고, 도 3은 본 발명의 실시형태에 따른 기판 내장용 적층 세라믹 전자부품을 나타내는 도 1의 X-X' 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품(100)은, 세라믹 본체(10), 제 1 및 제 2 내부전극(21, 22), 도체 패턴층(31, 32) 및 제 1 및 제 2 외부전극(41, 42)를 포함한다.
세라믹 본체(10)는 길이 방향(L)의 양 단면, 폭 방향(W)의 양 단면 및 두께 방향(T)의 양 단면을 갖는 육면체로 형성될 수 있다. 이러한 세라믹 본체(10)는 복수의 유전체층(11)을 두께 방향(T)으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(10)의 형상, 치수 및 유전체층(11)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(10)를 형성하는 복수의 유전체층(11)은 소결된 상태로서, 인접하는 유전체층(11) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(11)은 그 두께를 적층 세라믹 전자부품(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 세라믹 분말에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
유전체층(11) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
제1 및 제2 내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 두께 방향(T)으로 적층되는 복수의 유전체층(11) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(11)의 적층 방향을 따라 세라믹 본체(10)의 길이 방향(L)의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(11)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(21, 22)은 세라믹 본체(10)의 양 단면을 통해 번갈아 노출되는 부분을 통해 세라믹 본체(10)의 길이 방향(L)의 양 단면에 형성된 제1 및 제2 외부 전극(41, 42)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(41, 42)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(21, 22) 사이에 전하가 축적되고, 이때 적층 세라믹 캐패시터(100)의 정전 용량은 제1 및 제2 내부 전극(21, 22)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(21, 22)의 폭은 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(10)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(21, 22)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도체 패턴 층(31, 32)은 세라믹 본체(10)의 두께 방향(T)의 적어도 일 단면상에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 소정의 두께로 형성될 수 있으며, 두께 방향(T)의 일 단면의 양 단부에 분할되어 각각 형성될 수 있다. 도체 패턴 층(31, 32)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 제 1 및 제 2 내부전극(21, 22)과 동일한 도전성 금속으로 형성될 수 있으나, 이에 제한되지 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금일 수 있다.
종래의 외부 전극 형성 방법은 세라믹 본체(10)를 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법이 주로 사용되었다. 이때, 기판 내장용 적층 세라믹 커패시터는 외부전극과 외부의 배선을 비아 홀을 통해 연결시키기 위해서 일정 길이 이상의 외부전극 밴드 면을 형성할 필요성이 있는데, 종래의 딥핑(dipping) 방법은 페이스트의 계면 장력에 의해 좌우 양측의 밴드 면이 두껍게 도포된다.
이에 본 발명의 일 실시형태는 세라믹 본체(10)의 두께 방향(T)의 단면 상에 도체 패턴 층(31, 32)을 형성함에 따라 상기 도체 패턴 층(31, 32) 상에 일정 길이 이상의 외부전극(41, 42) 밴드 면을 도금으로 평탄하면서도 보다 얇은 두께로 형성할 수 있다.
외부전극(41, 42)의 밴드 면의 폭(BW1, BW2)은, BW1 및 BW2 각각이 세라믹 본체(10) 길이의 35% 이상일 수 있다. 밴드 면의 폭(BW1, BW2)이 세라믹 본체(10) 길이의 35% 미만일 경우 외부 배선과의 연결을 위한 비아 가공 시 불량 발생 확률이 커지는 문제점이 있다.
도체 패턴 층(31, 32) 상에 연장되어 상기 세라믹 본체(10)의 두께 방향(T)의 일 단면에 형성되는 외부전극(41, 42) 밴드 면의 두께를 tp라 하면, tp ≤ 20 ㎛ 일 수 있다. tp가 20 ㎛를 초과할 경우 외부전극 밴드 면의 두께가 두꺼워진 만큼 세라믹 본체의 두께가 얇아져 칩의 강도가 약해질 수 있다. 특히, 기판 내장용 적층 세라믹 전자부품은 비내장형 적층 세라믹 전자부품에 비해 칩 전체의 두께가 얇기 때문에 파손 등을 방지할 수 있는 칩 강도를 나타낼 수 있도록 세라믹 본체 두께를 확보하는 것이 중요하다.
다만, 외부전극 밴드 면의 두께(tp)가 너무 얇아질 경우 비아 가공 시 불량 발생의 가능성이 커지며, 도금액이 세라믹 본체에 침투하는 등의 문제가 발생할 수 있으므로 보다 바람직하게는 5㎛ ≤ tp ≤ 20 ㎛ 일 수 있다.
외부전극(41, 42)을 포함하는 기판 내장용 적층 세라믹 커패시터(100)의 전체 두께(tm)는 110 ㎛ 이하일 수 있으며, 적층 세라믹 커패시터(100)의 전체 두께(tm)가 110 ㎛ 이하로 제작함으로써, 기판 내장용 적층 세라믹 커패시터로 적합할 수 있다.
이때, 세라믹 본체(10)의 두께(ts)는 외부전극(41, 42)을 포함하는 적층 세라믹 커패시터 전체 두께(tm)의 80 % 이상일 수 있다. 세라믹 본체(10)의 두께(ts)가 적층 세라믹 커패시터 전체 두께(tm)의 80 % 미만일 경우 칩의 강도가 약해져 파손 등의 불량이 발생할 수 있다.
제 1 및 제 2 외부전극(41, 42)은 세라믹 본체(10)의 길이 방향(L)의 양 단면에 형성될 수 있으며, 상기 세라믹 본체(10)의 두께 방향(T)의 일 단면에 형성된 도체 패턴층(31, 32) 상에 연장되어 밴드 면을 형성할 수 있다. 제 1 및 제 2 외부전극(41, 42)은 제 1 및 제 2 내부전극(21, 22)과 동일한 도전성 금속으로 형성될 수 있으나, 이에 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등의 단독 또는 이들의 합금일 수 있다.
도체 패턴층(31, 32) 상에 형성되는 제 1 및 제 2 외부전극(41, 42) 밴드 면는 도체 패턴층(31, 32)을 시드(seed)층으로 하여 도금으로 형성될 수 있으며, 세라믹 본체(10)의 길이 방향(L) 양 단면에 형성되는 제 1 및 제 2 외부전극(41, 42) 머리 면은 딥핑(dipping) 방법, 도금법 등 특별히 제한되지 않는다.
도 4는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 커패시터의 단면도이다.
도 4를 참조하면, 상기 제 1 및 제 2 내부전극(21, 22)과 전기적으로 연결되는 세라믹 본체(10) 길이 방향(L)의 양 단면에 형성된 제 1 및 제 2 외부전극(41, 42)은 제 1 및 제 2 바탕전극(41a, 42a) 및 상기 제 1 및 제 2 바탕전극(41a, 42a) 상에 형성되는 도금층(41b, 42b)을 포함할 수 있으며, 세라믹 본체(10) 두께 방향(T)의 일 단면에 형성된 도체 패턴층(31, 32) 상에 상기 도금층(41b, 42b)이 연장되어 형성될 수 있다.
상기 제 1 및 제 2 바탕전극(41a, 42a) 형성 방법은 특별히 제한되지 않으며, 예를 들어, 도전성 금속을 포함하는 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다. 제 1 및 제 2 바탕전극(41a, 42a) 및 도체 패턴층(31, 32)을 시드(seed) 층으로 하여 제 1 및 제 2 외부전극 머리 면 및 밴드 면을 도금으로 형성할 수 있다.
본 발명의 다른 일 실시형태에 따른 기판 내장용 적층 세라믹 커패시터의 단면도를 도시하고 있는 도 5를 참조하면, 도체 패턴층(31, 32) 상에 형성되는 제 1 및 제 2 외부전극 밴드 면은 상기 세라믹 본체(10)의 두께 방향(T)의 일 단면에만 형성될 수 있다.
기존의 딥핑(dipping) 방법과 달리 도체 패턴층(31, 32)을 세라믹 본체(10)의 두께 방향(T) 일 단면에만 형성하고, 도금으로 두께 방향(T) 일 단면에만 외부전극 밴드 면을 형성할 수 있고, 두께 방향(T)의 타 단면에 외부전극 밴드 면이 형성되지 않은 만큼 세라믹 본체(10)의 두께를 더 두껍게 형성할 수 있어 칩 강도를 향상시킬 수 있다.
본 발명의 또 다른 일 실시형태에 따른 기판 내장용 적층 세라믹 커패시터의 단면도를 도시하고 있는 도 6을 참조하면, 세라믹 본체(10)는 커패시터의 용량 형성에 기여하는 부분인 액티브층(A)과, 상기 액티브층(A)의 상부 및 하부에 각각 형성되어 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(21, 22)의 손상을 방지하는 상부 및 하부 커버층(C)을 포함할 수 있다.
상기 액티브층(A)은 유전체층(11)을 사이에 두고 복수의 제1 및 제2 내부 전극(21, 22)을 반복적으로 적층하여 형성될 수 있다. 상기 상부 및 하부 커버층(C)은 내부 전극을 포함하지 않는 것을 제외하고는 액티브층(A)과 동일한 재질 및 구성을 가질 수 있다.
제 1 및 제 2 외부전극(41, 42) 밴드 면이 도체 패턴층(31, 32) 상에 연장되어 형성된 상기 세라믹 본체(10)의 일 단면 측의 커버층의 두께를 tc1, 제 1 및 제 2 외부전극(41, 42) 밴드 면이 형성되지 않은 상기 세라믹 본체(10)의 타 단면 측의 커버층의 두께를 tc2라 하면, tc1/tc2 는 1보다 작을 수 있다.
외부전극(41, 42) 밴드 면이 형성된 단면 측의 커버층의 두께를 작게 형성함에 따라 상기 기판 내장용 적층 세라믹 커패시터 내부의 전류 경로를 단축하여 등가직렬 인덕턴스(ESL)를 저감할 수 있다.
기판 내장용 적층 세라믹 전자부품의 제조방법
본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 금속 분말을 포함하는 도전성 페이스트를 마련할 수 있다. 상기 도전성 금속 분말은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 합금일 수 있으며, 입자 평균 크기가 0.1 내지 0.2 ㎛일 수 있고, 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성하여 세라믹 본체를 제작할 수 있다.
다음으로, 상기 세라믹 본체의 두께 방향의 적어도 일 단면에 도전성 페이스트를 이용하여 도체 패턴을 형성할 수 있다. 도체 패턴을 형성하는 상기 도전성 페이스트에 포함되는 도전성 금속 분말은 내부전극과 동일한 도전성 금속일 수 있으나, 이에 제한되지 않으며, 예를 들어, 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금일 수 있다.
상기 도전성 페이스트를 이용하여 인쇄 공법 등으로 세라믹 본체의 두께 방향(T)의 일 단면의 양 단부에 분할 형성할 수 있다. 도체 패턴을 형성하는 방법은 예를 들어, 스크린 인쇄법 또는 그라비아 인쇄법 등의 방법으로 수행할 수 있으며, 이에 제한되는 것은 아니다.
도 7은 본 발명의 일 실시형태에 따른 세라믹 본체 상에 도체 패턴을 형성하는 공정을 개략적으로 도시한 도면이다.
도 7을 참조하면, 일면에 도체 패턴(31, 32)이 형성된 시트(35)를 세라믹 본체(10)의 두께 방향(T)의 양 단면에 동일 방향으로 적층하고, 상기 세라믹 본체(10)의 두께 방향(T) 일 단면의 최외곽에 형성된 시트(35)만을 제거하여 도체 패턴(31, 32)을 노출시킬 수 있다.
세라믹 본체의 두께 방향(T) 일 단면에만 도체 패턴을 형성할 때에는 세라믹 본체의 두께 방향(T) 일 단면에만 상기 도체 패턴(31, 32)이 형성된 시트(35)를 도체 패턴(31, 32)이 최외곽부를 향하도록 적층하고, 시트(35)를 제거하는 공정은 생략할 수 있다.
다음으로, 상기 세라믹 본체의 길이 방향의 양 단면에 노출되는 상기 내부 전극과 접촉되어 전기적으로 연결되도록 외부 전극을 형성할 수 있다. 외부전극은 내부전극과 동일한 도전성 금속으로 형성될 수 있으나, 이에 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등의 단독 또는 이들의 합금일 수 있다.
도체 패턴층 상에 형성되는 외부전극 밴드 면은 도체 패턴층을 시드(seed)층으로 하여 도금으로 형성될 수 있으며, 세라믹 본체의 길이 방향(L) 양 단면에 형성되는 외부전극 머리 면은 딥핑(dipping) 방법, 도금법 등 특별히 제한되지 않는다.
상기 내부전극과 전기적으로 연결되는 세라믹 본체 길이 방향(L)의 양 단면에 형성된 제 1 및 제 2 외부전극은 제 1 및 제 2 바탕전극을 형성하고, 상기 제 1 및 제 2 바탕전극 상에 형성되는 도금으로 도금층을 형성할 수 있으며, 세라믹 본체 두께 방향(T)의 일 단면에 형성된 도체 패턴층 상에 도금으로 상기 도금층이 연장되도록 형성할 수 있다.
상기 제 1 및 제 2 바탕전극 형성 방법은 특별히 제한되지 않으며, 예를 들어, 도전성 금속을 포함하는 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다. 제 1 및 제 2 바탕전극 및 도체 패턴층을 시드(seed) 층으로 하여 제 1 및 제 2 외부전극 머리 면 및 밴드 면을 도금으로 형성할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
적층 세라믹 전자부품 내장형 인쇄회로기판
도 8은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 내장형 인쇄회로기판을 나타내는 단면도이다.
도 8을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 내장형 인쇄회로기판은 절연층(120) 내부에 내장된 상기 기판 내장용 적층 세라믹 전자부품을 포함할 수 있다.
상기 인쇄회로기판은 절연층(120)이 포함된 구조로 이루어지며, 필요에 따라 도 8에 예시된 바와 같이 다양한 형태의 층간 회로를 구성하는 도전성 패턴(130), 도전성 비아홀(140) 및 솔더 레지스트(110)을 포함할 수 있다.
상기 기판 내장용 적층 세라믹 전자부품은 유전체층(11)을 포함하며, 길이 방향(L)의 양 단면, 폭 방향(W)의 양 단면 및 두께 방향(T)의 양 단면을 갖는 세라믹 본체(10), 상기 유전체층(11)을 사이에 두고 상기 세라믹 본체(10)의 길이 방향(L)의 양 단면으로 교대로 노출되도록 형성된 제 1 및 제 2 내부전극(21, 22), 상기 세라믹 본체(10)의 두께 방향(T)의 적어도 일 단면에 형성된 도체 패턴층(31, 32) 및 상기 세라믹 본체(10)의 길이 방향(L)의 양 단면에 형성되고 상기 제1 내부전극(21)과 전기적으로 연결되는 제 1 외부전극(41) 및 상기 제 2 내부전극(22)과 전기적으로 연결되는 제 2 외부전극(42)을 포함하며, 상기 제 1 및 제 2 외부전극(41, 42)은 상기 세라믹 본체(10)의 두께 방향(T)의 일 단면에 형성된 도체 패턴층(31, 32) 상에 연장되어 형성될 수 있다.
상기 기판 내장용 적층 세라믹 전자부품은 세라믹 본체(10)의 두께 방향(T)의 단면 상에 도체 패턴 층(31, 32)을 형성함에 따라 상기 도체 패턴 층(31, 32) 상에 일정 길이 이상의 외부전극(41, 42) 밴드 면을 도금으로 평탄하면서도 보다 얇은 두께로 형성할 수 있다. 따라서 외부전극과 세라믹 본체의 단차를 줄이고 디라미네이션의 발생을 방지할 수 있다.
또한, 세라믹 본체(10)의 두께 방향(T)의 단면 상에 도체 패턴 층(31, 32)을 형성하고, 도금으로 외부전극(41, 42) 밴드 면을 형성함에 따라 외부전극(41, 42)의 밴드 면의 폭(BW1, BW2)은, BW1 및 BW2 각각이 세라믹 본체(10) 길이의 35% 이상일 수 있다. 밴드 면의 폭(BW1, BW2)이 세라믹 본체(10) 길이의 35% 미만일 경우 외부 배선과의 연결을 위한 비아 가공 시 불량 발생 확률이 커지는 문제점이 있다.
또한, 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자 부품은 외부전극(41, 42) 밴드 면이 형성된 단면 측의 커버층의 두께를 작게 형성함에 따라 상기 기판 내장용 적층 세라믹 커패시터 내부의 전류 경로를 단축하여 등가직렬 인덕턴스(ESL)를 저감할 수 있다.
그 외의 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 내장형 인쇄회로기판의 특징과 동일하므로 여기서는 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 커패시터 110 : 솔더 레지스트
11 : 유전체층 120 : 절연층
21, 22 : 제 1 및 제 2 내부전극 130 : 도전성 패턴
31, 32 : 도체 패턴층 140 : 도전성 비아홀
41, 42 : 제 1 및 제 2 외부전극
41a, 42a : 제 1 및 제 2 바탕전극
41b, 42b : 도금층
35 : 시트
11 : 유전체층 120 : 절연층
21, 22 : 제 1 및 제 2 내부전극 130 : 도전성 패턴
31, 32 : 도체 패턴층 140 : 도전성 비아홀
41, 42 : 제 1 및 제 2 외부전극
41a, 42a : 제 1 및 제 2 바탕전극
41b, 42b : 도금층
35 : 시트
Claims (23)
- 유전체층을 포함하며, 길이 방향의 양 단면, 폭 방향의 양 단면 및 두께 방향의 양 단면을 갖는 세라믹 본체;
상기 유전체층을 사이에 두고 상기 세라믹 본체의 길이 방향의 양 단면으로 교대로 노출되도록 형성된 제 1 내부전극 및 제 2 내부전극;
상기 세라믹 본체의 두께 방향의 적어도 일 단면에 형성된 도체 패턴층; 및
상기 세라믹 본체의 길이 방향의 양 단면에 형성되어 상기 길이 방향의 양 단면과 직접 접촉하는 영역을 갖고 상기 제1 내부전극과 전기적으로 연결되는 제 1 외부전극 및 상기 제 2 내부전극과 전기적으로 연결되는 제 2 외부전극; 을 포함하며,
상기 제 1 및 제 2 외부전극은 상기 세라믹 본체의 두께 방향의 일 단면에 형성된 도체 패턴층 상에 연장되어 형성되며,
상기 도체 패턴층은 상기 두께 방향의 일 단면에서 상기 도체 패턴층이 형성되지 아니한 영역으로부터 돌출된 형상을 갖는 기판 내장용 적층 세라믹 전자부품.
- 제 1항에 있어서,
상기 세라믹 본체의 두께는 외부전극을 포함하는 적층 세라믹 전자부품 전체 두께의 80 % 이상인 기판 내장용 적층 세라믹 전자부품.
- 제 1항에 있어서,
상기 외부전극을 포함하는 적층 세라믹 전자부품의 전체 두께는 110 ㎛ 이하인 기판 내장용 적층 세라믹 전자부품.
- 제 1항에 있어서,
상기 도체 패턴층은 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 및 납(Pb)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 기판 내장용 적층 세라믹 전자부품.
- 제 1항에 있어서,
상기 도체 패턴층 상에 연장되어 상기 세라믹 본체의 두께 방향의 일 단면에 형성되는 제 1 및 제 2 외부전극의 두께를 tp라 하면, tp ≤ 20 ㎛ 인 기판 내장용 적층 세라믹 전자부품.
- 제 1항에 있어서,
상기 도체 패턴층은 상기 세라믹 본체의 두께 방향의 적어도 일 단면의 양 단부에 분할되어 형성된 기판 내장용 적층 세라믹 전자부품.
- 제 1항에 있어서,
상기 도체 패턴층 상에 연장되어 상기 세라믹 본체의 두께 방향의 일 단면에 형성된 제 1 및 제 2 외부전극의 밴드 면의 폭을 BW1 및 BW2라 하면, BW1 및 BW2 각각은 상기 세라믹 본체 길이의 35% 이상인 기판 내장용 적층 세라믹 전자부품.
- 제 1항에 있어서,
상기 도체 패턴층 및 상기 도체 패턴층 상에 연장되어 형성된 제 1 및 제 2 외부전극은 상기 세라믹 본체의 두께 방향의 일 단면에만 형성되는 기판 내장용 적층 세라믹 전자부품.
- 제 1항에 있어서,
상기 세라믹 본체는 제 1 및 제 2 내부전극을 포함하여 용량이 형성되는 액티브층; 및
상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층;을 포함하며,
상기 제 1 및 제 2 외부전극이 연장되어 형성된 상기 세라믹 본체의 일 단면 측의 커버층의 두께를 tc1, 제 1 및 제 2 외부전극이 연장되어 형성되지 않은 상기 세라믹 본체의 타 단면 측의 커버층의 두께를 tc2라 하면, tc1/tc2 는 1보다 작은 기판 내장용 적층 세라믹 전자부품.
- 제 1항에 있어서,
상기 도체 패턴층 상에 연장되어 형성되는 제 1 및 제 2 외부전극은 도금으로 형성된 기판 내장용 적층 세라믹 전자부품.
- 유전체층을 포함하며, 길이 방향의 양 단면, 폭 방향의 양 단면 및 두께 방향의 양 단면을 갖는 세라믹 본체;
상기 유전체층을 사이에 두고 상기 세라믹 본체의 길이 방향의 양 단면으로 교대로 노출되도록 형성된 제 1 내부전극 및 제 2 내부전극;
상기 세라믹 본체의 두께 방향의 적어도 일 단면에 형성된 도체 패턴층; 및
상기 세라믹 본체의 길이 방향의 양 단면에 형성되어 상기 길이 방향의 양 단면과 직접 접촉하는 영역을 갖고 상기 제1 내부전극과 전기적으로 연결되는 제 1 외부전극 및 상기 제 2 내부전극과 전기적으로 연결되는 제 2 외부전극; 을 포함하며,
상기 제 1 및 제 2 외부전극은 상기 세라믹 본체의 길이 방향의 양 단면에 형성되는 제 1 및 제 2 바탕전극 및 상기 제 1 및 제 2 바탕전극 상에 형성되는 도금층을 포함하고, 상기 도금층은 상기 세라믹 본체의 두께 방향의 일 단면에 형성된 도체 패턴층 상에 연장되어 형성되며,
상기 도체 패턴층은 상기 두께 방향의 일 단면에서 상기 도체 패턴층이 형성되지 아니한 영역으로부터 돌출된 형상을 갖는 기판 내장용 적층 세라믹 전자부품.
- 복수의 세라믹 시트를 마련하는 단계;
상기 각각의 세라믹 시트 상에 도전성 페이스트를 이용하여 내부전극 패턴을 형성하는 단계;
상기 내부전극 패턴이 형성된 세라믹 시트를 적층하여, 내부에 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;
상기 세라믹 본체를 압착 및 소성하는 단계;
상기 세라믹 본체를 압착 및 소성한 후 상기 세라믹 본체의 두께 방향의 적어도 일 단면에 도전성 페이스트를 이용하여 도체 패턴을 형성하는 단계;
상기 세라믹 본체의 길이 방향의 양 단면에 노출되는 상기 제1 및 제2 내부 전극과 접촉되어 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며,
상기 제 1 및 제 2 외부전극은 상기 세라믹 본체의 두께 방향의 일 단면에 형성된 도체 패턴 상에 연장되도록 형성하는 기판 내장용 적층 세라믹 전자부품의 제조방법.
- 제 12항에 있어서,
제 1 및 제 2 외부전극은 상기 세라믹 본체의 길이 방향의 양 단면에 제 1 및 제 2 바탕전극을 형성하고, 상기 제 1 및 제 2 바탕전극 및 도체 패턴 상에 도금층을 형성하는 단계로 형성되는 기판 내장용 적층 세라믹 전자부품의 제조방법.
- 제 12항에 있어서,
상기 도체 패턴을 형성하는 도전성 페이스트는 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 및 납(Pb)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 기판 내장용 적층 세라믹 전자부품의 제조방법.
- 제 12항에 있어서,
상기 도체 패턴을 형성하는 단계는,
일면에 도체 패턴이 형성된 시트를 상기 세라믹 본체의 두께 방향의 양 단면에 동일 방향으로 적층하는 단계; 및
상기 세라믹 본체의 두께 방향 일 단면의 최외곽에 형성된 시트만을 제거하여 도체 패턴을 노출시키는 단계;를 포함하는 기판 내장용 적층 세라믹 전자부품의 제조방법.
- 제 12항에 있어서,
상기 도체 패턴은 상기 세라믹 본체의 두께 방향의 적어도 일 단면의 양 단부에 분할 형성하는 기판 내장용 적층 세라믹 전자부품의 제조방법.
- 절연기판; 및
유전체층을 포함하며, 길이 방향의 양 단면, 폭 방향의 양 단면 및 두께 방향의 양 단면을 갖는 세라믹 본체, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 길이 방향의 양 단면으로 교대로 노출되도록 형성된 제 1 내부전극 및 제 2 내부전극, 상기 세라믹 본체의 두께 방향의 적어도 일 단면에 형성된 도체 패턴층 및 상기 세라믹 본체의 길이 방향의 양 단면에 형성되어 상기 길이 방향의 양 단면과 직접 접촉하는 영역을 갖고 상기 제1 내부전극과 전기적으로 연결되는 제 1 외부전극 및 상기 제 2 내부전극과 전기적으로 연결되는 제 2 외부전극을 포함하며, 상기 제 1 및 제 2 외부전극은 상기 세라믹 본체의 두께 방향의 일 단면에 형성된 도체 패턴층 상에 연장되어 형성되며, 상기 도체 패턴층은 상기 두께 방향의 일 단면에서 상기 도체 패턴층이 형성되지 아니한 영역으로부터 돌출된 형상을 갖는 기판 내장용 적층 세라믹 전자부품;
을 포함하는 적층 세라믹 전자부품 내장형 인쇄회로기판.
- 제 17항에 있어서,
상기 세라믹 본체의 두께는 외부전극을 포함하는 적층 세라믹 전자부품 전체 두께의 80 % 이상인 적층 세라믹 전자부품 내장형 인쇄회로기판.
- 제 17항에 있어서,
상기 외부전극을 포함하는 적층 세라믹 전자부품의 전체 두께는 110 ㎛ 이하인 적층 세라믹 전자부품 내장형 인쇄회로기판.
- 제 17항에 있어서,
상기 도체 패턴층 상에 연장되어 상기 세라믹 본체의 두께 방향의 일 단면에 형성되는 제 1 및 제 2 외부전극의 두께를 tp라 하면, tp ≤ 20 ㎛ 인 적층 세라믹전자부품 내장형 인쇄회로기판.
- 제 17항에 있어서,
상기 도체 패턴층 상에 연장되어 상기 세라믹 본체의 두께 방향의 일 단면에 형성된 제 1 및 제 2 외부전극 밴드 면의 폭을 BW1 및 BW2라 하면, BW1 및 BW2 각각은 상기 세라믹 본체 길이의 35% 이상인 적층 세라믹 전자부품 내장형 인쇄회로기판.
- 제 17항에 있어서,
상기 도체 패턴층 및 상기 도체 패턴층 상에 연장되어 형성된 제 1 및 제 2 외부전극은 상기 세라믹 본체의 두께 방향의 일 단면에만 형성되는 적층 세라믹 전자부품 내장형 인쇄회로기판.
- 제 17항에 있어서,
상기 세라믹 본체는 제 1 및 제 2 내부전극을 포함하여 용량이 형성되는 액티브층; 및
상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층;을 포함하며,
상기 제 1 및 제 2 외부전극이 연장되어 형성된 상기 세라믹 본체의 일 단면 측의 커버층의 두께를 tc1, 제 1 및 제 2 외부전극이 연장되어 형성되지 않은 상기 세라믹 본체의 타 단면 측의 커버층의 두께를 tc2라 하면, tc1/tc2 는 1보다 작은 적층 세라믹 전자부품 내장형 인쇄회로기판.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140012189A KR101641574B1 (ko) | 2014-02-03 | 2014-02-03 | 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판 |
| US14/266,091 US20150223340A1 (en) | 2014-02-03 | 2014-04-30 | Multilayer ceramic electronic component to be embedded in board, manufacturing method thereof, and printed circuit board having multilayer ceramic electronic component |
| CN201410448857.XA CN104821231A (zh) | 2014-02-03 | 2014-09-04 | 待嵌入板中的多层陶瓷电子元件及其制造方法以及具有多层陶瓷电子元件的印刷电路板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140012189A KR101641574B1 (ko) | 2014-02-03 | 2014-02-03 | 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150091677A KR20150091677A (ko) | 2015-08-12 |
| KR101641574B1 true KR101641574B1 (ko) | 2016-07-22 |
Family
ID=53731498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140012189A KR101641574B1 (ko) | 2014-02-03 | 2014-02-03 | 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20150223340A1 (ko) |
| KR (1) | KR101641574B1 (ko) |
| CN (1) | CN104821231A (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101813368B1 (ko) * | 2016-04-05 | 2017-12-28 | 삼성전기주식회사 | 적층 세라믹 전자부품 및 그 제조방법 |
| US10957488B2 (en) * | 2018-04-20 | 2021-03-23 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic electronic component |
| KR102029598B1 (ko) * | 2018-09-06 | 2019-10-08 | 삼성전기주식회사 | 세라믹 전자 부품 |
| US11783998B2 (en) * | 2018-11-14 | 2023-10-10 | Qorvo Us, Inc. | Process for making laminate substrate with sintered components |
| KR20210089860A (ko) * | 2020-01-09 | 2021-07-19 | 삼성전기주식회사 | 적층 세라믹 전자부품 및 이의 제조 방법 |
| KR20230103631A (ko) * | 2021-12-31 | 2023-07-07 | 삼성전기주식회사 | 적층형 전자 부품 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332437A (ja) | 2000-05-19 | 2001-11-30 | Ibiden Co Ltd | コンデンサおよび多層プリント配線板 |
| JP2012253245A (ja) * | 2011-06-03 | 2012-12-20 | Tdk Corp | 積層電子部品及び積層電子部品の製造方法 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3064556B2 (ja) * | 1991-09-24 | 2000-07-12 | 株式会社村田製作所 | チップ型電子部品 |
| JPH11111556A (ja) * | 1997-10-01 | 1999-04-23 | Tdk Corp | 表面実装用のチップ部品 |
| JP2001015377A (ja) * | 1999-07-02 | 2001-01-19 | Murata Mfg Co Ltd | 電子部品の製造方法及び電子部品 |
| KR100616687B1 (ko) * | 2005-06-17 | 2006-08-28 | 삼성전기주식회사 | 적층형 칩 커패시터 |
| JP4378371B2 (ja) * | 2006-09-29 | 2009-12-02 | Ｔｄｋ株式会社 | 積層コンデンサ |
| US20080165468A1 (en) * | 2007-01-05 | 2008-07-10 | Avx Corporation | Very low profile multilayer components |
| JP5289794B2 (ja) * | 2007-03-28 | 2013-09-11 | 株式会社村田製作所 | 積層型電子部品およびその製造方法 |
| JP5217584B2 (ja) * | 2008-04-07 | 2013-06-19 | 株式会社村田製作所 | 積層セラミック電子部品 |
| JP5600247B2 (ja) * | 2008-06-11 | 2014-10-01 | 株式会社村田製作所 | 積層電子部品およびその製造方法 |
| JP5287658B2 (ja) * | 2008-11-14 | 2013-09-11 | 株式会社村田製作所 | セラミック電子部品 |
| JP5458821B2 (ja) * | 2009-11-17 | 2014-04-02 | Ｔｄｋ株式会社 | 積層セラミックコンデンサ |
| JP5707710B2 (ja) * | 2010-03-08 | 2015-04-30 | Tdk株式会社 | 積層型チップ部品 |
| KR20110122008A (ko) * | 2010-05-03 | 2011-11-09 | 삼성전기주식회사 | 적층 세라믹 커패시터, 이를 포함하는 인쇄회로기판 및 그의 제조방법 |
| JP5533387B2 (ja) * | 2010-07-21 | 2014-06-25 | 株式会社村田製作所 | セラミック電子部品 |
| JP5810706B2 (ja) * | 2010-09-06 | 2015-11-11 | 株式会社村田製作所 | 電子部品 |
| KR20120060868A (ko) * | 2010-09-29 | 2012-06-12 | 쿄세라 코포레이션 | 콘덴서 |
| JP2012164966A (ja) * | 2011-01-21 | 2012-08-30 | Murata Mfg Co Ltd | セラミック電子部品 |
| JP5375877B2 (ja) * | 2011-05-25 | 2013-12-25 | Ｔｄｋ株式会社 | 積層コンデンサ及び積層コンデンサの製造方法 |
| JP5884653B2 (ja) * | 2011-09-01 | 2016-03-15 | 株式会社村田製作所 | 実装構造 |
| JP2013165180A (ja) * | 2012-02-10 | 2013-08-22 | Tdk Corp | 電子部品及び電子部品の製造方法 |
| JP6079040B2 (ja) * | 2012-08-10 | 2017-02-15 | Tdk株式会社 | 積層コンデンサ |
| JP6107080B2 (ja) * | 2012-11-21 | 2017-04-05 | Tdk株式会社 | 積層コンデンサ |
-
2014
- 2014-02-03 KR KR1020140012189A patent/KR101641574B1/ko active IP Right Grant
- 2014-04-30 US US14/266,091 patent/US20150223340A1/en not_active Abandoned
- 2014-09-04 CN CN201410448857.XA patent/CN104821231A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332437A (ja) | 2000-05-19 | 2001-11-30 | Ibiden Co Ltd | コンデンサおよび多層プリント配線板 |
| JP2012253245A (ja) * | 2011-06-03 | 2012-12-20 | Tdk Corp | 積層電子部品及び積層電子部品の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104821231A (zh) | 2015-08-05 |
| US20150223340A1 (en) | 2015-08-06 |
| KR20150091677A (ko) | 2015-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101525676B1 (ko) | 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판 | |
| US10361035B1 (en) | Multilayer ceramic electronic component | |
| US9743514B2 (en) | Multilayer ceramic electronic component, method of manufacturing the same, and circuit board having the same | |
| US20180211776A1 (en) | Multilayer ceramic electronic component to be embedded in board and printed circuit board having multilayer ceramic electronic component embedded therein | |
| US10784047B2 (en) | Multilayer ceramic electronic component | |
| KR101641574B1 (ko) | 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판 | |
| KR101508540B1 (ko) | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 | |
| KR101499715B1 (ko) | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 | |
| US9226401B2 (en) | Multilayer ceramic electronic part to be embedded in board and printed circuit board having multilayer ceramic electronic part embedded therein | |
| JP6376604B2 (ja) | 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 | |
| JP2015057810A (ja) | 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 | |
| KR101452126B1 (ko) | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 | |
| CN112397307B (zh) | 多层陶瓷电容器 | |
| KR101942723B1 (ko) | 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 | |
| JP6309313B2 (ja) | 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 | |
| KR102404320B1 (ko) | 적층 세라믹 커패시터 및 그 제조방법 | |
| US9324500B2 (en) | Multilayer ceramic electronic component to be embedded in board and printed circuit board having multilayer ceramic electronic component embedded therein | |
| KR20170078136A (ko) | 적층 전자 부품 및 그 제조 방법 | |
| KR20160053682A (ko) | 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터의 실장 기판 | |
| JP7302859B2 (ja) | キャパシタ部品 | |
| KR101489816B1 (ko) | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 | |
| KR20220106498A (ko) | 적층형 커패시터 및 그 제조 방법 | |
| KR20150024039A (ko) | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 | |
| KR20230138678A (ko) | 적층형 커패시터 및 그 내장 기판 | |
| KR101912273B1 (ko) | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| FPAY | Annual fee payment |
Payment date: 20190701 Year of fee payment: 4 |