KR20170078136A - 적층 전자 부품 및 그 제조 방법 - Google Patents

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KR20170078136A
KR20170078136A KR1020150188335A KR20150188335A KR20170078136A KR 20170078136 A KR20170078136 A KR 20170078136A KR 1020150188335 A KR1020150188335 A KR 1020150188335A KR 20150188335 A KR20150188335 A KR 20150188335A KR 20170078136 A KR20170078136 A KR 20170078136A
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홍용민
최재열
홍기표
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Abstract

본 발명은 제1 내부전극 패턴과 제2 내부전극 패턴이 교대로 적층된 적층 구조와 유전물질을 포함하며, 제1 방향으로 서로 마주하는 제1 면, 제2 면, 제2 방향으로 서로 마주하는 제3 면, 제4 면, 제3 방향으로 서로 마주하는 제5 면, 제6면의 외부면을 포함하는 바디, 상기 바디의 외부면 중 제3 면 및 제4 면 상에 서로 마주보며 배치되며, 상기 제1 및 제2 내부전극 패턴과 전기적으로 연결되는 제1 및 제2 외부전극과, 상기 바디의 외부면 중 제5 면 및 제6 면 상에 서로 마주보며 배치되는 제1 및 제2 사이드부를 포함하고, 상기 제1 내부전극 패턴은 상기 바디의 외부면 중 제1 외부전극 및 제1 사이드부가 배치되는 바디의 제3 면 및 제5 면으로 노출되며, 상기 제2 내부전극 패턴은 상기 바디의 외부면 중 제2 외부전극 및 제2 사이드부가 배치되는 바디의 제4 면 및 제6 면으로 노출되는 적층 전자부품 및 그 제조방법에 관한 것이다.

Description

적층 전자 부품 및 그 제조 방법{MULTI-LAYER ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 적층 전자부품 및 그 제조방법에 관한 것으로, 보다 구체적으로는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
적층 세라믹 커패시터는 유전 물질을 포함하는 복수 개의 시트가 적층되어 적층 구조를 형성하며, 상기 적층 구조의 외부에 서로 다른 극성을 갖는 외부전극이 형성되고, 상기 적층 구조의 내부에 교대로 적층된 내부 전극이 상기 각각의 외부전극에 연결될 수 있다.
복수 개의 상기 시트 사이에 교대로 형성된 내부전극이 각각 서로 다른 극성을 갖도록 연결되어 용량 결합을 일으킴으로써 상기 적층 세라믹 커패시터가 커패시턴스 값을 가지게 된다.
최근 적층 세라믹 커패시터의 경우 고용량화 소형화를 위하여 유전체 시트를 박층화하여 고적층화하고, 내부 전극 오버랩(overlap)면적을 확보하기 위하여 적층 구조를 가지는 바디의 마진부를 최적화하기 위한 다양한 시도가 이루어지고 있다.
일본 특허공개공보 제1999-340089호
본 발명은 내부 전극 패턴에서 용량을 확보할 수 있는 최대한의 유효면적(coverage)을 확보하면서 내부 전극 패턴의 쇼트 또는 단락을 방지할 수 있는 적층 전자 부품 및 그 제조방법을 제공하고자 한다.
본 발명의 일 예에 따른 적층 전자부품은 제1 및 제2 내부전극 패턴이 교대로 적층된 적층 구조와 유전물질을 포함하는 바디, 상기 바디의 외부면 상에 서로 마주하여 배치되는 제1 및 제2 사이드부, 및 상기 바디의 외부면 상에 서로 마주하여 배치되는 제1 및 제2 외부전극을 포함하고, 상기 제1 내부전극 패턴은 상기 바디의 외부면 중 제1 외부전극과 제1 사이드부가 배치되는 바디의 제3 면 및 제5 면으로 노출되고, 상기 제2 내부전극 패턴은 상기 바디의 외부면 중 제2 외부전극과 제2 사이드부가 배치되는 바디의 제4 면 및 제6 면으로 노출된다.
본 발명의 다른 일 예에 따른 적층 전자부품의 제조방법은 유전 특성을 가지는 파우더, 바인더 및 용제를 포함하는 슬러리로 제1 및 제2 세라믹 그린 시트를 형성하는 단계, 상기 제1 및 제2 세라믹 그린 시트의 각각의 일 표면 상에 동일한 스트립(strip) 형상을 1 개 이상 포함하는, 제1 및 제2 내부전극 모패턴을 인쇄하는 단계, 상기 제1 내부전극 모패턴을 포함하는 제1 세라믹 그린 시트와 상기 제2 내부전극 모패턴을 포함하는 상기 제2 세라믹 그린 시트를 교대로 적층하는 단계, 상기 적층된 제1 및 제2 세라믹 그린 시트의 적층바(bar)를 절단하여, 제1 내부전극 패턴과 제2 내부전극 패턴이 교대로 적층된 적층 구조와 유전물질을 포함하는 바디로 개별화하는 단계, 상기 바디의 서로 마주하는 외부면에 각각 제1 및 제2 사이드 부를 배치하는 단계, 및 상기 바디의 서로 마주하는 외부면에 제1 및 제2 외부전극을 배치하는 단계를 포함한다.
본 발명의 일 예에 따르면, 적층 전자 부품의 내부 전극 패턴을 배치함에 있어서 용량 생성에 관여하는 액티브 영역을 최대로 하여 용량을 개선한 적층 전자 부품 및 그 제조방법을 제공할 수 있다.
본 발명의 일 예에 따르면, 복수 개의 시트 사이에 교대로 형성된 내부전극들 간의 쇼트 또는 단락이 방지되는 적층 전자 부품 및 그 제조방법을 제공할 수 있다.
도1 은 본 발명의 일 예에 따른 적층 전자부품의 개략적인 사시도이다.
도2a 내지 도2f 는 본 발명의 일 예에 따른 적층 전자부품 내 바디의 각 면의 개략적인 단면도이다.
도3 은 본 발명의 일 예에 따른 바디 내 내부전극 패턴의 분해 사시도이다.
도4 는 도1 의 적층 전자부품이 실장된 실장 기판의 개략적인 사시도이다.
도5a 및 도5b 는 본 발명의 일 예에 따른 적층 전자부품의 제조방법에 있어서, 제1 내부전극 모패턴을 준비하는 단계를 나타낸다.
도6a 및 도6b 는 본 발명의 일 예에 따른 적층 전자부품의 제조방법에 있어서, 제2 내부전극 모패턴을 준비하는 단계를 나타낸다.
도7 은 본 발명의 일 예에 따른 적층 전자부품의 제조방법에 있어서, 제1 및 제2 세라믹 그린 시트가 적층된 형상에 대한 상면 투시도를 나타낸다.
도8 은 본 발명의 일 예에 따른 적층 전자부품의 제조방법에 있어서, 제1 및 제2 세라믹 그린 시트의 적층바(bar)의 절단면에 대한 상면 투시도를 나타낸다.
도9 는 바디의 외부면 상에 제1 및 제2 사이드부를 배치하는 단계를 나타낸다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서는 본 발명의 일 예에 따른 코일 부품 및 코일 부품의 실장 기판을 설명하되, 반드시 이에 제한되는 것은 아니다.
적층 전자 부품
도1 은 본 발명의 일 예에 따른 적층 전자부품의 개략적인 사시도이다.
도1 을 참조하면, 본 발명의 일 예에 따른 적층 전자부품(100)은 제1 및 제2 내부전극 패턴이 교대로 적층되는 적층 구조와 유전물질을 포함하는 바디(1), 상기 바디의 외부면 상에 바디의 제3 방향으로 서로 마주하며 배치되는 제1 및 제2 사이드부(21,22), 및 상기 바디의 외부면 상에 바디의 제2 방향으로 서로 마주하며 배치되는 제1 및 제2 외부전극(31,32)을 포함한다.
상기 바디(1)는 제1 방향으로 서로 마주하는 제1 및 제2 면, 제2 방향으로 서로 마주하는 제3 및 제4 면, 제3 방향으로 서로 마주하는 제5 및 제6 면의 6개의 외부면을 포함하여 실질적으로 육면체 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도1 을 참조할 때, 상기 제1 방향은 바디의 두께 방향, 상기 제2 방향은 바디의 길이 방향, 상기 제3 방향은 바디의 폭 방향일 수 있으며, 이 경우, 바디(1)의 제1 방향으로 서로 마주하는 제1 면 및 제2 면은 각각 바디의 상면 및 하면일 수 있으나, 반드시 이에 한정되는 것은 아니다.
도1 을 참조할 때, 상기 바디의 외부면 중 제3 방향으로 서로 마주하는 제5 및 제6 면 상에는 제1 및 제2 사이드부(21,22)가 배치된다. 상기 제1 사이드부(21)는 바디의 제5 면 상으로 노출하는 제1 내부전극 패턴과 접하도록 배치되고, 상기 제2 사이드부(22)는 바디의 제6 면 상으로 노출하는 제2 내부전극 패턴과 접하도록 배치된다. 상기 제1 및 제2 사이드부(21,22)는 바디의 외부면으로 그대로 노출되는 제1 및 제2 내부전극 패턴의 단부가 물리적 화학적 스트레스로부터 손상되는 것을 방지하기 위하여 배치된다.
종래 제1 및 제2 내부전극 패턴의 적층 구조를 바디 내에 인쇄하는 경우에는, 제1 및 제2 외부전극이 배치되는 바디의 외부면을 제외하고는 제1 및 제2 내부전극 패턴이 바디의 외부면 상으로 노출되지 않았기 때문에 별도의 제1 및 제2 사이드부를 도입할 필요가 없었다.
그러나, 본 발명의 일 예에 따른 적층 전자부품에서는 제1 내부전극 패턴이 바디의 외부면 중 제1 외부전극이 배치되는 외부면으로 노출될 뿐만 아니라, 바디의 제5 면으로도 노출된다. 또한, 제2 내부전극 패턴이 바디의 외부면 중 제2 외부전극이 배치되는 외부면으로 노출될 뿐만 아니라, 바디의 제6 면으로도 노출된다.
따라서, 제1 및 제2 내부전극 패턴의 단부가 외적 스트레스로부터 변형되는 것을 방지하기 위한 제1 및 제2 사이드부가 요구되는 것이다.
상기 제1 및 제2 사이드부(21,22)는 바디의 제5 면 및 제6 면 상에서, 바디의 외부면으로 노출되는 제1 및 제2 내부전극 패턴의 단부를 덮을 수 있도록 배치되면 족하고, 반드시 바디의 제5 면 및 제6 면의 전체를 덮도록 배치되어야만 하는 것은 아니다.
도1 을 참조하면, 상기 바디의 외부면 중 제2 방향으로 서로 마주하는 제3 면 및 제4 면상에는 제1 및 제2 외부전극이 배치된다.
제1 외부전극(31)은 바디 내의 제1 내부전극 패턴과 전기적으로 연결되고, 제2 외부전극(32)은 바디 내의 제2 내부전극 패턴과 전기적으로 연결된다.
상기 제1 및 제2 외부전극은 전기 전도성이 우수한 물질로 이루어질 수 있으며, 상기 제1 및 제2 내부전극 패턴 뿐만 아니라, 그 밖의 다양한 패턴과 외부 소자를 전기적으로 연결하는 역할을 한다. 그래서, 상기 제1 및 제2 외부전극은 Ni, Ag, 또는 Pd과 같은 전기 전도성이 우수한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도2 는 본 발명의 일 예에 따른 바디의 각각의 외부면에 대한 개략적인 단면도를 나타낸다. 여기서, 바디의 외부면으로 노출되는 내부전극 패턴은 실선으로 나타내고, 상기 바디의 외부면으로 노출되지 않는 내부전극 패턴은 이점쇄선으로 나타낸다.
구체적으로, 도2(a) 내지 도2(f)는 각각 바디의 제1 면 내지 제6 면의 단면도를 나타낸다.
먼저, 도2(a) 및 도2(b) 는, 바디의 제1 면 및 제2 면을 나타낸다. 바디의 제1 면 및 제2 면은 각각 바디의 상면 및 하면이며, 바디의 상면 및 하면은 바디 내 적층 구조를 가지는 내부전극 패턴을 외부 충격으로부터 보호하기 위한 바디의 상부 커버층 및 하부 커버층으로서, 예를 들어, 내부전극 패턴이 형성되지 않은 세라믹 시트를 10장 이상 적층하여 형성할 수 있다.
다음으로, 도2(c)는 바디의 제3 면을 나타낸다. 바디의 제3 면은 제1 외부전극이 배치되는 바디의 외부면이다. 도2(c)에서 보여지듯이, 바디의 제3 면 상에는 제1 내부전극 패턴(11)이 노출된다. 상기 제1 내부전극 패턴(11)은 바디의 제3 면의 일 단부로부터 이격되는 지점으로부터 바디의 제3 방향으로 연장하는 타 단부까지 연속하도록 노출되는데, 이는, 제1 내부전극 패턴이 바디의 내부에서 제2 내부전극 패턴과 중첩될 때, 커패시턴스 값을 극대화하기 위한 최대 면적을 확보하면서도, 제2 내부전극 패턴이 노출되는 바디의 제6 면으로는 노출하지 않는 것을 의미한다. 이로써, 제1 내부전극 패턴이 노출되는 바디의 제5 면상에서 제1 및 제2 내부전극 패턴 간의 쇼트(short)가 발생할 위험은 완벽하게 방지될 수 있다.
한편, 상기 제1 내부전극 패턴이 바디의 제3 면의 일 단부로부터 이격되는 거리는 제1 내부전극 패턴이 바디의 6 면으로 노출되지 않도록 하는 정도이면 충분하다. 이러한 조건만 만족한다면, 상기 이격되는 거리가 최소가 될 때, 제1 내부전극 패턴 및 제2 내부전극 패턴 간의 중첩 영역을 최대로 확보할 수 있어 용량을 최대로 확보할 수 있다.
다음, 도2(d)는 바디의 제4 면이다. 바디의 제4 면은 제2 외부전극(31)이 배치되는 외부면이다. 도2(d)에서 보여지듯이, 바디의 제4 면 상에는 제2 내부전극 패턴(12)이 노출된다. 상기 제2 내부전극 패턴(12)은 바디의 제4 면의 일 단부로부터 일정거리만큼 이격된 지점으로부터 바디의 제3 방향으로 연장하는 바디의 제4 면의 타 단부까지 연속적으로 노출되는데, 이는, 제2 내부전극 패턴이 바디의 내부에서 제1 내부전극 패턴과 중첩될 때, 커패시턴스 값을 극대화하기 위한 최대 면적을 확보하면서도, 제1 내부전극 패턴이 노출되는 바디의 제5 면으로는 노출하지 않는 것을 의미한다. 이로써, 제2 내부전극 패턴이 노출되는 바디의 제6 면 상에서 제1 및 제2 내부전극 패턴 간의 쇼트(short)가 발생할 위험은 완벽하게 방지될 수 있다.
한편, 상기 제2 내부전극 패턴이 바디의 제4 면의 일 단부로부터 이격되는 거리는 제2 내부전극 패턴이 바디의 5면으로 노출되지 않도록 하는 정도이면 충분하다. 이러한 조건만 만족한다면, 상기 이격되는 거리가 최소가 될 때, 제1 내부전극 패턴 및 제2 내부전극 패턴 간의 중첩 영역을 최대로 확보할 수 있어 용량을 최대로 확보할 수 있다.
다음으로, 도(e)는 바디의 제5 면을 나타낸다. 바디의 제5 면은 제1 사이드부(21)가 배치되는 바디의 외부면이다. 도2(e)에서 보여지듯이, 바디의 제5 면으로 제1 및 제2 내부전극 패턴 중 제1 내부전극 패턴(11)만이 노출되고, 제2 내부전극 패턴(12)은 노출되지 않는다. 바디의 제5 면은 제1 및 제2 내부전극 패턴 중 제1 내부전극 패턴만을 노출하므로, 제1 및 제2 내부전극 패턴 간의 의도하지 않았던 쇼트(short) 내지 단락이 발생할 위험이 없다.
예를 들어, 바디의 제5 면을 따라 절단 공정이 실시될 때(즉, 제1 및 제2 내부전극 모패턴이 인쇄된 제1 및 제2 세라믹 그린시트를 교대로 적층하는 적층바(bar)로부터 개별화된 바디로 절단할 때), 바디의 제5 면으로 제1 및 제2 내부전극 패턴의 모두가 교대로 노출되어 있다면, 절단시의 스트레스(stress)로 인하여 제1 및 제2 내부전극 패턴의 밀림 현상이 발생하며, 그로 인하여 제1 및 제2 내부전극 패턴들간의 단락의 위험이 존재한다.
그러나, 본 발명의 일 예에 따른 적층 전자부품은 바디의 제5 면으로 제1 내부전극 패턴만을 노출하므로, 절단시의 스트레스(stress)로 인한 내부전극 패턴의 밀림 현상이 발생하더라도 쇼트(short)의 위험이 전혀 없다. 또한, 본 발명의 일 예에 따른 적층 전자부품은 바디의 제5 면 및 제6 면으로 제1 내부전극 패턴만을 노출시키므로, 바디의 두께 방향을 따라 제1 내부전극 패턴 간의 이격되는 거리는 종래 제1 및 제2 내부전극 패턴이 제5 면 및 제6 면으로 교대로 노출되는 경우와 비교하여 크게 확보될 수 있기 때문에, 절단시의 스트레스(stress)로 인한 내부전극 패턴의 밀림 현상이 발생하더라도 쇼트(short)의 위험이 전혀 없다.
또한, 도2(e)를 참조하면, 제1 내부전극 패턴은 바디의 제5 면의 일 단부로부터 바디의 제2 방향으로 연장되는 바디의 제5 면의 타 단부로부터 일정거리 이격된 지점까지만 연장된다. 즉, 제1 내부전극 패턴이 바디의 제2 방향으로 연장되는 길이는 바디의 제5 면이 제2 방향으로 연장되는 길이에 비하여 짧다.
상기 일정 거리는 바디의 제4 면 상에 배치되는 제2 외부전극이 바디의 제5 면까지 연장되는 길이보다 크게 설정되어야만 제1 내부전극 패턴과 제2 외부전극 간의 전기적 연결을 방지할 수 있을 것이다.
도2(f)는 바디의 제6 면을 나타낸다. 바디의 제6 면은 제2 사이드부(22)가 배치되는 외부면이다. 도2(f)에서 보여지듯이, 바디의 제6 면으로는 제1 및 제2 내부전극 패턴 중 제2 내부전극 패턴(12)만이 노출되고, 제1 내부전극 패턴(11)은 노출되지 않는다. 바디의 제6 면은 제1 및 제2 내부전극 패턴 중 제2 내부전극 패턴만을 노출하므로, 제1 및 제2 내부전극 패턴 간의 의도하지 않았던 쇼트(short)내지 단락이 발생할 위험이 없다.
또한, 도2(f)를 참조하면, 제2 내부전극 패턴은 바디의 제6 면의 일 단부로부터 바디의 제2 방향으로 연장되는 바디의 제6 면의 타 단부로부터 일정거리 이격된 지점까지만 연장된다. 즉, 제2 내부전극 패턴이 바디의 제2 방향으로 연장되는 길이는 바디의 제6 면이 제2 방향으로 연장되는 길이에 비하여 짧다.
상기 일정 거리는 바디의 제3 면 상에 배치되는 제1 외부전극이 바디의 제6 면까지 연장되는 길이보다 크게 설정되어야만 제2 내부전극 패턴과 제1 외부전극 간의 전기적 연결을 방지할 수 있을 것이다.
도3 은 제1 및 제2 내부전극 패턴이 교대로 적층된 모습을 개략적으로 도시한 분해 사시도이다.
도3 을 참조하면, 제1 내부전극 패턴(11)은 바디의 외부면 중 제1 사이드부가 배치되는 바디의 제5 면과, 제1 외부전극이 배치되는 바디의 제3 면으로 노출되도록 배치된다. 제1 내부전극 패턴(11)이 바디의 제3 면 뿐만 아니라 제5 면으로도 노출되므로 외부로부터의 물리적 화학적 스트레스로부터 취약할 수 있으나, 용량을 최대로 확보할 수 있다. 한편, 상기 바디의 제5 면으로 노출되는 제1 내부전극 패턴의 단부가 상기 물리적 화학적 스트레스로부터 취약한 것을 보완하기 위하여, 제1 사이드부가 바디의 제5 면으로 노출되는 제1 내부전극 패턴의 단부와 접하도록 배치한다.
또한, 제2 내부전극 패턴(12)은 제1 내부전극 패턴과 그 형상은 동일하지만, 제1 내부전극 패턴을 바디의 제2 방향 및 제3 방향으로 소정 간격 이격하여 배치한 패턴을 가질 수 있다.
상기 제2 내부전극 패턴(12)은 바디의 외부면 중 제2 사이드부가 배치되는 바디의 제6 면과, 제2 외부전극이 배치되는 바디의 제4 면으로 노출되도록 배치된다. 제2 내부전극 패턴(12)이 바디의 제4 면 뿐만 아니라 제6 면으로도 노출되므로 외부로부터의 물리적 화학적 스트레스로부터 취약할 수 있으나, 용량을 최대로 확보할 수 있다.
한편, 상기 바디의 제6 면으로 노출되는 제2 내부전극 패턴의 단부가 상기 물리적 화학적 스트레스로부터 취약한 것을 보완하기 위하여, 제2 사이드부가 바디의 제6 면으로 노출되는 제2 내부전극 패턴의 단부와 접하도록 배치한다.
도4 는 본 발명의 일 예에 따른 적층 전자부품이 기판 상에 실장된 실장 기판을 나타낸다.
도4 를 참조하면, 실장 기판(200)은 적층 전자부품(100)이 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221,222)를 포함한다.
이 때, 적층 전자부품(100)은 제1 및 제2 외부전극(31,32)이 각각 제1 및 제2 전극 패드(221,222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 기판(210)과 전기적으로 연결될 수 있다.
이 때, 적층 전자부품(100)은 제1 및 제2 외부전극(31,32)이 각각 제1 및 제2 전극 패드(221,222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 기판(210)과 전기적으로 연결될 수 있다.
적층 전자부품의 제조방법
이하, 도5 내지 도9 를 참조하여 본 발명의 일 예에 따른 적층 전자부품의 제조방법에 대하여 설명한다.
먼저, 도5(a) 및 도5(b)는 제1 내부전극 모패턴(11a)이 인쇄된 제1 세라믹 그린 시트를 나타낸다.
도5(a)를 참조하면, 유전 특성을 가지는 파우더, 바인더 및 용제를 포함하는 슬러리를 캐리어 필름과 같은 기재(substrate) 위에 도포하여 제1 세라믹 그린 시트를 형성하고, 상기 제1 세라믹 그린 시트 상에 제1 내부전극 모패턴(11a)을 인쇄한다.
상기 유전 특성을 가지는 파우더는 높은 유전율을 가지는 물질로서, 이에 제한되는 것은 아니나 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있고, 바람직하게는 티탄산바륨 파우더가 사용될 수 있다.
상기 바인더는 상기 유전 특성을 가지는 파우더의 분산성과 점성을 확보하기 위한 것으로 바인더의 양을 조절하여 슬러리의 점도를 조절할 수 있다. 상기 바인더는 유기 바인더 수지가 사용될 수 있으며, 이에 제한되는 것은 아니나 에틸 셀룰오로스와 폴리비닐 부티랄 등과 같은 수지가 사용될 수 있다.
상기 제1 내부전극 모패턴(11a)은 전기 전도성이 우수한 도전성 금속으로 형성될 수 있으며, 이에 제한되는 것은 아니나, Ag, Ni, Cu, Pd, 및 이들의 합금으로 구성된 군 중에서 선택된 하나 이상을 포함할 수 있다.
상기 제1 내부전극 모패턴(11a)은 상기 제1 세라믹 그린 시트의 폭방향으로 일정 거리 이격되는 1개 이상의 스트립(strip) 형상을 가진다. 상기 스트립(strip) 형상은 길이 방향 및 폭방향의 길이가 동일한 정사각형일 수 있고, 길이방향의 길이가 폭방향의 길이보다 더 긴 직사각형일 수도 있으나, 본 발명이 이에 제한되는 것은 아니다.
또한, 상기 제1 내부전극 모패턴(11a)은 제1 세라믹 그린 시트의 중앙부로부터 길이방향 및 폭방향으로 치우치도록 배치되는 것이 바람직한데, 이는, 상기 제1 세라믹 그린 시트 상에 제2 내부전극 모패턴이 인쇄된 제2 세라믹 그린 시트를 보다 용이하게 적층하는 방법이 될 수 있다.
또한, 제1 내부 전극 모패턴(11a)은 상기 제1 세라믹 그린 시트의 길이방향 중 일 단부에는 인쇄되지 않도록 하는 것이 바람직하다. 이는 이후 추가적인 절단 공정없이 제2 외부전극이 배치되는 바디의 외부면에는 제1 내부전극 패턴이 노출되지 않도록 하는 방법이 될 수 있다.
또한, 도5(b)를 참조하면, 상기 제1 내부전극 모패턴(11a)은 폭방향으로 나열된 다수의 스트립 형상이 제1 세라믹 그린 시트의 길이방향으로도 소정의 간격만큼 이격되도록 나열될 수 있다.
다음으로, 도6(a)를 참조하면, 제2 세라믹 그린 시트 상에 제2 내부전극 모패턴(12a)이 인쇄된다.
상기 제2 내부전극 모패턴(12a)은 상기 제2 세라믹 그린 시트 상에서, 상기 제1 세라믹 그린 시트 위에 인쇄되는 제1 내부전극 모패턴과 실질적으로 동일한 위치상에 인쇄될 수 있는데, 이 경우, 제1 및 제2 세라믹 그린 시트를 적층할 때 폭방향 및 길이방향으로 소정 간격 어긋나도록 복수의 시트들을 적층하여야 한다.
또는, 제2 내부전극 모패턴(12a)이 제1 세라믹 그린 시트 상에 제1 내부전극 모패턴이 인쇄되는 위치와 대비하여, 폭방향 및 길이방향으로 일정 간격 이격된 위치에서 제2 세라믹 그린 시트 상에 인쇄될 수 있는데, 이 경우, 제1 및 제2 세라믹 그린 시트의 폭방향 양 단부 및 길이 방향 양 단부가 일치하도록 적층하는 것이 바람직하다.
한편, 도6(b)를 참조하면, 상기 제2 내부전극 모패턴(12a)은 폭방향으로 나열된 다수의 스트립 형상이 제1 세라믹 그린 시트의 길이방향으로도 소정의 간격만큼 이격되도록 나열될 수 있다.
다음으로, 도7 을 참조하면, 제1 내부전극 모패턴(11a)과 제2 내부전극 모패턴(12a)의 적층되는 상면의 형상이 도시되고 있다.
이 경우, 제1 내부전극 모패턴이 인쇄된 제1 세라믹 그린 시트와 제2 내부전극 모패턴이 인쇄된 제2 세라믹 그린 시트의 적층 바(bar)를 상면으로부터 투시하면, 실질적으로 동일한 형상을 가지는 제1 내부전극 모패턴과 제2 내부전극 모패턴이 폭방향 및 길이방향으로 서로 소정 간격 어긋나서 교대로 중첩된 것을 알 수 있다.
도7 에서는 제1 및 제2 내부전극 모패턴이 폭방향 및 길이방향으로 동일한 간격으로 어긋나 교대로 중첩된 것만을 도시하였으나, 어긋나는 정도는 제조 공정 내지 요구되는 칩의 성능을 고려하여 적절히 선택할 수 있다. 이 경우, 제1 및 제2 내부전극 모패턴 간의 중첩되는 영역을 크게 할수록, 적층 전자부품의 용량을 크게 확보할 수 있다.
또한, 도8 은 제1 내부전극 모패턴이 인쇄된 제1 세라믹 그린 시트 및 제2 내부전극 모패턴이 인쇄된 제2 세라믹 그린 시트가 적층된 적층바(bar)의 절단면을 도시하는 상면 투시도이다.
상기 절단면은 제1 내부전극 모패턴 내 스트립의 단부와, 제2 내부전극 모패턴 내 스트립의 단부를 따라 형성된다. 이로써, 개별화된 바디의 외부면 중 제1 외부전극이 배치되는 면 및 제1 사이드부가 배치되는 면으로 제1 내부전극 패턴의 단부가 노출되며, 제2 외부전극이 배치되는 면 및 제2 사이드부가 배치되는 면으로 제2 내부전극 패턴의 단부가 노출될 수 있다.
상기 절단 공정을 통해 제1 및 제2 세라믹 그린 시트의 적층 바(bar)가 제1 및 제2 내부전극 패턴이 교대로 적층된 적층 구조와 유전 물질을 포함하는 바디로 개별화되며, 상기 바디 내 제1 내부전극 패턴은 이와 연결되는 제1 외부전극이 배치될 면 이외에 바디의 외부면으로 노출되며, 제2 내부전극 패턴은 이와 연결되는 제2 외부전극이 배치될 면 이외에 바디의 외부면으로 노출된다.
또한, 제1 및 제2 세라믹 그린 시트의 적층바를 절단하는 공정을 보다 구체적으로 살펴보면, 상기 적층바 내의 제1 및 제2 내부전극 모패턴은 서로 상이한 절단면에 의하여 절단된다. 다시 말해, 제1 내부전극 모패턴의 절단면은 제2 내부전극 모패턴과 만나지 않고, 제2 내부전극 모패턴의 절단면은 제1 내부전극 모패턴과 만나지 않는다.
그 결과, 적층바를 개별칩으로 절단하는 공정에서 제1 및 제2 내부전극의 밀림 현상으로 인하여 제1 및 제2 내부전극 패턴 간의 쇼트(short)가 발생하는 부효과가 미연에 방지될 수 있다.
이 경우, 제1 내부전극 모패턴을 절단시 제1 내부전극 모패턴 내 스트립 형상 중 제1 및 제2 내부전극 모패턴이 서로 중첩되지 않는 영역 중 일부 영역이 절단되도록 하면 되는데, 제조 공정시 효율성 및 경제성을 고려하면 제1 내부전극 모패턴 중의 스트립 형상의 단부를 따라 절단하는 것이 바람직하다. 제2 내부전극 모패턴을 절단하는 경우도 이와 마찬가지이다.
도9 를 참조하면, 바디의 외부면 중에 제5 면 및 제6 면 상에 제1 및 제2 사이드부를 배치할 수 있다. 바디의 제5 면으로는 제1 및 제2 내부전극 패턴 중 제1 내부전극 패턴 만이 노출되며, 바디의 제6 면으로는 제1 및 제2 내부전극 패턴 중 제2 내부전극 패턴 만이 노출된다. 제1 및 제2 사이드부는 각각 바디의 제5 면 및 제6 면으로 노출되는 제1 및 제2 내부전극 패턴의 단부를 물리적 화학적 스트레스로부터 보호하기 위한 정도로 도포되면 족하다. 바디의 제5 면 및 제6 면에만 선택적으로 슬러리를 도포하여 제1 및 제2 사이드부를 배치하기 때문에, 바디의 제1 면 및 제2 면으로의 두께에는 영향을 끼치지 않을 수 있다.
한편, 바디의 제5 면 및 제6 면에만 선택적으로 슬러리를 도포하기 위하여, 예를 들어, 바디의 제5 면 및 제6 면을 제외한 바디의 외부면상에 탈착 가능한 필름을 부착하여 슬러리에 딥핑하고 부착된 필름을 제거하는 방식을 사용할 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 및 제2 사이드부를 형성하는 슬러리는 유전 특성을 가지는 파우더, 바인더, 및 유기 용제를 포함할 수 있다.
이 경우, 상기 제1 사이드부는 제2 내부전극 모패턴을 형성하는 전극 페이스트 내에 함유되는 바인더와 상용성이 있는 용제를 함유하는 제1 슬러리를 바디의 외부면에 도포하여 배치될 수 있고, 상기 제2 사이드부는 제1 내부전극 모패턴을 형성하는 전극 페이스트 내에 함유되는 바인더와 상용성이 있는 용제를 함유하는 제2 슬러리를 바디의 외부면에 도포하여 배치될 수 있는데, 이는 제1 사이드부와 제2 내부전극 패턴 간의 접촉이 없고, 제2 사이드부와 제1 내부전극 패턴 간의 접촉이 없기에 가능한 구조이다.
다음으로, 바디의 제3 면 및 제4 면 상에 제1 및 제2 외부전극을 배치할 수 있다. 상기 제1 외부전극은 제1 내부전극 패턴과 전기적으로 연결되며, 바디의 제3 면 이외에 그에 인접하는 바디의 제1 면, 제2 면, 제5 면, 및 제6 면의 일부 영역으로도 연장되도록 배치될 수 있다. 마찬가지로, 상기 제2 외부전극은 제2 내부전극 패턴과 전기적으로 연결되며, 바디의 제4 면 이외에 그에 인접하는 바디의 제1 면, 제2 면, 제5 면, 및 제6 면의 일부 영역으로도 연장되도록 배치될 수 있다.
상기의 설명을 제외하고 상술 한 본 발명의 일 예에 따른 코일 부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
한편, 본 개시에서 사용된 "일 예"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 예들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일예에서 설명된 사항이 다른 일예에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일예에 관련된 설명으로 이해될 수 있다.
한편, 본 개시에서 사용된 용어는 단지 일예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 적층 전자부품
1: 바디
11, 12: 제1 및 제2 내부전극 패턴
11a, 12a: 제1 및 제2 내부전극 모패턴
21, 22: 제1 및 제2 사이드부
31, 32: 제1 및 제2 외부전극
200: 실장 기판
210: 기판
221. 222: 제1 및 제2 전극 패드
230: 솔더링

Claims (16)

  1. 제1 내부전극 패턴과 제2 내부전극 패턴이 교대로 적층된 적층 구조와 유전물질을 포함하며, 제1 방향으로 서로 마주하는 제1 면, 제2 면, 제2 방향으로 서로 마주하는 제3 면, 제4 면, 제3 방향으로 서로 마주하는 제5 면, 제6면의 외부면을 포함하는, 바디;
    상기 바디의 외부면 중 제3 면 및 제4 면 상에 서로 마주보며 배치되며, 상기 제1 및 제2 내부전극 패턴과 전기적으로 연결되는 제1 및 제2 외부전극; 및
    상기 바디의 외부면 중 제5 면 및 제6 면 상에 서로 마주보며 배치되는 제1 및 제2 사이드부; 를 포함하고,
    상기 제1 내부전극 패턴은 상기 바디의 외부면 중 제1 외부전극 및 제1 사이드부가 배치되는 바디의 제3 면 및 제5 면으로 노출되며,
    상기 제2 내부전극 패턴은 상기 바디의 외부면 중 제2 외부전극 및 제2 사이드부가 배치되는 바디의 제4 면 및 제6 면으로 노출되는,
    적층 전자부품.
  2. 제1항에 있어서,
    상기 제1 내부전극 패턴은 상기 바디의 외부면 중 제1 외부전극 및 제1 사이드부가 배치되는 바디의 제3 면 및 제5 면으로만 노출되며,
    상기 제2 내부전극 패턴은 상기 바디의 외부면 중 제2 외부전극 및 제2 사이드부가 배치되는 바디의 제4 면 및 제6 면으로만 노출되는,
    적층 전자부품.
  3. 제1항에 있어서,
    상기 제1 내부전극 패턴은 바디의 제3 면 및 제5 면에 의하여 형성되는 모서리의 일 지점으로부터 바디의 제3 면의 일 단부로부터 일정 거리 이격되는 지점까지 바디의 제3 방향을 따라 연장하도록 노출되고, 상기 모서리의 상기 일 지점으로부터 바디의 제5 면의 일 단부로부터 일정 거리 이격되는 지점까지 바디의 제2 방향을 따라 연장하도록 노출되는,
    적층 전자부품.
  4. 제1항에 있어서,
    상기 제2 내부전극 패턴은 바디의 제4 면 및 제6 면에 의하여 형성되는 모서리의 일 지점으로부터 바디의 제4 면의 일 단부로부터 일정 거리 이격되는 지점까지 바디의 제3 방향을 따라 연장하도록 노출되고, 상기 모서리의 상기 일 지점으로부터 바디의 제6 면의 일 단부로부터 일정 거리 이격되는 지점까지 바디의 제2 방향을 따라 연장하도록 노출되는,
    적층 전자부품.
  5. 제1항에 있어서,
    상기 제1 사이드부는 상기 바디의 외부면 중 상기 제1 사이드부가 배치되는 외부면으로 노출되는 제1 내부전극 패턴을 모두 덮도록 배치되고,
    상기 제2 사이드부는 상기 바디의 외부면 중 상기 제2 사이드부가 배치되는 외부면으로 노출되는 제2 내부전극 패턴을 모두 덮도록 배치되는,
    적층 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부전극 패턴은 상기 외부면 중 제1 방향으로 마주하는 제1 면 및 제2 면과 평행하도록 배치되는,
    적층 전자부품.
  7. 제1항에 있어서,
    상기 제1 내부전극 패턴의 형상은 상기 제2 내부전극 패턴의 형상과 동일한,
    적층 전자부품.
  8. 제1항에 있어서,
    상기 바디의 제3 면으로 노출되는 제1 내부전극 패턴의 길이는, 상기 바디의 제4 면으로 노출되는 제2 내부전극 패턴의 길이와 동일하며,
    상기 바디의 제5 면으로 노출되는 제1 내부전극 패턴의 길이는, 상기 바디의 제6 면으로 노출되는 제2 내부전극 패턴의 길이와 동일한,
    적층 전자부품.
  9. 유전 특성을 가지는 파우더, 바인더 및 용제를 포함하는 슬러리로 제1 및 제2 세라믹 그린 시트를 형성하는 단계;
    상기 제1 및 제2 세라믹 그린 시트의 각각의 일 표면 상에 동일한 스트립(strip) 형상을 1 개 이상 포함하는, 제1 및 제2 내부전극 모패턴을 인쇄하는 단계;
    상기 제1 내부전극 모패턴을 포함하는 제1 세라믹 그린 시트와 상기 제2 내부전극 모패턴을 포함하는 상기 제2 세라믹 그린 시트를 교대로 적층하는 단계;
    상기 적층된 제1 및 제2 세라믹 그린 시트의 적층바(bar)를 절단하여, 제1 내부전극 패턴과 제2 내부전극 패턴이 교대로 적층된 적층 구조와 유전물질을 포함하는 바디로 개별화하는 단계;
    상기 바디의 서로 마주하는 외부면에 각각 제1 및 제2 사이드 부를 배치하는 단계; 및
    상기 바디의 서로 마주하는 외부면에 제1 및 제2 외부전극을 배치하는 단계; 를 포함하는,
    적층 전자부품의 제조방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 내부전극 모패턴은 1 개 이상의 스트립(strip)이 제1 및 제2 세라믹 그린 시트의 폭방향으로 일정한 간격으로 스트립 간 이격되도록 배치된 형상을 가지도록 인쇄되는,
    적층 전자부품의 제조방법.
  11. 제9항에 있어서,
    상기 제1 및 제2 그린 시트를 적층하는 단계는,
    상기 제1 세라믹 그린 시트 상의 상기 1개 이상의 스트립이 배치되는 위치가 상기 제2 세라믹 그린 시트 상의 상기 1개 이상의 스트립이 배치되는 위치와 일치하여, 상기 제1 및 제2 세라믹 그린 시트를 폭방향 및 길이 방향으로 서로 일정 간격 어긋나도록 적층하는 단계를 포함하는,
    적층 전자부품의 제조방법.
  12. 제9항에 있어서,
    상기 제1 및 제2 그린 시트를 적층하는 단계는,
    상기 제1 세라믹 그린 시트 상의 상기 1 개 이상의 스트립이 배치되는 위치가 상기 제2 세라믹 그린 시트 상의 상기 1 개 이상의 스트립이 배치되는 위치와 상이하게 어긋나 있어서, 상기 제1 및 제2 세라믹 그린 시트의 폭방향 양 단부 및 길이 방향 양 단부가 일치하도록 적층하는 단계를 포함하는,
    적층 전자부품의 제조방법.
  13. 제9항에 있어서,
    상기 적층된 제1 및 제2 세라믹 그린 시트의 적층바(bar)를 절단하는 단계는,
    제1 내부전극 모패턴 내 스트립 형상과 제2 내부전극 모패턴 내 스트립 형상이 중첩되는 영역으로부터 그에 연장되는 제1 내부전극 모패턴 내 스트립 형상의 단부 영역 사이를 절단하고,
    제1 내부전극 모패턴 내 스트립 형상과 제2 내부전극 모패턴 내 스트립 형상이 중첩되는 영역으로부터 그에 연장되는 제2 내부전극 모패턴 내 스트립 형상의 단부 영역 사이를 절단하는 것을 포함하는,
    적층 전자부품의 제조방법.
  14. 제13항에 있어서,
    제1 내부전극 모패턴 내 스트립의 단부와 제2 내부전극 모패턴 내 스트립의 단부를 따라서 절단하여,
    개별화된 바디의 외부면 중 제1 외부전극과 제1 사이드부가 배치되는 외부면으로 제1 내부전극 패턴의 단부가 노출되고, 제2 외부전극과 제2 사이드부가 배치되는 외부면으로 제2 내부전극 패턴의 단부가 노출되도록 하는,
    적층 전자부품의 제조방법.
  15. 제9항에 있어서,
    상기 제1 사이드부는 제1 내부전극 패턴 및 제2 내부전극 패턴 중 제1 내부전극 패턴과만 접하도록 배치되고,
    상기 제2 사이드부는 제1 내부전극 패턴 및 제2 내부전극 패턴 중 제2 내부전극 패턴과만 접하도록 배치되는,
    적층 전자부품의 제조방법.
  16. 제9항에 있어서,
    상기 제1 사이드부는 제2 내부전극 모패턴을 형성하는 전극 페이스트 내에 함유되는 바인더와 상용성이 있는 용제를 함유하는 제1 슬러리를 바디의 외부면에 도포하여 배치되고,
    상기 제2 사이드부는 제1 내부전극 모패턴을 형성하는 전극 페이스트 내에 함유되는 바인더와 상용성이 있는 용제를 함유하는 제2 슬러리를 바디의 외부면에 도포하여 배치되는,
    적층 전자부품의 제조방법.
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