JP7315138B2

JP7315138B2 - 積層セラミックキャパシタ

Info

Publication number: JP7315138B2
Application number: JP2021100269A
Authority: JP
Inventors: カン・ソン・ヒョン
Original assignee: サムソンエレクトロ－メカニックスカンパニーリミテッド．
Priority date: 2012-09-26
Filing date: 2021-06-16
Publication date: 2023-07-26
Anticipated expiration: 2033-08-22
Also published as: CN103680947A; JP2014068000A; KR102004761B1; JP6978163B2; CN103680947B; US20140085767A1; JP2018139312A; US9384898B2; JP2021145147A; KR20140040547A

Description

本発明は、積層セラミックキャパシタ及びその製造方法に関するもので、より詳細には、信頼性に優れた高容量の積層セラミックキャパシタ及びその製造方法に関する。

一般に、キャパシタ、インダクタ、圧電体素子、バリスタまたはサーミスタなどのセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体、本体内部に形成された内部電極及び上記内部電極と接続されるようにセラミック本体表面に設置された外部電極を備える。

セラミック電子部品の中で積層セラミックキャパシタは、積層された複数の誘電体層、一誘電体層を介して対向配置される内部電極及び上記内部電極と電気的に接続された外部電極を含む。

積層セラミックキャパシタは、小型でありながら、高容量が保障され、実装が容易であるという長所から、コンピュータ、ＰＤＡ、携帯電話などの移動通信装置の部品として広く用いられている。

最近は、電子製品が小型化及び多機能化されるにつれ、チップ部品も小型化及び高機能化の傾向にあるため、積層セラミックキャパシタにもサイズが小さく容量が大きい高容量の製品が求められている。

積層セラミックキャパシタの容量を高めるために、誘電体層を薄膜化する方法や薄膜化された誘電体層を高積層化する方法、内部電極のカバレッジを向上させる方法などが考慮されている。また、容量を形成する内部電極の重畳面積を向上させる方法も考慮されている。

一般に、積層セラミックキャパシタは以下のように製造されることができる。まず、セラミックグリーンシートを製造し、セラミックグリーンシート上に導電性ペーストを印刷して内部電極を形成する。内部電極が形成されたセラミックグリーンシートを数十から数百層重畳されるように積み上げてグリーンセラミック積層体を製作する。その後、グリーンセラミック積層体を高温及び高圧で圧搾して硬いグリーンセラミック積層体を製作し、切断工程を経てグリーンチップを製造する。次いで、グリーンチップを仮焼及び焼成してから外部電極を形成することで、積層セラミックキャパシタを完成させる。

しかし、上記のような製造方法によって積層セラミックキャパシタを形成する場合、内部電極が形成されていない誘電体層のマージン部領域を最小限にすることが困難であるため、内部電極の重畳面積を増やすのに限界がある。また、積層セラミックキャパシタの端部のマージン部は他の領域のマージン部より厚く形成されて仮焼及び焼成時に炭素の除去が容易ではないという問題がある。

特開２０１１－００３８４６号公報

本発明は、信頼性に優れた高容量の積層セラミックキャパシタ及びその製造方法を提供することをその目的とする。

本発明の一実施形態は、対向する第１側面及び第２側面、上記第１側面及び第２側面を連結する第３端面及び第４端面を有するセラミック本体と、上記セラミック本体の内部に形成され、上記第１側面、第２側面及び第３端面、または第１側面、第２側面及び第４断面に一端が露出する第１及び第２内部電極と、上記セラミック本体の外側に形成され、上記第１及び第２内部電極と電気的に連結された第１及び第２外部電極と、上記第１及び第２外部電極の一部領域に形成されためっき層と、を含み、上記セラミック本体と上記第１及び第２外部電極の上部領域においてめっき層が形成されていない領域に高分子層がさらに形成される積層セラミックキャパシタを提供する。

上記第１及び第２内部電極は、上記セラミック本体の第１側面及び第２側面の一部領域のみに露出する。

上記第１及び第２内部電極は、上記セラミック本体の第１側面及び第２側面においてめっき層が形成された領域には露出しない。

本発明の他の実施形態は、複数個のストライプ状の第１内部電極パターンが所定間隔を置いて形成された第１セラミックグリーンシート及び複数個のストライプ状の第２内部電極パターンが所定間隔を置いて形成された第２セラミックグリーンシートを用意する段階と、上記ストライプ状の第１内部電極パターンと上記ストライプ状の第２内部電極パターンが交差するように上記第１セラミックグリーンシートと上記第２セラミックグリーンシートを積層してセラミックグリーンシート積層体を形成し、上記積層体の上面及び下面のうち少なくとも一面には複数個のセラミックグリーンシートを積層してカバー層を形成する段階と、上記ストライプ状の第１内部電極パターン及び第２内部電極パターンを横切って第１内部電極及び第２内部電極が一定幅を有し、上記幅方向に上記第１内部電極及び第２内部電極の末端が露出した側面を有するように上記セラミックグリーンシート積層体を切断する段階と、上記積層体の外側に導電性ペーストを塗布して第１及び第２外部電極を形成する段階と、上記積層体と上記第１及び第２外部電極上部の一部領域に高分子物質をコーティングする段階と、を含む積層セラミックキャパシタの製造方法を提供する。

上記高分子物質をコーティングする段階の後に、上記第１及び第２外部電極上部において高分子物質がコーティングされていない残りの領域にめっき層を形成する段階をさらに含むことができる。

本発明の一実施形態によると、積層セラミックキャパシタにおいてセラミック本体の幅方向マージン部まで内部電極が重畳されることができるため、優れた容量の具現が可能で、信頼性向上の効果もある。

本発明の一実施形態による積層セラミックキャパシタを示した概略的な斜視図である。図１のＢ－Ｂ'線に沿った断面図である。図２のＳ領域の拡大図である。図１のＡ－Ａ'線に沿った断面図である。本発明の一実施形態による積層セラミックキャパシタ内の内部電極を示した概略的な平面図である。本発明の他の実施形態による積層セラミックキャパシタの製造方法を示した概略的な工程図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

図１は本発明の一実施形態による積層セラミックキャパシタを示した概略的な斜視図であり、図２は図１のＢ－Ｂ'線に沿った断面図であり、図３は図２のＳ領域の拡大図であり、図４は図１のＡ－Ａ'線に沿った断面図であり、図５は本発明の一実施形態による積層セラミックキャパシタ内の内部電極を示した概略的な平面図である。

図１から図５を参照すると、本実施形態による積層セラミックキャパシタは、セラミック本体１０と、上記セラミック本体の内部に形成される第１及び第２内部電極２１、２２と、上記セラミック本体１０の外側に形成され、上記第１及び第２内部電極２１、２２と電気的に連結された第１及び第２外部電極３１ａ、３２ａと、上記第１及び第２外部電極３１ａ、３２ａの一部領域に形成されためっき層３１ｂ、３２ｂと、を含むことができる。

上記セラミック本体１０は、対向する第１側面及び第２側面と、上記第１側面及び第２側面を連結する第３端面及び第４端面と、を有することができる。

上記セラミック本体１０は、その形状に特に制限はないが、図面に示されているように、六面体状であることができる。

上記セラミック本体１０の内部に形成された第１及び第２内部電極２１、２２は、セラミック本体の第１側面、第２側面及び第３端面、または第１側面、第２側面及び第４端面に一端が露出する。

上記第１及び第２内部電極２１、２２は、異なる極性を有する第１内部電極２１及び第２内部電極２２を一対にすることができる。

第１内部電極２１の一端は第１側面、第２側面及び第３端面に露出し、第２内部電極２２の一端は第１側面、第２側面及び第４端面に露出することができる。

上記第１内部電極２１及び第２内部電極２２の他端は、第３端面または第４端面から一定間隔を置いて形成される。

上記セラミック本体の第３端面及び第４端面には、第１及び第２外部電極３１ａ、３２ａが形成されて上記内部電極と電気的に連結されることができる。

上記セラミック本体１０を構成する複数の誘電体層１は、焼結された状態で、隣接する誘電体層間の境界が確認できないほど一体化されていることができる。

上記誘電体層上に第１内部電極２１及び第２内部電極２２が形成されることができる。また、上記第１内部電極２１及び第２内部電極２２は、焼結によって一誘電体層を介して上記セラミック本体の内部に形成されることができる。

上記誘電体層１は、第１内部電極２１の幅と同一幅を有することができる。

即ち、上記第１内部電極２１は、誘電体層１の幅方向に露出して形成されることができる。

誘電体層の幅及び内部電極の幅は、セラミック本体の第１側面及び第２側面を基準にする。

本発明の一実施形態によると、誘電体層の幅及び内部電極の幅は、１００～９００μｍであることができるが、これに制限されない。より具体的には、誘電体層の幅及び内部電極の幅は、１００～５００μｍであるか、１００～９００μｍであることができる。

上記第１及び第２内部電極２１、２２は、特に制限されないが、例えば、パラジウム（Ｐｄ）、パラジウム－銀（Ｐｄ－Ａｇ）の合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。

上記第１及び第２外部電極３１ａ、３２ａは、内部電極と同一材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されることができる。

上記第１及び第２外部電極３１ａ、３２ａは、上記金属粉末にガラスフリットを添加して用意された導電性ペーストを塗布してから焼成することで形成されることができる。

上記第１及び第２外部電極３１ａ、３２ａの一部領域には、めっき層３１ｂ、３２ｂが形成されることができる。

上記めっき層３１ｂ、３２ｂは、特に制限されないが、例えば、ニッケル（Ｎｉ）、すず（Ｓｎ）などで形成されることができる。

上記第１及び第２内部電極２１、２２は、上記セラミック本体１０の第１側面及び第２側面の一部領域のみに露出する。

また、上記第１及び第２内部電極２１、２２は、上記セラミック本体１０の第１側面及び第２側面においてめっき層３１ｂ、３２ｂが形成された領域には露出しない。

これは、上記第１及び第２内部電極２１、２２が、めっき層３１ｂ、３２ｂが形成された第１側面及び第２側面の領域にまで露出する場合、めっき液が内部電極に浸透する可能性があることから、信頼性に問題が生じるおそれがあるためである。

本発明の一実施形態によると、第１内部電極２１の一端は第１側面、第２側面及び第３端面に露出し、第２内部電極２２の一端は第１側面、第２側面及び第４端面に露出することで、上記セラミック本体１０の内に形成される内部電極の重畳面積が増加する。

これにより、相対的に内部電極の重畳面積が増加するため、積層セラミックキャパシタの高容量を確保できる効果がある。

一般に、誘電体層が高積層化されるほど誘電体層及び内部電極の厚さは薄くなる。

このため、内部電極がショートされる現象が頻繁に発生する可能性がある。

また、誘電体層の一部のみに内部電極が形成される場合、内部電極による段差が発生するため、絶縁抵抗の加速寿命または信頼性が低下するおそれがある。

しかし、本発明の一実施形態によると、薄膜の内部電極及び誘電体層を形成しても、第１内部電極２１の一端が第１側面、第２側面及び第３端面に露出し、第２内部電極２２の一端が第１側面、第２側面及び第４端面に露出するため、内部電極の重畳面積が大きくなって積層セラミックキャパシタの容量を大きくすることができるようになる。

また、内部電極による段差を減少させることで、絶縁抵抗の加速寿命が向上して容量特性に優れるとともに、信頼性に優れた積層セラミックキャパシタを提供することができる。

一方、上記のように第１内部電極２１の一端が第１側面、第２側面及び第３端面に露出し、第２内部電極２２の一端が第１側面、第２側面及び第４端面に露出する場合、積層セラミックキャパシタの信頼性に問題が生じる可能性がある。

これにより、本発明の一実施形態によると、上記セラミック本体と上記第１及び第２外部電極の上部領域においてめっき層が形成されていない領域に高分子層１１がさらに形成されることができる。

上記高分子層１１は、上記セラミック本体１０の全体面を覆いながら塗布されることで、第１側面及び第２側面の領域にまで露出した上記第１及び第２内部電極２１、２２が外部からの影響を受けやすいという問題を防ぐことができる。

上記高分子層１１の材質は、特に制限されないが、一般の高分子物質であればよく、例えば、エポキシ樹脂であることができる。

本発明の一実施形態によると、上記高分子層１１は、上記第１及び第２外部電極の上部領域においてめっき層が形成されていない領域のみに形成されることができる。

上記特徴は、後述する本発明の他の実施形態による積層セラミックキャパシタの製造方法から具現されることができ、第１及び第２外部電極を形成した後、めっき層が形成される前に上記高分子層を形成することにより可能になる。

本発明の一実施形態によると、上記のようにセラミック本体と上記第１及び第２外部電極の上部領域においてめっき層が形成されていない領域に高分子層を形成することで、相対的に内部電極の重畳面積を増加させて積層セラミックキャパシタの高容量を確保するとともに、内部電極による段差を減少させて信頼性に優れた積層セラミックキャパシタを具現することができるようになる。

図６は本発明の他の実施形態による積層セラミックキャパシタの製造方法を示した概略的な工程図である。

図６を参照すると、本発明の他の実施形態による積層セラミックキャパシタの製造方法は、複数個のストライプ状の第１内部電極パターンが所定間隔を置いて形成された第１セラミックグリーンシート及び複数個のストライプ状の第２内部電極パターンが所定間隔を置いて形成された第２セラミックグリーンシートを用意する段階と、上記ストライプ状の第１内部電極パターンと上記ストライプ状の第２内部電極のパターンが交差するように上記第１セラミックグリーンシートと上記第２セラミックグリーンシートを積層してセラミックグリーンシート積層体を形成し、上記積層体の上面及び下面のうち少なくとも一面には複数個のセラミックグリーンシートを積層してカバー層を形成する段階と、上記ストライプ状の第１内部電極パターン及び第２内部電極パターンを横切って第１内部電極及び第２内部電極が一定幅を有し、上記幅方向に上記第１内部電極及び第２内部電極の末端が露出した側面を有するように上記セラミックグリーンシート積層体を切断する段階と、上記積層体の外側に導電性ペーストを塗布して第１及び第２外部電極を形成する段階と、上記積層体と上記第１及び第２外部電極上部の一部領域に高分子物質をコーティングする段階と、を含むことができる。

上記セラミックグリーンシートは、セラミックパウダー、有機溶剤及び有機バインダを含むセラミックペーストで形成されることができる。

上記セラミックパウダーは、高い誘電率を有する物質で、これに制限されないが、チタン酸バリウム（ＢａＴｉＯ_３）系材料や鉛複合ペロブスカイト系材料、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系材料などを用いることができ、好ましくは、チタン酸バリウム（ＢａＴｉＯ_３）パウダーを用いることができる。

上記セラミックグリーンシートが焼成されると、セラミック本体を構成する誘電体層１になる。

ストライプ状の第１内部電極パターンは、導電性金属を含む内部電極ペーストによって形成されることができる。

上記導電性金属は、これに制限されないが、Ｎｉ、Ｃｕ、Ｐｄまたはこれらの合金であることができる。

上記セラミックグリーンシート上にストライプ状の第１内部電極パターンを形成する方法としては、特に制限されないが、例えば、スクリーン印刷法またはグラビア印刷法などを通じて形成されることができる。

また、他のセラミックグリーンシート上に所定間隔を置いて複数個のストライプ状の第２内部電極パターンを形成することができる。

次に、ストライプ状の第１内部電極パターンとストライプ状の第２内部電極パターンが交差積層されるようにセラミックグリーンシートを交互に積層することができる。

その後、上記ストライプ状の第１内部電極パターンは第１内部電極２１を形成することができ、ストライプ状の第２内部電極パターンは第２内部電極２２を形成することができる。

これにより、複数個の平行なストライプ状の第１内部電極パターンが印刷されたセラミックグリーンシートと複数個の平行なストライプ状の第２内部電極パターンが印刷されたセラミックグリーンシートは交互に積層される。

次いで、上記セラミックグリーンシートが積層された積層体は、複数個のストライプ状の第１内部電極パターン及びストライプ状の第２内部電極パターンを横切るように切断されることができる。

より具体的には、ストライプ状の第１内部電極パターン及びストライプ状の第２内部電極パターンは、長さ方向に切断されて一定幅を有する複数個の内部電極に分割されることができる。

このとき、積層されたセラミックグリーンシートも内部電極パターンとともに切断される。

これにより、誘電体層は内部電極の幅と同一幅を有するように形成されることができる。

上記棒状積層体の切断面に第１及び第２内部電極の末端が露出することができる。

上記棒状積層体の切断面は、それぞれ棒状積層体の第１側面及び第２側面と称することができる。

上記セラミックグリーンシート積層体を焼成した後、棒状積層体になるように切断されることができる。また、上記セラミックグリーンシートを棒状積層体になるように切断した後、焼成を行うこともできる。上記焼成は、これに制限されないが、１１００℃～１３００℃のＮ_２－Ｈ_２雰囲気下で行われることができる。

続いて、上記積層体の外側に導電性ペーストを塗布して第１及び第２外部電極を形成することができる。

上記第１及び第２外部電極を形成する工程は、これに制限されないが、例えば、ディッピング（ｄｉｐｐｉｎｇ）法によって行われることができる。

次に、上記積層体と上記第１及び第２外部電極上部の一部領域に高分子物質をコーティングすることができる。

上記高分子物質をコーティングする工程は、特に制限されず、一般の工程によって行われることができる。

本発明の他の実施形態によると、上記高分子物質をコーティングする段階の後に、上記第１及び第２外部電極の上部において高分子物質がコーティングされていない残りの領域にめっき層を形成する段階をさらに含むことができる。

これにより、本発明の一実施形態によると、セラミック本体の幅方向マージン部まで内部電極が重畳されることができることから、優れた容量の具現が可能になり、信頼性向上の効果があるため、高信頼性及び高容量の積層セラミックキャパシタを具現することができるようになる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
（項目１）
対向する第１側面及び第２側面、前記第１側面及び第２側面を連結する第３端面及び第４端面を有するセラミック本体と、
前記セラミック本体の内部に形成され、前記第１側面、第２側面及び第３端面、または第１側面、第２側面及び第４端面に一端が露出する第１及び第２内部電極と、
前記セラミック本体の外側に形成され、前記第１及び第２内部電極と電気的に連結された第１及び第２外部電極と、
前記第１及び第２外部電極の一部領域に形成されためっき層と、を含み、
前記セラミック本体と前記第１及び第２外部電極の上部領域においてめっき層が形成されていない領域に高分子層がさらに形成され、且つ前記高分子層はめっき層が形成されていない前記セラミック本体の全体面を覆いながら塗布され、前記第１及び第２内部電極は、前記セラミック本体の第１側面及び第２側面においてめっき層が形成された領域には露出しない、積層セラミックキャパシタ。
（項目２）
前記第１及び第２内部電極は、前記セラミック本体の第１側面及び第２側面の一部領域のみに露出する、項目１に記載の積層セラミックキャパシタ。
（項目３）
複数個のストライプ状の第１内部電極パターンが所定間隔を置いて形成された第１セラミックグリーンシート及び複数個のストライプ状の第２内部電極パターンが所定間隔を置いて形成された第２セラミックグリーンシートを用意する段階と、
前記ストライプ状の第１内部電極パターンと前記ストライプ状の第２内部電極パターンが交差するように前記第１セラミックグリーンシートと前記第２セラミックグリーンシートを積層してセラミックグリーンシート積層体を形成し、前記積層体の上面及び下面のうち少なくとも一面には複数個のセラミックグリーンシートを積層してカバー層を形成する段階と、
前記ストライプ状の第１内部電極パターン及び第２内部電極パターンを横切って第１内部電極及び第２内部電極が一定幅を有し、前記幅方向に前記第１内部電極及び第２内部電極の末端が露出した側面を有するように前記セラミックグリーンシート積層体を切断する段階と、
前記積層体の外側に導電性ペーストを塗布して第１及び第２外部電極を形成する段階と、
前記積層体と前記第１及び第２外部電極上部の一部領域に高分子物質をコーティングする段階と、
前記第１及び第２外部電極上部において高分子物質がコーティングされていない残りの領域にめっき層を形成する段階と、
を含み、
前記高分子物質はめっき層が形成されていない前記積層体の全体面を覆いながら塗布され、前記第１及び第２内部電極は、前記積層体の幅方向においてめっき層が形成された領域には露出しない、積層セラミックキャパシタの製造方法。
（項目４）
前記第１及び第２内部電極は、前記積層体の幅方向の一部領域のみに露出する、項目３に記載の積層セラミックキャパシタの製造方法。

１０セラミック本体
１誘電体層
１１高分子層
２１、２２第１及び第２内部電極
３１、３２全ての外部電極
３１ａ、３２ａ第１及び第２外部電極
３１ｂ、３２ｂめっき層

Claims

対向する第１側面及び第２側面、前記第１側面及び第２側面を連結する第３端面及び第４端面を有するセラミック本体と、
前記セラミック本体の内部に形成され、前記第１側面、第２側面及び第３端面、または第１側面、第２側面及び第４端面に一端が露出する第１及び第２内部電極と、
前記セラミック本体の外側に形成され、前記第１及び第２内部電極と電気的に連結された第１及び第２外部電極と、
前記第１及び第２外部電極の一部領域に形成されためっき層と、を含み、
前記セラミック本体の少なくとも一部と前記第１及び第２外部電極の上部領域においてめっき層が形成されていない領域の少なくとも一部にコーティングされた高分子層を含み、
前記コーティングされた高分子層と前記めっき層が接する地点で前記高分子層が前記めっき層を覆うように配置される、積層セラミックキャパシタ。
前記コーティングされた高分子層は前記セラミック本体の下部に配置される、請求項１に記載の積層セラミックキャパシタ。
前記コーティングされた高分子層は前記セラミック本体の上部に配置される、請求項１または２に記載の積層セラミックキャパシタ。
前記第１及び第２内部電極は、前記セラミック本体の第１側面及び第２側面の一部領域のみに露出する、請求項１から３のいずれか一項に記載の積層セラミックキャパシタ。
前記第１及び第２内部電極は、前記セラミック本体の第１側面及び第２側面においてめっき層が形成された領域には露出しない、請求項１から４のいずれか一項に記載の積層セラミックキャパシタ。