JP2002343649A

JP2002343649A - 積層セラミックチップ部品

Info

Publication number: JP2002343649A
Application number: JP2001151573A
Authority: JP
Inventors: Masabumi Ichikawa; 正文市川; Takayuki Yamabe; 孝之山辺; Hiroshi Mizutsuki; 洋水月
Original assignee: Koa Corp
Current assignee: Koa Corp
Priority date: 2001-05-21
Filing date: 2001-05-21
Publication date: 2002-11-29

Abstract

(57)【要約】（修正有）【課題】チップサイズを有効に利用することで、小型
チップサイズで有りながら、高いインダクタンス値やキ
ャパシタンス値が得られるチップ部品を提供する。【解決手段】セラミック層１１〜１６を積層し、該積層
されたセラミック層の間に内部電極Ｐ_１，Ｐ_２，Ｐ_３が
形成され、該内部電極が角型チップの外部電極２０ａ，
２０ｂに接続された積層セラミックチップ部品におい
て、前記角型チップの端面には、外部電極２０ａ，２０
ｂを形成しない面を備え、該面に内部電極Ｐ_１，Ｐ_２，
Ｐ_３を露出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は積層セラミックチッ
プ部品に係り、特にシート状のセラミック層に内部電極
等の導体パターンを配設し、これを積層して相互に接続
した、インダクタ素子、又はキャパシタ素子等の積層セ
ラミックチップ部品に関する。

【０００２】

【従来の技術】シート状のセラミック層に導体パターン
を配設して、これを積層して角型チップ部品とした積層
セラミックチップ型インダクタ素子やキャパシタ素子等
の電子部品が広く普及している。これらの電子部品にお
いては、これらが装着される電子機器の進歩に伴い、小
型・高密度実装への対応が要求されている。このため、
これらのチップ部品のサイズも、１６０８型（１．６ｍ
ｍ×０．８ｍｍ）から１００５型（１．０ｍｍ×０．５
ｍｍ）が現在の主流となり、更に０６０３型（０．６ｍ
ｍ×０．３ｍｍ）への移行が始まりつつある。

【０００３】しかしながら、これらのチップ型インダク
タ素子やキャパシタ素子においては、チップ面積が小型
化すると、これに伴い、内部電極パターンも小さくせざ
るを得ない。従って、インダクタンス値やキャパシタン
ス値の範囲が狭くなり、Ｑ値も小さくなり、特性が劣化
するという傾向がある。

【０００４】

【発明が解決しようとする課題】本発明は上述した事情
に鑑みて為されたもので、チップサイズを有効に利用す
ることで、小型チップサイズで有りながら、高いインダ
クタンス値やキャパシタンス値が得られるチップ部品を
提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明の積層セラミック
チップ部品は、絶縁体材料、誘電体材料や磁性体材料な
どからなるセラミック層を積層し、該積層されたセラミ
ック層の間に内部電極が形成され、該内部電極が角型チ
ップの外部電極に接続された積層セラミックチップ部品
において、前記角型チップの端面には、前記外部電極を
形成しない面を備え、該面に前記内部電極が露出したこ
とを特徴とする。

【０００６】上述した本発明によれば、角型チップの外
部電極を形成しない面に内部電極を露出することが出来
るので、従来の内部電極をチップ周辺から内側に離隔し
て形成していたのと異なり、内部電極の形成面積を拡張
することが出来る。これにより、チップサイズを最大限
有効に利用することができる。従って、インダクタンス
値やキャパシタンス値を大きくすることができ、これに
伴いＱ値等の特性が向上する。

【０００７】この積層セラミックチップ部品は、長手方
向両側面の端面に外部電極を設けず、該端面（短手方向
端面）に内部電極を露出することが好ましい。これによ
り、内部電極を外部電極を設けないチップ区画の端面ま
で配置することができ、チップサイズの有効利用が図れ
る。

【０００８】また、前記積層セラミックチップ部品は、
上下面（表裏面）を除く四面に外部電極を設けず、該四
面に内部電極を露出するようにしてもよい。これによ
り、内部電極をチップ区画のすべての端面まで配置する
ことができ、さらにチップサイズの有効利用が図れる。

【０００９】また、前記積層セラミックチップ部品は、
角型チップの下面にのみ外部電極を設け、前記角型チッ
プの各端面に内部電極を露出するようにしてもよい。こ
れにより、外部電極の面積が減少することから寄生容量
が減少し、チップ部品としての高周波特性が向上する。

【００１０】また、前記積層セラミックチップ部品は、
インダクタ素子またはキャパシタ素子であることが好ま
しい。これにより、小さなチップサイズに対して大きな
インダクタンス値またはキャパシタンス値が得られる。

【００１１】また、前記内部電極が露出した面には、保
護膜が形成されることが好ましい。これにより、端面に
露出した内部電極が保護され、チップ部品の特性の劣化
等が防止される。保護膜としては、ガラス被膜、または
樹脂の被膜であることが好ましい。

【００１２】

【発明の実施の形態】以下、本発明の実施形態について
添付図面を参照しながら説明する。

【００１３】図１は、本発明の第１の実施形態のインダ
クタ素子を示す。（ａ）は角型チップの全体構成を示し
た斜視図であり、（ｂ）は各セラミック層の分解斜視図
であり、（ｃ）は各セラミック層の上面図である。この
チップ型インダクタ素子は、図１（ａ）に示すようにセ
ラミック層１１−１６が積層圧着して構成され、多数個
取りのシート状積層体を切断することで、個々の角型チ
ップに分離され、高温で焼結することで、角型チップ
（積層体）部品が得られる。外部電極２０ａ，２０ｂ
は、それぞれコの字状に、チップ上面、長手方向両端
面、下面に形成され、外部電極２０ａは引出電極Ｑ_２を
介して螺旋状のコイル導体の一端に接続され、外部電極
２０ｂは引出電極Ｑ_１を介して螺旋状のコイル導体の他
端に接続される。外部電極２０ａ、２０ｂは、長手方向
両端面及び上下面のみにコの字状に設けられ、チップ長
手方向両側面の端面（短手方向端面）には、セラミック
層１３，１４，１５の内部電極Ｐ_１，Ｐ_２，Ｐ_３等が露
出した状態になっている。

【００１４】セラミック層１１−１６においては、導体
パターンＰ_１，Ｐ_２，Ｐ_３が形成され、セラミック層間
には透孔であるビアホールＶ_１…Ｖ_６を介して相互に接
続され、これにより螺旋状のコイル導体からなるインダ
クタ素子が構成される。図１に示す例では、コイル導体
を略１ターン半形成したインダクタ素子について示した
が、これらのセラミック層の層数を増加することで、任
意のターン数のコイル導体を形成可能である。

【００１５】セラミック層１２，１６には引出電極
Ｑ_１，Ｑ_２を備え、この電極Ｑ_１，Ｑ_２は、長手方向両
端のチップ縁部に接するように配置され、チップの両端
面に形成される外部電極に接続される。詳しくは、セラ
ミック層１６の引出電極Ｑ_２には、２個のビアホールＶ
_６，Ｖ_６を備え、チップ下面に形成される外部電極２０
ａにビアホール中に充填される導体を介して接続され
る。同様にセラミック層１２の上層には、ビアホールＶ
_１，Ｖ_１のみを設けたセラミック層１１が配置され、チ
ップ上面の外部電極２０ｂにビアホール中に充填される
導体を通して接続される。

【００１６】ここで、セラミック層１３，１４，１５に
はコの字型またはＬ字型の内部電極Ｐ_１，Ｐ_２，Ｐ_３が
配置され、これらの内部電極は長手方向両側面のチップ
縁部に到達するように配置されている。即ち、これらの
セラミック層を積層して角型チップを構成した際に、長
手方向両側面の端面（短手方向両端面）に内部電極が露
出するように形成されている。一方で、長手方向のチッ
プ縁部に対しては、スペースＬを設け、チップ縁部から
離隔して配置されている。従って、長手方向両端面にお
いては、端面に形成される外部電極に対して距離Ｌを介
して、離隔して配置される。これにより、螺旋状のコイ
ル導体の実質的な磁束の鎖交面積を、従来の図１（ｄ）
に示す全周にわたって距離Ｄだけチップ外周縁部から離
隔して配置していたのに比べて、大きくすることができ
るので、その分だけ単位層当りのインダクタンス値を増
加することができる。

【００１７】図２（ａ）は、本発明の第２の実施形態の
インダクタ素子を示し、図２（ｂ）は各セラミック層の
導体パターンの形成例を示す。このインダクタ素子は、
セラミック層２１−２５の積層体によって構成され、各
セラミック層２１−２５は、それぞれ図２（ｂ）に示す
導体パターンを備えている。なお、セラミック層２５に
ついては表裏面を示す。外部電極２８ａ、２８ｂが角型
チップの上面の長手方向両端部に設けられ、外部電極２
８ｃ、２８ｄが下面の長手方向両端部にそれぞれ設けら
れている。角型チップの４面の端面には外部電極が配設
されていなく、図２（ａ）に示すように各セラミック層
の内部電極Ｐ_１，Ｐ_２，Ｐ_３，Ｐ_４の縁部が露出してい
る。

【００１８】この実施形態においては、セラミック層２
２，２３，２４、２５には、それぞれ図示する形状を有
する内部電極Ｐ_１，Ｐ_２，Ｐ_３，Ｐ_４を備えている。こ
れらの内部電極Ｐ_１，Ｐ_２，Ｐ_３，Ｐ_４は、それぞれチ
ップの区画端縁迄延在している。各セラミック層は、ビ
アホールを備え、そのビアホールに充填された導体によ
り、各内部電極が接続されて、螺旋状のコイル導体が形
成される。即ち、セラミック層２２のビアホールＶ_１は
内部電極Ｐ_１と内部電極Ｐ_２とを接続し、ビアホールＶ
_２は内部電極Ｐ_２と内部電極Ｐ_３とを接続し、ビアホー
ルＶ_３は内部電極Ｐ_３と内部電極Ｐ_４とを接続し、これ
により２ターンの螺旋状導体が形成される。なお、更に
セラミック層２３と２４を繰返し配置することで、任意
のターン数の螺旋状導体コイルを形成できる。ビアホー
ルＶ_４は、外部電極２８ａ、２８ｃと内部電極Ｐ_４とを
接続するためのものである。ビアホールＶ_５は、外部電
極２８ｂ，２８ｄと内部電極Ｐ_１とを接続するためのも
のである。これにより螺旋状のコイル導体の両端部が外
部電極２８ａ，２８ｃと２８ｂ，２８ｄにそれぞれ接続
される。なお、外部電極と内部電極を接続するビアホー
ルは、１個でもよいが、複数個設けることで、接続の信
頼性を高めることができる。

【００１９】図３（ａ）は、本発明の第３の実施形態の
キャパシタ素子を示し、図３（ｂ）（ｃ）（ｄ）は、各
セラミック層の電極パターンの構成例を示す。この実施
形態においては、セラミック層３１，３２，３３は誘導
体層であり、セラミック層３２，３３には図示するよう
な内部電極Ｐ_１，Ｐ_２を備えている。ここで、内部電極
Ｐ_１，Ｐ_２はチップの長手方向の一端Ｘ_１，Ｘ_２を除い
たチップ区画全面まで延在している。図３（ａ）に示す
ように、このキャパシタ素子は、セラミック層３１，３
２，３３，３２，３３の５層を積層したもので、その上
面及び下面に一対の電極３８ａ、３８ｃと３８ｂ，３８
ｄとを備えている。ここで外部電極３８ａと３８ｃと
は、ビアホールＶ_１，Ｖ_３，Ｖ_５に充填された導体を介
して２個のセラミック層３３，３３の内部電極Ｐ_２，Ｐ
_２と導通している。同様に外部電極３８ｂと３８ｄと
は、ビアホールＶ_２，Ｖ_４，Ｖ_６に充填された導体を介
して、２個のセラミック層３２，３２の内部電極Ｐ_１，
Ｐ_１と導通している。そして、図示するように角型チッ
プの上面及び下面のみに外部電極３８ａ，３８ｂ，３８
ｃ，３８ｄが存在し、四面の端面には外部電極が存在せ
ず、内部電極Ｐ_１，Ｐ_２が端面に露出している。

【００２０】なお、セラミック層３２，３３に代えて、
図３（ｃ）に示す内部電極Ｐ_３，Ｐ _４を有するセラミッ
ク層３５，３６を用いるようにしてもよい。この内部電
極Ｐ _３，Ｐ_４は、図示するようにくり抜き部Ａを備え
る。このため、セラミック層３５，３６においては、長
手方向両端部で上層のセラミック層と直接結合するの
で、層間の良好な密着性が得られる。また、図３（ｄ）
は、この変形実施例を示すもので、上記実施例がビアホ
ールを片側各２個備えていたのに対し、ビアホールを片
側各１個としたものである。各内部電極Ｐ_５，Ｐ_６にお
いて、くり抜き部Ａを備え、チップ長手方向両端部で密
着性が向上するという点においても、上記実施例と共通
する。

【００２１】係るキャパシタ素子によるキャパシタンス
値向上の効果を図４により従来例と比較して説明する。
図４（ａ）に示す従来例では、キャパシタ素子の内部電
極パターンは、チップ周縁部から距離Ｄだけマージンを
設けて設計する必要があった。これは、内部電極がチッ
プの端面に露出すると、外部電極と接触して、ショート
を生じる恐れがあるからである。このため、キャパシタ
ンスとして有効に動作する領域は、図中のＢで示す領域
であった。これに対して、本発明のキャパシタ素子によ
れば、図４（ｂ）に示すように内部電極パターンをチッ
プ区画の両端面迄延在させることができる。これによ
り、キャパシタンスとして有効に動作する領域は、図中
のＢ_１で示す領域に拡大できる。即ち、距離Ｄのマージ
ン分だけキャパシタとしての有効動作領域を拡大するこ
とができ、その分キャパシタンス値が向上する。例えば
１００５型（１．０ｍｍ×０．５ｍｍ）においては、距
離Ｌを５０μｍ程度取っていたとすると、有効幅は０．
４ｍｍ以下となる。これに対して、本発明によれば距離
Ｄの２倍だけ間隔を広げることができるので、０．１ｍ
ｍ程度有効面積を拡大できるので、その分のキャパシタ
ンス値を大きくすることができる。この傾向は、チップ
サイズが小さくなるに従い、より顕著となる。

【００２２】図５は、図３の変形例、すなわち本発明の
第４の実施形態のキャパシタ素子を示す。図５（ａ）は
角型チップキャパシタ素子の外観を示し、図５（ｂ）は
各セラミック層の内部電極を示す。この実施形態におい
ては、内部電極Ｐ_１，Ｐ_２を有するセラミック層４２，
４３が交互に積層され、コの字型の外部電極４８ａ，４
８ｂがチップ上面、短手方向両端面、下面に設けられて
いる。長手方向両側面の端面（短手方向の端面）には外
部電極は存在せず、また、ビアホールによる導体の接続
も存在しない。外部電極４８ａは内部電極Ｐ_２，Ｐ_２と
そのチップ長手方向の一方の端面で接続し、外部電極４
８ｂは内部電極Ｐ_１，Ｐ_１とそのチップ長手方向の他方
の端面で接続している。従って、４枚の内部電極Ｐ_１，
Ｐ_２，Ｐ _１，Ｐ_２が交互に積層されたキャパシタ素子が
得られ、拡張した内部電極により、そのチップサイズを
最大限に生かしたキャパシタンス値が得られる。

【００２３】図５（ｃ）は、図５（ｂ）の内部電極パタ
ーンの変形例を示すもので、内部電極Ｐ_３，Ｐ_４がくり
抜き部Ａを備えたセラミック層４５，４６を用いたもの
である。図５（ａ）に示すキャパシタ素子において、セ
ラミック層４２，４３に代えてセラミック層４５，４６
を用いることで、チップ長手方向両端部においてセラミ
ック層が直接結合し、これにより層間で良好な密着性が
得られる。

【００２４】図６は、本発明の第５の実施形態のインダ
クタ素子を示す。この実施形態は、図１及び図２に示す
インダクタ素子の変形実施例であり、外部電極５８ａ，
５８ｂを底面にのみ配置したフィレットレス形のチップ
実装に好適な構造である。係る構造によれば、外部電極
の面積が少ないので、浮遊容量が少なく、良好な高周波
特性が得られる。

【００２５】このインダクタ素子は、コの字型の内部電
極Ｐ_１を有するセラミック層５１と、略Ｌ字型の内部電
極Ｐ_２を有するセラミック層５２と、同様に略Ｌ字型の
内部電極Ｐ_３を有するセラミック層５３と、次に上記セ
ラミック層５２，５３を繰返し配置して、合計５層を積
層したものである。外部電極５８ａは、ビアホールＶ _３
を通して内部電極Ｐ_３の一端と接続し、内部電極Ｐ_３の
他端はビアホールＶ_２を通して内部電極Ｐ_２の一端と接
続し、内部電極Ｐ_２の他端はビアホールＶ_１を通して内
部電極Ｐ_１の一端と接続し、内部電極Ｐ_１の他端はビア
ホールＶ_４，Ｖ _５，Ｖ_６を通して外部電極５８ｂと接続
している。従って、外部電極５８ａ，５８ｂ間には約２
ターン半のコイル導体が接続され、この導体コイルはチ
ップの４面の端面に内部電極が露出しているので、チッ
プサイズを最大限に生かしたコイル導体の配置が行なえ
る。なお、最上層５０は、ガラス層又はセラミック層の
保護層を設けてもよい。また、空芯インダクタ等の極性
を有するものでは、最上層５０に極性表示等の捺印を施
すこともできる。

【００２６】図７乃至図９は、本発明の第６の実施形態
の水平螺旋構造のインダクタ素子を示す。図７におい
て、左側からセラミック層６１乃至６４を積層し、一方
の電極引出部を形成する。次に、螺旋状コイル導体部を
構成する内部電極Ｐ_１，Ｐ_２を有するセラミック層６
５，６６を繰返し積層する。次に、セラミック層６７乃
至６９を積層し、右側の他方の電極引出部を形成する。
ここでコの字型の内部電極Ｐ_１はビアホールＶ_１を通し
てコの字型の内部電極Ｐ_２の一端に接続し、これにより
１ターン分のコイル導体が形成される。セラミック層６
２，６９は、それぞれ引出電極Ｐ_３，Ｐ_４を備え、上下
のチップ端部で外部電極７０ａ，７０ｂ，７０ｃ，７０
ｄにそれぞれ接続される。即ち、このインダクタ素子に
おいては、外部電極は角型チップの上下面にのみ形成
し、チップの長手方向両側面の端面に配置せず、ここに
は内部電極が露出した構造としている。これにより、チ
ップサイズを有効に利用することができ、インダクタン
ス値、Ｑ値等を向上させることができる。

【００２７】図８は、図７に示すインダクタ素子の変形
実施例である。図７に示すインダクタ素子と相違する点
は、セラミック層６２，６９に備えた引出電極Ｐ_３，Ｐ
_４がＩ字型であるのに対して、セラミック層６２Ａ，６
９Ａに備えた引出電極Ｐ_３１、Ｐ_４１が田の字型である
点である。このため、チップの長手方向両端部に設けた
外部電極７１ａ、７１ｂがチップの４面を鉢巻状に巻く
ように設けられている。また、内部電極Ｐ_１，Ｐ_２はそ
の中央部がセラミック層６５，６６のチップ縁部まで拡
大されている。この実施形態においても、外部電極を除
くチップ胴部の４面の端面に外部電極を設けず、該端面
に内部電極を露出した構造は上述の実施形態と同様であ
る。

【００２８】図９は、図８に示すインダクタ素子の変形
実施例である。図８に示すインダクタ素子と相違する点
は、セラミック層６４，６５，６６において、ビアホー
ルＶ _３，Ｖ_４，Ｖ_５を半割状としてチップ端面に露出し
た点である。これにより、内部電極Ｐ_１，Ｐ_２等の接続
がチップ端面に露出した状態で行われ、内部電極のビア
ホール形成のためのスペースが縮小される。従って、内
部電極の実質的な線幅の確保が容易となり、特性の向上
につながる。

【００２９】図１０は、本発明の第８の実施形態のイン
ダクタ素子を示す。この実施形態においては、例えば１
００５型（１．０ｍｍ×０．５ｍｍ）程度のチップサイ
ズに２個のコイル導体を周回し、これを最上部の内部電
極Ｐ_３で直列に接続したものである。外部電極８８ａ，
８８ｂを角型チップの底面にのみ備えた、いわゆるフィ
レットレス型の実装構造に対応したものである。角型チ
ップの４面の端面には、外部電極は配置されておらず、
これらの端面には内部電極が露出している。即ち、内部
電極はチップサイズを有効に利用するように、チップ端
面まで延在しているため、小さなチップサイズにコイル
２個分を収納することが可能となる。

【００３０】この実施形態においては、図１０（ａ）
（ｂ）（ｃ）を参照して、セラミック層８５の下面（裏
面）に外部電極８８ａが設けられ、ビアホールＶ_１，Ｖ
_２を介してセラミック層８４の内部電極Ｐ_１に接続さ
れ、内部電極Ｐ_１の他端はビアホールＶ_３を介してセラ
ミック層８３の内部電極Ｐ_２に接続され、内部電極Ｐ_２
の他端はビアホールＶ_４を介してセラミック層８２の内
部電極Ｐ_３に接続される。内部電極Ｐ_３の中間部迄で、
略１ターン半の螺旋状コイル導体が形成される。内部電
極Ｐ_３の他端は、ビアホールＶ_５を介してセラミック層
８３の内部電極Ｐ_４に接続され、内部電極Ｐ_４の他端は
ビアホールＶ_６を介してセラミック層８４の内部電極Ｐ
_５に接続され、内部電極Ｐ_５の他端はビアホールＶ_７，
Ｖ_８を介してセラミック層８５の下面（裏面）の外部電
極８８ｂに接続される。内部電極Ｐ_３の中間部から、略
１ターン半の螺旋状コイル導体が形成され、外部電極８
８ｂに接続される。なお、最上層のセラミック層８１は
保護層またはマーキング表示層としての機能を果たして
いる。

【００３１】図１０（ｄ）は、上記実施形態の変形内部
電極パターン例を示す。この実施形態は、セラミック層
９３，９４に、角型チップ内に外側と内側の２個の螺旋
状コイル導体を形成し、最上部の内部電極Ｐ_３でこれら
を直列に接続したものである。上記実施形態と同様に、
外部電極９８ａ，９８ｂを角型チップの底面のセラミッ
ク層９６の下面にのみ備えている。角型チップの４面の
端面には、外部電極は配置されておらず、これらの端面
には内部電極が露出していることで、チップサイズを有
効に利用するようにしている点も上記各実施形態と同様
である。

【００３２】この実施形態においては、セラミック層９
６の下面に外部電極９８ａが設けられ、ビアホール
Ｖ_１，Ｖ_２，Ｖ_３を介してセラミック層９４の内部電極
Ｐ_１に接続され、内部電極Ｐ_１の他端はビアホールＶ_４
を介してセラミック層９３の内部電極Ｐ_２に接続され、
内部電極Ｐ_２の他端はビアホールＶ_５を介してセラミッ
ク層９２の内部電極Ｐ_３に接続される。内部電極Ｐ_３の
中間部迄で、略１ターン半の螺旋状コイル導体が角型チ
ップの外周側に形成される。内部電極Ｐ_３の他端は、ビ
アホールＶ_６を介してセラミック層９３の内周側の内部
電極Ｐ_４に接続され、内部電極Ｐ_４の他端はビアホール
Ｖ_７を介してセラミック層９４の内周側の内部電極Ｐ_５
に接続され、内部電極Ｐ_５の他端はビアホールＶ_８を介
してセラミック層９５の内部電極Ｐ_６に接続され、更に
ビアホールＶ_９，Ｖ_１０を介してセラミック層９６の下
面の外部電極９８ｂに接続される。内周側コイルにおい
ても、内部電極Ｐ_３の中間部から、略２ターンの螺旋状
コイル導体が形成される。なお、最上層のセラミック層
９１は保護層またはマーキング表示層としての機能を果
たしていることも上記実施形態と同様である。なお、こ
れらの実施形態において、セラミック層８３，８４また
は９３，９４を繰返し配置することで、任意のコイル導
体のターン数が得られるとことも、上記実施形態と同様
である。

【００３３】上記各実施形態において、内部電極が露出
した端面には、ガラス層又は樹脂層からなる保護被膜が
形成される。ガラスの保護被膜としては、例えば硼珪酸
ガラス等の被膜が好適である。又、樹脂の保護被膜とし
ては、例えばアクリル樹脂、エポキシ樹脂、フェノール
樹脂等の被膜が好適である。

【００３４】次に、上記各実施形態の積層セラミックチ
ップ部品の製造工程についてその概要を説明する。ま
ず、磁性材料、誘電体材料もしくは絶縁体材料からなる
セラミックグリーンシートを準備し、ここに内部電極パ
ターンをスクリーン印刷等により形成する。内部電極と
しては、例えばＡｇペースト、又はＡｇ−Ｐｄペースト
等を用いるのが一般的である。各グリーンシートには、
レーザ法又は機械的パンチングにより所定位置にビアホ
ールを形成する。そして、この内部電極パターン等を印
刷したセラミックグリーンシートを上記各実施形態に示
すように積層圧着する。

【００３５】上記グリーンシートには、多数の内部電極
パターンがマトリクス状に配列されているので、これを
各チップ領域に対応する区画にダイシングする。そし
て、高温で焼成することで、セラミックグリーンシート
がセラミック層の焼結体となり、印刷により形成された
電極ペーストパターンが金属の電極層となる。次に、外
部電極として印刷法、又はスパッタリング等により下地
金属を形成し、その上にＮｉめっき及びＳｎめっき等を
行い、これにより外部電極を形成する。

【００３６】露出した内部電極を被覆する保護膜は、上
記ダイシング後、又は焼成後にガラス材を所定の端面に
被覆して、比較的低温で焼成することにより形成するこ
とができる。また、保護膜として樹脂膜を用いる場合に
は、外部電極としての下地電極を形成後に樹脂ペースト
を所定の端面に塗布し、これを加温硬化して樹脂膜と
し、その後、Ｎｉめっき、Ｓｎめっき等を行うようにす
ることができる。

【００３７】露出した内部電極を被覆する保護膜の形成
方法の他の例として、セラミックグリーンシートにガラ
ス成分を含有するシートを用い、焼成時にガラス成分を
チップの表面に析出させて（浮き出させて）、内部電極
の露出部をこのガラスで被覆し、ガラス保護膜として形
成させるようにすることもできる。

【００３８】なお、上記実施の形態において、各種実施
例を示したが、本発明の趣旨を逸脱することなく種々の
変形実施例が可能なことは勿論である。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
狭小なチップサイズを最大限有効に活用することが出
来、これにより狭小なチップサイズでも、インダクタン
ス値やキャパシタンス値等の良好な特性が得られる積層
セラミックチップ部品を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のインダクタ素子の、
（ａ）は外観を示す斜視図であり、（ｂ）は各セラミッ
ク層の分解斜視図であり、（ｃ）は各セラミック層の上
面図であり、（ｄ）は比較のための従来例の内部電極を
示すセラミック層の上面図である。

【図２】本発明の第２の実施形態のインダクタ素子の、
（ａ）は外観を示す斜視図であり、（ｂ）は各セラミッ
ク層の上面図である。

【図３】本発明の第３の実施形態のインダクタ素子の、
（ａ）は外観を示す斜視図であり、（ｂ）は各セラミッ
ク層の上面図であり、（ｃ）はその変形例を示す上面図
であり、（ｄ）は更にその変形例を示す上面図である。

【図４】キャパシタ素子におけるキャパシタンス値向上
の説明に付する図であり、（ａ）は従来例を示し、
（ｂ）は本発明の実施例を示す。

【図５】本発明の第４の実施形態のキャパシタ素子を示
す図であり、（ａ）は外観を示す斜視図であり、（ｂ）
は各セラミック層の電極パターンの配置例を示す上面図
であり、（ｃ）はその変形例の上面図である。

【図６】本発明の第５の実施形態のインダクタ素子を示
す図であり、（ａ）は外観を示す斜視図であり、（ｂ）
は各セラミック層の電極パターンの配置例を示す上面図
である。

【図７】本発明の第６の実施形態のインダクタ素子を示
す図であり、（ａ）は外観を示す斜視図であり、（ｂ）
は各セラミック層の電極パターンの配置例を示す上面図
である。

【図８】図７の実施形態の変形例を示し、（ａ）は外観
を示す斜視図であり、（ｂ）は各セラミック層の電極パ
ターンの配置例を示す上面図である。

【図９】更に図８の実施形態の変形例を示し、（ａ）は
外観を示す斜視図であり、（ｂ）は各セラミック層の電
極パターンの配置例を示す上面図である。

【図１０】本発明の第８の実施形態のインダクタ素子を
示し、（ａ）は外観の斜視図であり、（ｂ）は各セラミ
ック層の分解斜視図であり、（ｃ）は各セラミック層の
電極パターンの配置例を示す上面図であり、（ｄ）はそ
の変形例を示す上面図である。

【符号の説明】

１１，１２，１３，１４，１５，１６セラミック層２０ａ，２０ｂ外部電極Ｐ_１，Ｐ_２，Ｐ_３内部電極Ｑ_１，Ｑ_２引出電極Ｄマージン部

フロントページの続き (72)発明者水月洋長野県上伊那郡箕輪町大字中箕輪14016 コーア株式会社内Ｆターム(参考） 5E001 AB03 AC02 AF06 AG00 5E070 AA01 AA05 AB01 CB03 CB13 EA01 5E082 AA01 AB03 BC39 EE11 FG26 GG10 HH43 JJ03

Claims

【特許請求の範囲】

【請求項１】セラミック層を積層し、該積層されたセ
ラミック層の間に内部電極が形成され、該内部電極が角
型チップの外部電極に接続された積層セラミックチップ
部品において、前記角型チップの端面には、前記外部電極を形成しない
面を備え、該面に前記内部電極が露出したことを特徴と
する積層セラミックチップ部品。
【請求項２】前記積層セラミックチップ部品は、長手
方向両側面の端面に外部電極を設けず、該端面に内部電
極を露出したことを特徴とする請求項１に記載の積層セ
ラミックチップ部品。
【請求項３】前記積層セラミックチップ部品は、上下
面を除く四面の端面に外部電極を設けず、該端面に内部
電極を露出したことを特徴とする請求項１に記載の積層
セラミックチップ部品。
【請求項４】前記積層セラミックチップ部品は、角型
チップの下面にのみ外部電極を設け、前記角型チップの
各端面に内部電極を露出したことを特徴とする請求項１
に記載の積層セラミックチップ部品。
【請求項５】前記積層セラミックチップ部品は、イン
ダクタ素子であることを特徴とする請求項１乃至４のい
ずれかに記載の積層セラミックチップ部品。
【請求項６】前記積層セラミックチップ部品は、キャ
パシタ素子であることを特徴とする請求項１乃至４のい
ずれかに記載の積層セラミックチップ部品。
【請求項７】前記内部電極が露出した面に、保護膜が
形成されたことを特徴とする請求項１乃至６のいずれか
に記載の積層セラミックチップ部品。
【請求項８】前記角型チップ内に、２個の螺旋状コイ
ル導体を備え、該２個のコイル導体が最上層の内部電極
で直列に接続されたことを特徴とする請求項４に記載の
積層セラミックチップ部品。