JP2003282327A - 積層セラミックチップ部品およびその製造方法 - Google Patents
積層セラミックチップ部品およびその製造方法Info
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- JP2003282327A JP2003282327A JP2002088952A JP2002088952A JP2003282327A JP 2003282327 A JP2003282327 A JP 2003282327A JP 2002088952 A JP2002088952 A JP 2002088952A JP 2002088952 A JP2002088952 A JP 2002088952A JP 2003282327 A JP2003282327 A JP 2003282327A
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Abstract
(57)【要約】
【課題】 チップサイズを有効に利用することで、小型
のチップサイズで有りながら、高いインダクタンス値や
キャパシタンス値が得られるチップ部品及びその製造方
法を提供する。 【解決手段】 セラミック層を積層して角型チップを形
成し、該積層されたセラミック層の間に内部電極３２，
３３，３４，３５が形成され、該内部電極が角型チップ
の外部電極１，２に接続された積層セラミックチップ部
品において、前記外部電極への引出電極３１，３６は焼
成時の縮率が小さく、前記内部電極３２，３３，３４，
３５は焼成時の縮率が大きい材料を用いた。
のチップサイズで有りながら、高いインダクタンス値や
キャパシタンス値が得られるチップ部品及びその製造方
法を提供する。 【解決手段】 セラミック層を積層して角型チップを形
成し、該積層されたセラミック層の間に内部電極３２，
３３，３４，３５が形成され、該内部電極が角型チップ
の外部電極１，２に接続された積層セラミックチップ部
品において、前記外部電極への引出電極３１，３６は焼
成時の縮率が小さく、前記内部電極３２，３３，３４，
３５は焼成時の縮率が大きい材料を用いた。
Description
【０００１】
【発明の属する技術分野】本発明は積層セラミックチッ
プ部品に係り、特にシート状のセラミック層に内部電極
等の導体パターンを配設し、これを積層して相互に接続
した、インダクタ素子、又はキャパシタ素子等の積層セ
ラミックチップ部品及びその製造方法に関する。
プ部品に係り、特にシート状のセラミック層に内部電極
等の導体パターンを配設し、これを積層して相互に接続
した、インダクタ素子、又はキャパシタ素子等の積層セ
ラミックチップ部品及びその製造方法に関する。
【０００２】
【従来の技術】シート状のセラミック層に導体パターン
を配設して、これを積層して角型チップ部品とした積層
セラミックチップ型インダクタ素子やキャパシタ素子等
の電子部品が広く普及している。これらの電子部品にお
いては、これらが装着される電子機器の進歩に伴い、小
型・高密度実装への対応が要求されている。このため、
これらのチップ部品のサイズも、１６０８型（１．６ｍ
ｍ×０．８ｍｍ）から１００５型（１．０ｍｍ×０．５
ｍｍ）が現在の主流となり、更に０６０３型（０．６ｍ
ｍ×０．３ｍｍ）への移行が進行している。
を配設して、これを積層して角型チップ部品とした積層
セラミックチップ型インダクタ素子やキャパシタ素子等
の電子部品が広く普及している。これらの電子部品にお
いては、これらが装着される電子機器の進歩に伴い、小
型・高密度実装への対応が要求されている。このため、
これらのチップ部品のサイズも、１６０８型（１．６ｍ
ｍ×０．８ｍｍ）から１００５型（１．０ｍｍ×０．５
ｍｍ）が現在の主流となり、更に０６０３型（０．６ｍ
ｍ×０．３ｍｍ）への移行が進行している。
【０００３】しかしながら、これらのチップ型インダク
タ素子やキャパシタ素子においては、チップ面積が小型
化すると、これに伴い、内部電極パターンも小さくせざ
るを得ない。従って、インダクタンス値やキャパシタン
ス値の範囲が狭くなり、抵抗分が増加してＱ値も小さく
なり、特性が劣化するという傾向がある。
タ素子やキャパシタ素子においては、チップ面積が小型
化すると、これに伴い、内部電極パターンも小さくせざ
るを得ない。従って、インダクタンス値やキャパシタン
ス値の範囲が狭くなり、抵抗分が増加してＱ値も小さく
なり、特性が劣化するという傾向がある。
【０００４】
【発明が解決しようとする課題】本発明は上述した事情
に鑑みて為されたもので、チップサイズを有効に利用す
ることで、小型のチップサイズで有りながら、高いイン
ダクタンス値やキャパシタンス値が得られるチップ部品
及びその製造方法を提供することを目的とする。
に鑑みて為されたもので、チップサイズを有効に利用す
ることで、小型のチップサイズで有りながら、高いイン
ダクタンス値やキャパシタンス値が得られるチップ部品
及びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の積層セラミック
チップ部品は、セラミック層を積層して角型チップを形
成し、該積層されたセラミック層の間に内部電極が形成
され、該内部電極が角型チップの外部電極に接続された
積層セラミックチップ部品において、前記外部電極への
引出電極は焼成時の縮率が小さく、前記内部電極は焼成
時の縮率が大きい材料を用いたことを特徴とする。ここ
で、前記角型チップの端面には、前記外部電極を形成し
ない面を備え、該面に前記内部電極が露出可能とするこ
とができる。
チップ部品は、セラミック層を積層して角型チップを形
成し、該積層されたセラミック層の間に内部電極が形成
され、該内部電極が角型チップの外部電極に接続された
積層セラミックチップ部品において、前記外部電極への
引出電極は焼成時の縮率が小さく、前記内部電極は焼成
時の縮率が大きい材料を用いたことを特徴とする。ここ
で、前記角型チップの端面には、前記外部電極を形成し
ない面を備え、該面に前記内部電極が露出可能とするこ
とができる。
【０００６】上述した本発明によれば、角型チップの外
部電極を形成しない面に内部電極を露出することが出来
るので、従来の内部電極をチップ周辺から内側に離隔し
て形成していたのと異なり、内部電極の形成面積を拡張
することが出来る。内部電極に焼成時の縮率がより大き
い導体ペーストを用いることにより、焼成後収縮した導
体表面に周囲の素材の成分が流出し、または析出して導
体表面を被覆する。このことにより、チップサイズを最
大限有効に利用することができる。従って、チップサイ
ズに対してインダクタンス値やキャパシタンス値を大き
くすることができ、これに伴いＱ値等の特性が向上す
る。
部電極を形成しない面に内部電極を露出することが出来
るので、従来の内部電極をチップ周辺から内側に離隔し
て形成していたのと異なり、内部電極の形成面積を拡張
することが出来る。内部電極に焼成時の縮率がより大き
い導体ペーストを用いることにより、焼成後収縮した導
体表面に周囲の素材の成分が流出し、または析出して導
体表面を被覆する。このことにより、チップサイズを最
大限有効に利用することができる。従って、チップサイ
ズに対してインダクタンス値やキャパシタンス値を大き
くすることができ、これに伴いＱ値等の特性が向上す
る。
【０００７】また、本発明の積層セラミックチップ部品
の製造方法は、セラミックグリーンシートに導体パター
ンを形成し、複数枚の該グリーンシートを積層圧着し、
各チップ領域に対応する区画にダイシングして焼成し、
外部電極を形成する積層セラミックチップ部品の製造方
法において、前記導体パターンのうち、内部電極を形成
する導体ペーストは、焼成時の縮率が大きくなるように
調整したものを用い、引出電極部を形成する導体ペース
トは焼成時の縮率が小さくなるように調整したものを用
いることを特徴とする。
の製造方法は、セラミックグリーンシートに導体パター
ンを形成し、複数枚の該グリーンシートを積層圧着し、
各チップ領域に対応する区画にダイシングして焼成し、
外部電極を形成する積層セラミックチップ部品の製造方
法において、前記導体パターンのうち、内部電極を形成
する導体ペーストは、焼成時の縮率が大きくなるように
調整したものを用い、引出電極部を形成する導体ペース
トは焼成時の縮率が小さくなるように調整したものを用
いることを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明の実施形態について
添付図面を参照しながら説明する。
添付図面を参照しながら説明する。
【０００９】図１は、本発明の実施形態のインダクタ素
子を示し、角型チップの全体構成を示した斜視図であ
る。このチップ型インダクタ素子は、図２に示すように
セラミック層が複数枚Ｓ１〜Ｓｎを積層圧着して構成さ
れる。外部電極１，２は、それぞれコの字状に、チップ
上面、長手方向両端面、下面に形成され、外部電極１は
引出電極３１を介して螺旋状のコイル導体の一端に接続
され、外部電極２は引出電極３６を介して螺旋状のコイ
ル導体の他端に接続される。
子を示し、角型チップの全体構成を示した斜視図であ
る。このチップ型インダクタ素子は、図２に示すように
セラミック層が複数枚Ｓ１〜Ｓｎを積層圧着して構成さ
れる。外部電極１，２は、それぞれコの字状に、チップ
上面、長手方向両端面、下面に形成され、外部電極１は
引出電極３１を介して螺旋状のコイル導体の一端に接続
され、外部電極２は引出電極３６を介して螺旋状のコイ
ル導体の他端に接続される。
【００１０】図３（ａ）〜（ｈ）に示すように、セラミ
ック層Ｓ２−Ｓ７においては、内部電極３２，３３，３
４，３５、および引出電極３１，３６が形成され、セラ
ミック層間には透孔であるビアホールＡ，Ｃ，Ｅ，Ｆ，
Ｉを介して相互に接続され、これにより螺旋状のコイル
導体からなるインダクタ素子が構成される。チップ長手
方向両側面の端面（短手方向端面）には、セラミック層
Ｓ３，Ｓ４，Ｓ５，Ｓ ６の内部電極３２，３３，３４，
３５等が露出した状態になっている。図３に示す例で
は、コイル導体を略３ターン形成したインダクタ素子に
ついて示したが、これらのセラミック層の層数を増加す
ることで、任意のターン数のコイル導体を形成可能であ
る。
ック層Ｓ２−Ｓ７においては、内部電極３２，３３，３
４，３５、および引出電極３１，３６が形成され、セラ
ミック層間には透孔であるビアホールＡ，Ｃ，Ｅ，Ｆ，
Ｉを介して相互に接続され、これにより螺旋状のコイル
導体からなるインダクタ素子が構成される。チップ長手
方向両側面の端面（短手方向端面）には、セラミック層
Ｓ３，Ｓ４，Ｓ５，Ｓ ６の内部電極３２，３３，３４，
３５等が露出した状態になっている。図３に示す例で
は、コイル導体を略３ターン形成したインダクタ素子に
ついて示したが、これらのセラミック層の層数を増加す
ることで、任意のターン数のコイル導体を形成可能であ
る。
【００１１】セラミック層Ｓ２，Ｓ７には引出電極３
１，３６を備え、この電極３１，３６は、長手方向両端
のチップ縁部に接するように配置され、チップの両端面
に形成される外部電極に接続される。詳しくは、セラミ
ック層Ｓ２の引出電極３１は、チップの上面、側面、下
面にコの字に形成される外部電極１に一端が接続され、
ビアホールＡ中に充填された導体を介して内部電極３２
に他端が接続される。同様にセラミック層Ｓ７には、チ
ップ縁部に接する引出電極３６が配置されている。引出
電極３６の一端はチップの上面、側面、下面にコの字に
形成される外部電極2に接続され、他端はビアホールＩ
を介して内部電極３５に接続される。
１，３６を備え、この電極３１，３６は、長手方向両端
のチップ縁部に接するように配置され、チップの両端面
に形成される外部電極に接続される。詳しくは、セラミ
ック層Ｓ２の引出電極３１は、チップの上面、側面、下
面にコの字に形成される外部電極１に一端が接続され、
ビアホールＡ中に充填された導体を介して内部電極３２
に他端が接続される。同様にセラミック層Ｓ７には、チ
ップ縁部に接する引出電極３６が配置されている。引出
電極３６の一端はチップの上面、側面、下面にコの字に
形成される外部電極2に接続され、他端はビアホールＩ
を介して内部電極３５に接続される。
【００１２】この実施形態においては、セラミック層Ｓ
３−Ｓ６には図３（ｃ）〜（ｆ）に示す形状を有する内
部電極３２，３３，３４，３５が配置され、各セラミッ
ク層は、ビアホールを備え、そのビアホールに充填され
た導体により、各内部電極が接続されて、螺旋状のコイ
ル導体が形成される。即ち、セラミック層Ｓ４のビアホ
ールＣは内部電極３２と内部電極３３とを接続し、ビア
ホールＥは内部電極３３と内部電極３４とを接続し、ビ
アホールＦは内部電極３４と内部電極３５とを接続し、
これにより３ターンの螺旋状導体コイルが形成される。
なお、更にセラミック層Ｓ３−Ｓ６を繰返し配置するこ
とで、任意のターン数の螺旋状導体コイルを形成でき
る。ビアホールＡは、外部電極１への引出電極３１と内
部電極３２とを接続するためのものである。ビアホール
Ｉは、外部電極２への引出電極３６と内部電極３５とを
接続するためのものである。これにより螺旋状のコイル
導体の両端部が外部電極１，２にそれぞれ接続される。
なお、ビアホールは、一層あたり１個でもよいが、複数
個設けることで、接続の信頼性を高めることができる。
３−Ｓ６には図３（ｃ）〜（ｆ）に示す形状を有する内
部電極３２，３３，３４，３５が配置され、各セラミッ
ク層は、ビアホールを備え、そのビアホールに充填され
た導体により、各内部電極が接続されて、螺旋状のコイ
ル導体が形成される。即ち、セラミック層Ｓ４のビアホ
ールＣは内部電極３２と内部電極３３とを接続し、ビア
ホールＥは内部電極３３と内部電極３４とを接続し、ビ
アホールＦは内部電極３４と内部電極３５とを接続し、
これにより３ターンの螺旋状導体コイルが形成される。
なお、更にセラミック層Ｓ３−Ｓ６を繰返し配置するこ
とで、任意のターン数の螺旋状導体コイルを形成でき
る。ビアホールＡは、外部電極１への引出電極３１と内
部電極３２とを接続するためのものである。ビアホール
Ｉは、外部電極２への引出電極３６と内部電極３５とを
接続するためのものである。これにより螺旋状のコイル
導体の両端部が外部電極１，２にそれぞれ接続される。
なお、ビアホールは、一層あたり１個でもよいが、複数
個設けることで、接続の信頼性を高めることができる。
【００１３】ここで、セラミック層Ｓ３−Ｓ６にはコの
字型またはスパイラル型の内部電極３２，３３，３４，
３５が配置され、これらの内部電極は長手方向両側面の
チップ縁部に到達するように配置されている。即ち、こ
れらのセラミック層を積層して角型チップを構成した際
に、長手方向両側面の端面（短手方向両端面）に内部電
極が露出可能に形成されている。一方で、長手方向のチ
ップ縁部に対しては、スペースｂを設け、チップ縁部か
ら離隔して配置されている。従って、長手方向両端面に
おいては、端面に形成される外部電極に対して距離ｂだ
け、離隔して配置される。これにより、螺旋状のコイル
導体の実質的な磁束の鎖交面積を、従来の図５に示す全
周にわたって距離ａと距離ｂだけチップ外周縁部から離
隔して配置していたのに比べて、大きくすることができ
るので、その分だけ単位層当りのインダクタンス値を増
加することができる。
字型またはスパイラル型の内部電極３２，３３，３４，
３５が配置され、これらの内部電極は長手方向両側面の
チップ縁部に到達するように配置されている。即ち、こ
れらのセラミック層を積層して角型チップを構成した際
に、長手方向両側面の端面（短手方向両端面）に内部電
極が露出可能に形成されている。一方で、長手方向のチ
ップ縁部に対しては、スペースｂを設け、チップ縁部か
ら離隔して配置されている。従って、長手方向両端面に
おいては、端面に形成される外部電極に対して距離ｂだ
け、離隔して配置される。これにより、螺旋状のコイル
導体の実質的な磁束の鎖交面積を、従来の図５に示す全
周にわたって距離ａと距離ｂだけチップ外周縁部から離
隔して配置していたのに比べて、大きくすることができ
るので、その分だけ単位層当りのインダクタンス値を増
加することができる。
【００１４】内部電極３２，３３，３４，３５を形成す
る導体ペーストは、焼成時の縮率が大きくなるように調
整したものを用いる。また、引出電極３１，３６を形成
する導体ペーストは焼成時の縮率が小さくなるように調
整したものを用いる。即ち、導体ペーストパターンは、
スクリーン印刷で形成した後、積層・焼成の工程により
一般に収縮する。この縮率は−１５〜２０％程度であ
る。従って、内部電極を形成する導体ペーストは、セラ
ミック素体の縮率−１０％程度のものを用い、引出電極
を形成する導体ペーストは、セラミック素体の縮率とほ
ぼ同等か＋５％程度のものを用いる。内部電極を形成す
る導体ペーストは、粒径の小さな銀（Ａｇ）粒子を主成
分としたものを用いることで、縮率の大きなものを作れ
る。引出電極を形成する導体ペーストは、粒径の小さな
銀（Ａｇ）粒子と粒径の大きな銀（Ａｇ）粒子を混合し
たものを用いることで、結晶性を良好にして縮率の小さ
なものを作れる。
る導体ペーストは、焼成時の縮率が大きくなるように調
整したものを用いる。また、引出電極３１，３６を形成
する導体ペーストは焼成時の縮率が小さくなるように調
整したものを用いる。即ち、導体ペーストパターンは、
スクリーン印刷で形成した後、積層・焼成の工程により
一般に収縮する。この縮率は−１５〜２０％程度であ
る。従って、内部電極を形成する導体ペーストは、セラ
ミック素体の縮率−１０％程度のものを用い、引出電極
を形成する導体ペーストは、セラミック素体の縮率とほ
ぼ同等か＋５％程度のものを用いる。内部電極を形成す
る導体ペーストは、粒径の小さな銀（Ａｇ）粒子を主成
分としたものを用いることで、縮率の大きなものを作れ
る。引出電極を形成する導体ペーストは、粒径の小さな
銀（Ａｇ）粒子と粒径の大きな銀（Ａｇ）粒子を混合し
たものを用いることで、結晶性を良好にして縮率の小さ
なものを作れる。
【００１５】図４は、焼成前と焼成後の内部電極のサイ
ズ変化について図３（ｃ）の拡大図を用いて説明するも
のである。即ち、内部電極を形成する導体ペーストには
縮率が大きくなるように調整されたものが使用されて、
内部電極の焼成前のパターン３２’が焼成後にパターン
３２に縮んでいる様子が示されている。焼成時に内部電
極パターンがセラミック素体よりも大きく収縮するの
で、相対的に内部電極がチップ内部側に引き込まれ、セ
ラミック素体に含まれているガラスが浮き出して、焼結
後にセラミック素体と同じか少し外側にでるので、内部
電極の露出部をコートすることができる。これに対して
引出電極３１，３６は、縮率が小さいので、焼成後にセ
ラミック素体と同じか少し外側に出るので、内部電極お
よび外部電極との接続を確実に行うことができる。
ズ変化について図３（ｃ）の拡大図を用いて説明するも
のである。即ち、内部電極を形成する導体ペーストには
縮率が大きくなるように調整されたものが使用されて、
内部電極の焼成前のパターン３２’が焼成後にパターン
３２に縮んでいる様子が示されている。焼成時に内部電
極パターンがセラミック素体よりも大きく収縮するの
で、相対的に内部電極がチップ内部側に引き込まれ、セ
ラミック素体に含まれているガラスが浮き出して、焼結
後にセラミック素体と同じか少し外側にでるので、内部
電極の露出部をコートすることができる。これに対して
引出電極３１，３６は、縮率が小さいので、焼成後にセ
ラミック素体と同じか少し外側に出るので、内部電極お
よび外部電極との接続を確実に行うことができる。
【００１６】次に、上記実施形態の積層セラミックチッ
プ部品の製造工程について、その概要を説明する。ま
ず、アルミナと硼珪酸ガラスを混合した粉末に有機ビヒ
クル等を加えてペースト状にして、これをドクターブレ
ードによりセラミックグリーンシートに加工する。この
グリーンシートに、金型またはレーザさん孔によりビア
ホールを形成する。次に内部電極パターンをスクリーン
印刷等により形成してビアホールには導体ペーストを充
填する。内部電極としては、縮率が大きくなるように調
整した導体ペーストを用いる。引出電極部には縮率が小
さくなるように調整した導体ペーストを用いる。
プ部品の製造工程について、その概要を説明する。ま
ず、アルミナと硼珪酸ガラスを混合した粉末に有機ビヒ
クル等を加えてペースト状にして、これをドクターブレ
ードによりセラミックグリーンシートに加工する。この
グリーンシートに、金型またはレーザさん孔によりビア
ホールを形成する。次に内部電極パターンをスクリーン
印刷等により形成してビアホールには導体ペーストを充
填する。内部電極としては、縮率が大きくなるように調
整した導体ペーストを用いる。引出電極部には縮率が小
さくなるように調整した導体ペーストを用いる。
【００１７】アルミナと硼珪酸ガラスの混合比は、３
０：７０を用いている。内部電極の形成に用いた導体ペ
ーストは、細かな銀（Ａｇ）粒子を用いることで銀（Ａ
ｇ）含有率を下げて焼成時の反応を活発にして縮率を大
きくしたものである。これに対して引出電極の形成に用
いた導体ペーストは、細かな銀（Ａｇ）粒子と大きな銀
（Ａｇ）粒子を組み合わせることで、結晶性を良好にし
て縮率を抑えたものを用いる。
０：７０を用いている。内部電極の形成に用いた導体ペ
ーストは、細かな銀（Ａｇ）粒子を用いることで銀（Ａ
ｇ）含有率を下げて焼成時の反応を活発にして縮率を大
きくしたものである。これに対して引出電極の形成に用
いた導体ペーストは、細かな銀（Ａｇ）粒子と大きな銀
（Ａｇ）粒子を組み合わせることで、結晶性を良好にし
て縮率を抑えたものを用いる。
【００１８】次に、この内部電極パターン等を印刷した
セラミックグリーンシートを上記実施形態に示すように
積層圧着する。上記グリーンシートの積層体には、多数
の内部電極パターンがマトリクス状に配列されているの
で、これを各チップ領域に対応する区画にダイシングす
る。そして、高温で焼成することで、セラミックグリー
ンシートがセラミック焼結体となり、印刷により形成さ
れた導体ペーストパターンが金属の電極層となる。次
に、外部電極として印刷法、又はスパッタリング等によ
り下地金属を形成し、その上にＮｉめっき及びＳｎめっ
き等を行い、これにより外部電極を形成する。
セラミックグリーンシートを上記実施形態に示すように
積層圧着する。上記グリーンシートの積層体には、多数
の内部電極パターンがマトリクス状に配列されているの
で、これを各チップ領域に対応する区画にダイシングす
る。そして、高温で焼成することで、セラミックグリー
ンシートがセラミック焼結体となり、印刷により形成さ
れた導体ペーストパターンが金属の電極層となる。次
に、外部電極として印刷法、又はスパッタリング等によ
り下地金属を形成し、その上にＮｉめっき及びＳｎめっ
き等を行い、これにより外部電極を形成する。
【００１９】チップの端面を被覆する保護膜は、上記ダ
イシング後、又は焼成後にガラス材を所定の端面に被覆
して、比較的低温で焼成することにより、必要に応じて
形成することができる。また、保護膜として樹脂膜を用
いる場合には、外部電極としての下地電極を形成後に樹
脂ペーストを所定の端面に塗布し、これを加温硬化して
形成できる。
イシング後、又は焼成後にガラス材を所定の端面に被覆
して、比較的低温で焼成することにより、必要に応じて
形成することができる。また、保護膜として樹脂膜を用
いる場合には、外部電極としての下地電極を形成後に樹
脂ペーストを所定の端面に塗布し、これを加温硬化して
形成できる。
【００２０】以上のように、セラミック素体と内部電極
と引出電極の縮率および焼成時の温度プロファイルによ
り製造工程を制御し管理することにより、引出電極の縮
率を抑えることで、外部電極と内部電極間の接続を確実
にすることができる。また、チップ縁部に配置した内部
電極は、大きな縮率によりセラミック素体に含まれるガ
ラス等によりチップ縁部でコートされるので、外部に直
接露出することなく、チップサイズを有効に利用したコ
イル導体を形成できる。
と引出電極の縮率および焼成時の温度プロファイルによ
り製造工程を制御し管理することにより、引出電極の縮
率を抑えることで、外部電極と内部電極間の接続を確実
にすることができる。また、チップ縁部に配置した内部
電極は、大きな縮率によりセラミック素体に含まれるガ
ラス等によりチップ縁部でコートされるので、外部に直
接露出することなく、チップサイズを有効に利用したコ
イル導体を形成できる。
【００２１】なお、上記実施の形態において、チップ型
インダクタ素子を示したが、素体として磁性体とガラス
の混合物を用い、または誘電体とガラスの混合物を用
い、或いはそれらの複合体を用いて、チップビーズ、チ
ップコンデンサ、ＬＣフィルタへの応用も可能である。
インダクタ素子を示したが、素体として磁性体とガラス
の混合物を用い、または誘電体とガラスの混合物を用
い、或いはそれらの複合体を用いて、チップビーズ、チ
ップコンデンサ、ＬＣフィルタへの応用も可能である。
【００２２】これまで本発明の一実施形態について説明
したが、本発明は上述の実施形態に限定されず、その技
術的思想の範囲内において種々異なる形態にて実施され
てよいことは言うまでもない。
したが、本発明は上述の実施形態に限定されず、その技
術的思想の範囲内において種々異なる形態にて実施され
てよいことは言うまでもない。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
狭小なチップサイズを最大限有効に活用することが出来
る。これにより、狭小なチップサイズでも、インダクタ
ンス値やキャパシタンス値等の良好な特性が得られる積
層セラミックチップ部品を提供することが可能となる。
狭小なチップサイズを最大限有効に活用することが出来
る。これにより、狭小なチップサイズでも、インダクタ
ンス値やキャパシタンス値等の良好な特性が得られる積
層セラミックチップ部品を提供することが可能となる。
【図１】本発明の実施形態であるインダクタ素子の外観
を示す斜視図である。
を示す斜視図である。
【図２】本発明の実施形態であるインダクタ素子の分解
斜視図である。
斜視図である。
【図３】本発明の実施形態であるインダクタ素子の各セ
ラミック層に配置された電極パターン例を示す上面図で
ある。
ラミック層に配置された電極パターン例を示す上面図で
ある。
【図４】焼成時の内部電極の収縮の説明のための図であ
る。
る。
【図５】従来例のインダクタ素子の各セラミック層の電
極パターン示す図である。
極パターン示す図である。
１，２ 外部電極
３，４ 外部電極を設けない面
５，６，７ 外部電極を設けない面
Ｓ１〜Ｓｎ セラミック層
３１，３６ 引出電極
３２，３３，３４，３５ 内部電極
ａ，ｂ マージン部
Ａ，Ｃ，Ｅ，Ｆ，Ｉ ビアホール
Ｂ，Ｄ，Ｇ，Ｈ，Ｊ 接続部
Ｋ，Ｍ，Ｑ，Ｒ，Ｕ ビアホール
Ｌ，Ｐ，Ｓ，Ｔ，Ｖ 接続部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小林 信賢
長野県伊那市大字伊那3672番地 コーア株
式会社内
Ｆターム(参考） 5E062 DD04 FF01 FG11
5E070 AA01 AB01 CB02 CB08 CB13
CB18
Claims (5)
- 【請求項１】 セラミック層を積層して角型チップを形
成し、該積層されたセラミック層の間に内部電極が形成
され、該内部電極が角型チップの外部電極に接続された
積層セラミックチップ部品において、 前記外部電極への引出電極は焼成時の縮率が小さく、前
記内部電極は焼成時の縮率が大きい材料を用いたことを
特徴とする積層セラミックチップ部品。 - 【請求項２】 前記角型チップの端面には、前記外部電
極を形成しない面を備え、該面に前記内部電極が露出可
能としたことを特徴とする請求項１に記載の積層セラミ
ックチップ部品。 - 【請求項３】 前記積層セラミックチップ部品は、イン
ダクタ素子であることを特徴とする請求項１または２に
記載の積層セラミックチップ部品。 - 【請求項４】 セラミックグリーンシートに導体パター
ンを形成し、複数枚の該グリーンシートを積層圧着し、
各チップ領域に対応する区画にダイシングして焼成し、
外部電極を形成する積層セラミックチップ部品の製造方
法において、 前記導体パターンのうち、内部電極を形成する導体ペー
ストは、焼成時の縮率が大きくなるように調整したもの
を用い、引出電極部を形成する導体ペーストは焼成時の
縮率が小さくなるように調整したものを用いることを特
徴とした積層セラミックチップ部品の製造方法。 - 【請求項５】 前記内部電極を形成する導体ペースト
は、粒径の小さな銀（Ａｇ）粒子を主成分としたもの用
い、前記引出電極を形成する導体ペーストは、粒径の小
さな銀（Ａｇ）粒子と粒径の大きな銀（Ａｇ）粒子を混
合したものを用いることを特徴とする請求項４に記載の
積層セラミックチップ部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002088952A JP2003282327A (ja) | 2002-03-27 | 2002-03-27 | 積層セラミックチップ部品およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002088952A JP2003282327A (ja) | 2002-03-27 | 2002-03-27 | 積層セラミックチップ部品およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003282327A true JP2003282327A (ja) | 2003-10-03 |
Family
ID=29234673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002088952A Pending JP2003282327A (ja) | 2002-03-27 | 2002-03-27 | 積層セラミックチップ部品およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003282327A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006067929A1 (ja) * | 2004-12-20 | 2006-06-29 | Murata Manufacturing Co., Ltd. | 積層セラミック電子部品およびその製造方法 |
| KR100627700B1 (ko) | 2003-12-05 | 2006-09-25 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층형 전자부품의 제조방법 및 적층형 전자부품 |
| JP2012038806A (ja) * | 2010-08-04 | 2012-02-23 | Murata Mfg Co Ltd | 積層型コイル |
| JP2015005632A (ja) * | 2013-06-21 | 2015-01-08 | 株式会社村田製作所 | 積層コイルの製造方法 |
-
2002
- 2002-03-27 JP JP2002088952A patent/JP2003282327A/ja active Pending
Cited By (6)
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