JP2020035992A - 積層セラミックキャパシタ及びその製造方法 - Google Patents

積層セラミックキャパシタ及びその製造方法 Download PDF

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Abstract

【課題】信頼性を向上させることができる積層セラミックキャパシタ及びその製造方法を提供する。【解決手段】本発明の一実施形態は、誘電体層を含み、互いに対向する第1面及び第2面、上記第1面と第2面を連結する第3面及び第4面、及び上記第1面から第4面と連結され、且つ互いに対向する第5面及び第6面を含むセラミック本体と、上記セラミック本体の内部に配置され、上記第1及び第2面に露出し、且つ第3面又は第4面に一端が露出する複数の内部電極と、上記第1面及び第2面に露出する上記内部電極の側部上に配置される第1サイドマージン部及び第2サイドマージン部と、を含み、上記第1サイドマージン部及び第2サイドマージン部には金属又は金属酸化物が配置され、上記誘電体層の厚さに対する上記金属又は金属酸化物の直径比が0.8以下である積層セラミックキャパシタを提供する。【選択図】図5

Description

本発明は、セラミック本体の側面に配置されたサイドマージン部内に配置されるニッケル粒子又はニッケル酸化物のサイズを制御することにより、信頼性を向上させることができる積層セラミックキャパシタ及びその製造方法に関するものである。
一般に、キャパシタ、インダクタ、圧電体素子、バリスタ又はサーミスタなどのセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体と、本体内部に形成された内部電極と、上記内部電極と接続されるように、セラミック本体の表面に設置された外部電極と、を備える。
最近では、電子製品の小型化及び多機能化に伴い、チップ部品も小型化及び高機能化する傾向にあるため、積層セラミックキャパシタにもサイズが小さく、容量が大きい高容量製品が求められている。
積層セラミックキャパシタの小型化及び高容量化のためには、電極有効面積の最大化(容量実現に必要な有効体積分率を増加させること)が要求される。
上記のような小型・高容量の積層セラミックキャパシタを実現するために、積層セラミックキャパシタを製造するにあたり、内部電極が本体の幅方向に露出するようにすることで、マージンのない設計により内部電極の幅方向の面積を最大化し、且つかかるチップを製作してから焼成する前の段階でチップの幅方向における電極露出面にサイドマージン部を別に付着して完成する方法が適用される。
しかし、上記の方法では、サイドマージン部の形成過程において、サイドマージン部の内部に、内部電極に含まれる金属又は上記金属酸化物が配置されることがあり、上記金属又は上記金属酸化物が原因で信頼性が低下する可能性がある。
具体的には、サイドマージン部の内部に生成された金属又は金属酸化物によって内部電極間の距離を減少させるという現象が現れ、電界が集中するようになり、ショート不良が発生する可能性がある。
そこで、超小型及び高容量製品でのショート不良を防ぐことで信頼性を向上させることができる研究が必要な実情である。
韓国公開特許第2010−0136917号公報
本発明は、セラミック本体の側面に配置されたサイドマージン部内に配置されるニッケル粒子又はニッケル酸化物のサイズを制御することにより、信頼性を向上させることができる積層セラミックキャパシタ及びその製造方法を提供することを目的とする。
本発明の一実施形態は、誘電体層を含み、互いに対向する第1面及び第2面、上記第1面と第2面を連結する第3面及び第4面、及び上記第1面から第4面と連結され、且つ互いに対向する第5面及び第6面を含むセラミック本体と、上記セラミック本体の内部に配置され、上記第1及び第2面に露出し、且つ第3面又は第4面に一端が露出する複数の内部電極と、上記第1面及び第2面に露出する上記内部電極の側部上に配置される第1サイドマージン部及び第2サイドマージン部と、を含み、上記第1サイドマージン部及び第2サイドマージン部には金属又は金属酸化物が配置され、上記誘電体層の厚さに対する上記金属又は金属酸化物の直径比が0.8以下である積層セラミックキャパシタを提供する。
本発明の他の実施形態は、複数の第1内部電極パターンが所定の間隔をおいて形成された第1セラミックグリーンシート、及び複数の第2内部電極パターンが所定の間隔をおいて形成された第2セラミックグリーンシートを設ける段階と、上記第1内部電極パターンと上記第2内部電極パターンが交差するように、上記第1セラミックグリーンシートと上記第2セラミックグリーンシートを積層してセラミックグリーンシート積層体を形成する段階と、上記第1内部電極パターン及び第2内部電極パターンの末端が幅方向に露出する側面を有するように上記セラミックグリーンシート積層体を切断する段階と、上記第1内部電極パターン及び第2内部電極パターンの末端が露出する側面に第1サイドマージン部及び第2サイドマージン部を形成する段階と、上記切断された積層体を焼成して誘電体層及び内部電極を含むセラミック本体を設ける段階と、を含み、上記第1サイドマージン部及び第2サイドマージン部には金属又は金属酸化物が配置され、上記誘電体層の厚さに対する上記金属又は金属酸化物の直径比が0.8以下である積層セラミックキャパシタの製造方法を提供する。
本発明の一実施形態によると、セラミック本体の側面に配置されたサイドマージン部内に配置されるニッケル粒子又はニッケル酸化物のサイズを制御することにより、内部電極間の電界集中を防ぐことでショート不良を減少させることができる。
本発明の一実施形態による積層セラミックキャパシタを示す概略的な斜視図である。 図1のセラミック本体の外観を示す斜視図である。 図2のセラミック本体の焼成前のセラミックグリーンシート積層体を示す斜視図である。 図2のB方向から見た側面図である。 図4のS領域の拡大図である。 本発明の他の実施形態による積層セラミックキャパシタの製造方法を概略的に示す断面図である。 本発明の他の実施形態による積層セラミックキャパシタの製造方法を概略的に示す断面図である。 本発明の他の実施形態による積層セラミックキャパシタの製造方法を概略的に示す断面図である。 本発明の他の実施形態による積層セラミックキャパシタの製造方法を概略的に示す斜視図である。 本発明の他の実施形態による積層セラミックキャパシタの製造方法を概略的に示す断面図である。 本発明の他の実施形態による積層セラミックキャパシタの製造方法を概略的に示す断面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示(又は強調表示や簡略化表示)がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
図1は本発明の一実施形態による積層セラミックキャパシタを示す概略的な斜視図であり、図2は図1のセラミック本体の外観を示す斜視図であり、図3は図2のセラミック本体の焼成前のセラミックグリーンシート積層体を示す斜視図であり、図4は図2のB方向から見た側面図である。
図1〜図4を参照すると、本実施形態による積層セラミックキャパシタ100は、セラミック本体110と、上記セラミック本体110の内部に形成される複数の内部電極121、122と、上記セラミック本体110の外表面に形成される外部電極131、132と、を含む。
上記セラミック本体110は、互いに対向する第1面1及び第2面2と、上記第1面と第2面を連結する第3面3及び第4面4と、上面及び下面である第5面5及び第6面6と、を有することができる。
上記第1面1及び第2面2とは、セラミック本体110の第2方向であって、幅方向に向かい合う面のことであり、上記第3面3及び第4面4は、第1方向であって、長さ方向に向かい合う面のことであり、上記第5面5及び第6面6とは、第3方向であって、厚さ方向に向かい合う面のことである。
上記セラミック本体110の形状に特に制限はないが、図面に示すように、直方体形状であることができる。
上記セラミック本体110の内部に形成された複数の内部電極121、122は、セラミック本体の第3面3又は第4面4に一端が露出する。
上記内部電極121、122は、異なる極性を有する第1内部電極121及び第2内部電極122を一対にすることができる。
第1内部電極121の一端は第3面3に露出することができ、第2内部電極122の一端は第4面4に露出することができる。
上記第1内部電極121及び第2内部電極122の他端は第3面3又は第4面4から一定の間隔をおいて形成される。
上記セラミック本体の第3面3及び第4面4には、第1及び第2外部電極131、132が形成されて上記内部電極と電気的に連結されることができる。
本発明の一実施形態による積層セラミックキャパシタ100は、上記セラミック本体110の内部に配置され、上記第1面1及び第2面2に露出し、且つ第3面3又は第4面4に一端が露出する複数の内部電極121、122と、上記第1面1及び第2面2に露出する上記内部電極121、122の側部上に配置される第1サイドマージン部112及び第2サイドマージン部113と、を含む。
上記セラミック本体110の内部には、複数の内部電極121、122が形成される。また、上記複数の内部電極121、122の各側部は上記セラミック本体110の幅方向の面である第1面1及び第2面2に露出し、露出している側部上に第1サイドマージン部112及び第2サイドマージン部113が配置される。
第1サイドマージン部112及び第2サイドマージン部113の平均厚さは2μm以上10μm以下であってもよい。
本発明の一実施形態によると、上記セラミック本体110は、複数の誘電体層111が積層された積層体と、上記積層体の両側面に配置される第1サイドマージン部112及び第2サイドマージン部113とで構成されることができる。
上記複数の誘電体層111は、焼結された状態であって、隣接する誘電体層同士の境界は確認できないほど一体化することができる。
上記セラミック本体110の長さは、セラミック本体の第3面3から第4面4までの距離に該当する。
上記誘電体層111の長さは、セラミック本体の第3面3と第4面4との間の距離を形成する。
これに制限されるものではないが、本発明の一実施形態によると、セラミック本体の長さは400〜1400μmであってもよい。より具体的には、セラミック本体の長さは、400〜800μmであるか、又は600〜1400μmであることができる。
上記誘電体層111上に内部電極121、122が形成されることができる。上記内部電極121、122は、焼結によって一誘電体層を間に挟んで上記セラミック本体の内部に形成されることができる。
図3を参照すると、誘電体層111に第1内部電極121が形成される。上記第1内部電極121は、誘電体層の長さ方向には全体的に形成されない。すなわち、第1内部電極121の一端は第3面3まで形成されて第3面3に露出し、第1内部電極121の他端はセラミック本体の第4面4から所定の間隔をおいて形成されることができる。
セラミック本体の第3面3に露出する第1内部電極の端部は、第1外部電極131と接続される。
第1内部電極とは逆に、第2内部電極122の一端は第4面4に露出して第2外部電極132と接続され、第2内部電極122の他端は第3面3から所定の間隔をおいて形成される。
上記内部電極は、高容量の積層セラミックキャパシタの実現のために、400階以上積層されることができるが、必ずしもこれに制限されるものではない。
上記誘電体層111は、第1内部電極121の幅と同一の幅を有することができる。すなわち、上記第1内部電極121は、誘電体層111の幅方向において全体的に形成されることができる。
これに制限されるものではないが、本発明の一実施形態によると、誘電体層の幅及び内部電極の幅は100〜900μmであってもよい。より具体的には、誘電体層の幅及び内部電極の幅は、100〜500μmであるか、又は100〜900μmであることができる。
セラミック本体が小型化するにつれて、サイドマージン部の厚さが積層セラミックキャパシタの電気特性に影響を与える可能性がある。本発明の一実施形態によると、サイドマージン部の厚さを10μm以下に形成することにより、小型化した積層セラミックキャパシタの特性を向上させることができる。
すなわち、サイドマージン部の厚さを10μm以下に形成することにより、容量を形成する内部電極の重なり面積を最大に確保することで、高容量及び小型の積層セラミックキャパシタを実現することができる。
かかるセラミック本体110は、キャパシタの容量形成に寄与する部分としての活性部Aと、上下マージン部として活性部Aの上下部にそれぞれ形成された上部及び下部カバー部114、115とで構成されることができる。
上記活性部Aは、誘電体層111を間に挟んで複数の第1及び第2内部電極121、122を繰り返し積層して形成されることができる。
上記上部及び下部カバー部114、115は、内部電極を含んでいないことを除いては、誘電体層111と同一の材料及び構成を有することができる。
すなわち、上記上部及び下部カバー部114、115は、セラミック材料を含むことができ、例えば、チタン酸バリウム(BaTiO)系セラミック材料を含むことができる。
上記上部及び下部カバー部114、115はそれぞれ20μm以下の厚さを有することができるが、必ずしもこれに制限されるものではない。
本発明の一実施形態において、内部電極と誘電体層は同時に切断されて形成されるものであって、内部電極の幅と誘電体層の幅が同一に形成されることができる。これについてのより具体的な事項は後述する。
本実施形態では、誘電体層の幅と内部電極の幅を同一に形成することにより、セラミック本体110の幅方向の第1面及び第2面に内部電極121、122の側部が露出することができる。
上記内部電極121、122の側部が露出したセラミック本体110の幅方向の両側面には、第1サイドマージン部112及び第2サイドマージン部113が形成されることができる。
上記第1サイドマージン部112及び第2サイドマージン部113の厚さは10μm以下であることができる。上記第1サイドマージン部112及び第2サイドマージン部113の厚さが薄ければ薄いほど、セラミック本体内に形成される内部電極の重なり面積が比較的広くなることができる。
上記第1サイドマージン部112及び第2サイドマージン部113の厚さは、セラミック本体110の側面に露出する内部電極のショートを防止できる厚さを有することができれば、特に限定されないが、例えば、第1サイドマージン部112及び第2サイドマージン部113の厚さは2μm以上であってもよい。
上記第1及び第2サイドマージン部の厚さが2μm未満の場合には、外部衝撃に対する機械的強度が低下する可能性があり、上記第1及び第2サイドマージン部の厚さが10μmを超えると、内部電極の重なり面積が比較的減少して積層セラミックキャパシタの高容量を確保することが困難となるおそれがある。
積層セラミックキャパシタの容量を最大化するためには、誘電体層を薄膜化する方法、薄膜化した誘電体層を高く積層する方法、内部電極のカバレッジを向上させる方法などが検討されている。
また、容量を形成する内部電極の重なり面積を向上させる方法も検討されている。
内部電極の重なり面積を増やすためには、内部電極が形成されていないマージン部領域を最小限に抑える必要がある。
特に、積層セラミックキャパシタが小型化するにつれて、内部電極の重なり領域を増やすためには、マージン部領域を最小限に抑える必要がある。
本実施形態によると、誘電体層の幅方向全体に内部電極が形成され、サイドマージン部の厚さが10μm以下に設定されるため、内部電極の重なり面積が広いという特徴を有する。
一般に、誘電体層が高く積層されるにつれて、誘電体層及び内部電極の厚さは薄くなる。その結果、内部電極がショートするという現象が頻繁に発生することがある。また、誘電体層の一部にのみ内部電極が形成される場合、内部電極による段差が発生して絶縁抵抗の加速寿命又は信頼性が低下する可能性がある。
これに対し、本実施形態によると、薄膜の内部電極及び誘電体層を形成しても、内部電極が誘電体層の幅方向に対して全体的に形成されるため、内部電極の重なり面積が大きくなって積層セラミックキャパシタの容量を高くすることができる。
また、内部電極による段差を減少させて絶縁抵抗の加速寿命を向上させることにより、容量特性に優れながらも信頼性に優れた積層セラミックキャパシタを提供することができる。
図5は図4のS領域の拡大図である。
図5を参照すると、本発明の一実施形態による積層セラミックキャパシタにおいて、上記第1サイドマージン部112及び第2サイドマージン部113内には金属又は金属酸化物21が配置され、上記誘電体層111の厚さtdに対する上記金属又は金属酸化物21の直径Dの比は0.8以下を満たす。
本発明の一実施形態のように、積層セラミックキャパシタの製造過程において、焼成前の段階でセラミック本体の幅方向における電極露出面にサイドマージン部を別に付着する場合には、サイドマージン部の形成過程で、サイドマージン部の内部に、内部電極に含まれる金属又は金属酸化物が配置されることがある。しかし、上記金属又は金属酸化物が原因で信頼性が低下する可能性がある。
具体的には、サイドマージン部の内部に生成された金属又は金属酸化物によって内部電極間の距離を減少させるという現象が現れ、電界集中が発生することがある。その結果、ショート不良が発生するおそれがある。
すなわち、電位差のある内部電極間に中性導体が浸透する場合には、導体の性質に応じて導体内に電荷が再配列され、再配列された中性導体は電極と同一の効果を奏することができる。その結果、内部電極間の距離を減少させるようになり、内部電極間の電界強度が増加する。
このように、サイドマージン部内に中性導体である金属又は金属酸化物が浸透する場合、内部電極間の電界強度の増加現象が原因でショート不良が発生する可能性が高くなる。
本発明の一実施形態によると、第1サイドマージン部112及び第2サイドマージン部113内に生成された金属又は金属酸化物の粒子サイズを制御することにより、電界集中量を予測することができるため、ショート不良を減少させることができる。
具体的には、上記第1サイドマージン部112及び第2サイドマージン部113内に金属又は金属酸化物21を配置し、且つ上記誘電体層111の厚さtdに対する上記金属又は金属酸化物21の直径Dの比が0.8以下を満たすように調節することにより、内部電極内に増加する電界を制御してショート不良を減少させることができる。
上記第1サイドマージン部112及び第2サイドマージン部113内に金属又は金属酸化物21が配置され、且つ上記誘電体層111の厚さtdに対する上記金属又は金属酸化物21の直径Dの比が0.8を超えると、電極と同一の効果を奏する金属又は金属酸化物21の直径Dが長くなって内部電極間の距離が短くなるという現象によってショート不良が発生することがある。
これに対し、本発明の一実施形態において、上記金属又は金属酸化物21の直径Dが短ければ短いほどショート不良が発生する可能性は低くなるため、上記誘電体層111の厚さtdに対する上記金属又は金属酸化物21の直径Dの比の下限値は、特に特定しない。
上記金属又は金属酸化物21において、上記金属はニッケル(Ni)であり、上記金属酸化物はニッケル(Ni)とマグネシウム(Mg)を含む酸化物であることができるが、必ずしもこれに制限されるものではない。
上記第1及び第2内部電極121、122がニッケル(Ni)を含む場合、上記第1サイドマージン部112及び第2サイドマージン部113内に配置される金属又は金属酸化物21は、上記のように、ニッケル(Ni)であるか、又はニッケル(Ni)とマグネシウム(Mg)を含む酸化物であることができる。
他の例として、上記第1及び第2内部電極121、122がニッケル(Ni)以外の他の金属を含む場合、上記第1サイドマージン部112及び第2サイドマージン部113内に配置される金属又は金属酸化物21は同様にニッケル(Ni)以外の他の金属又はその金属酸化物であることができる。
上記金属又は金属酸化物21は、上記第1サイドマージン部112及び第2サイドマージン部113の領域のうち、上記誘電体層111に隣接する領域内に配置されることができる。
本発明の一実施形態において、第1サイドマージン部112及び第2サイドマージン部113内に配置された金属又は金属酸化物21は、上述のように、焼成前の段階でセラミック本体の幅方向における電極露出面にサイドマージン部を別に付着した場合、内部電極に含まれる金属又は金属酸化物がサイドマージン部に浸透する可能性がある一方で、上記金属又は金属酸化物21のサイドマージン部内への拡散には限界があるため、上記第1サイドマージン部112及び第2サイドマージン部113の領域のうち上記誘電体層111に隣接する領域内に配置されることができる。
特に、上記第1サイドマージン部112及び第2サイドマージン部113の領域のうち上記誘電体層111に隣接する領域は、第1内部電極121と第2内部電極122の間の領域であることができる。
上記誘電体層111に隣接する上記第1サイドマージン部112及び第2サイドマージン部113の領域のうち第1内部電極121と第2内部電極122の間の領域に金属又は金属酸化物21が配置される場合には、内部電極間に電界が集中するという現象が発生する可能性がある。
換言すると、従来の積層セラミックキャパシタの製造方法のように、別のサイドマージン部を付着していない場合には、セラミック本体の幅方向のマージン部に金属又は金属酸化物が配置される可能性は低く、特に誘電体層に隣接するセラミック本体の幅方向のマージン部に金属又は金属酸化物が配置される可能性は低い。
つまり、金属又は金属酸化物21が上記第1サイドマージン部112及び第2サイドマージン部113の領域のうち上記誘電体層111に隣接する領域内に配置されるという特徴は本発明の固有の現象である。そこで、本発明の一実施形態では、かかる金属又は金属酸化物21の直径を制御することにより、内部電極間の電界集中を調節してショート不良を減少させることを主な特徴とする。
特に、本発明の一実施形態によると、上記誘電体層111の厚さは0.4μm以下であり、上記内部電極121、122の厚さは0.4μm以下である超小型及び高容量の積層セラミックキャパシタを特徴とする。
本発明の一実施形態のように、上記誘電体層111の厚さが0.4μm以下、上記内部電極121、122の厚さが0.4μm以下の薄膜の誘電体層及び内部電極を適用した超小型及び高容量の積層セラミックキャパシタでは、内部電極間の電界集中によるショート不良の信頼性の問題が非常に重要な問題である。
すなわち、従来の積層セラミックキャパシタの場合に比べて、本発明の一実施形態は、誘電体層111と内部電極121、122の厚さが0.4μm以下の超小型及び高容量の積層セラミックキャパシタに適用される技術であるため、誘電体層の厚さが薄く、内部電極間の距離が近いため、電界が集中する可能性が高い。
かかる薄膜の超小型及び高容量の積層セラミックキャパシタに加えて、本発明の一実施形態では、焼成前の段階でセラミック本体の幅方向における電極露出面にサイドマージン部を別に付着するため、サイドマージン部の形成過程では、サイドマージン部の内部に、内部電極に含まれる金属又は金属酸化物が配置されることがある。
この場合、上述のように、上記金属又は金属酸化物が電極の役割を果たすようになって内部電極間の距離がより近くなる現象が現れるため、電界集中によるショート不良の可能性がさらに高まり得る。
しかし、本発明の一実施形態のように、別のサイドマージン部が付着された超小型及び高容量の積層セラミックキャパシタにおいて、上記誘電体層111の厚さtdに対する上記金属又は金属酸化物21の直径Dの比が0.8以下を満たすように調節することにより、誘電体層111ならびに第1及び第2内部電極121、122の厚さが0.4μm以下の薄膜からなる積層セラミックキャパシタの場合にも、信頼性を向上させることができる。
但し、ここで、上記薄膜とは、誘電体層111ならびに第1及び第2内部電極121、122の厚さが0.4μm以下であることだけを意味するものではなく、従来の製品よりも薄い厚さの誘電体層と内部電極を含む概念として理解することができる。
本発明の一実施形態において、上記誘電体層111の厚さtdに対する上記金属又は金属酸化物21の直径Dの比が0.8以下を満たすように調節する方法としては、セラミック本体の幅方向の側面に第1及び第2サイドマージン部を形成した後、焼成過程で焼成温度プロファイルを調節するか、又は昇温速度を調節することにより、上記金属又は金属酸化物21の直径Dを制御することが挙げられる。
図4を参照すると、上記複数の内部電極121、122のうち、中央部に配置される内部電極の末端と接する上記第1又は第2サイドマージン部領域の厚さtc1に対する、最外側に配置される内部電極の末端と接する上記第1又は第2サイドマージン部領域の厚さtc2の比は1.0以下であることができる。
また、中央部に配置される内部電極の末端と接する上記第1又は第2サイドマージン部領域の厚さtc1に対する、最外側に配置される内部電極の末端と接する上記第1又は第2サイドマージン部領域の厚さtc2の比の下限値は、特に制限されるものではないが、0.9以上であることが好ましい。
本発明の一実施形態によると、上記第1又は第2サイドマージン部が、従来とは異なって、セラミックグリーンシートをセラミック本体の側面に付着して形成されるため、第1又は第2サイドマージン部の位置ごとの厚さが一定である。
すなわち、従来では、セラミックスラリーを塗布又は印刷する方式でサイドマージン部を形成したため、サイドマージン部の位置ごとの厚さのばらつきが激しかった。
具体的には、従来の場合、セラミック本体の中央部に配置される内部電極の末端と接する第1又は第2サイドマージン部領域の厚さが他の領域の厚さに比べて厚く形成された。
例えば、従来の場合は、中央部に配置される内部電極の末端と接する第1又は第2サイドマージン部領域の厚さに対する、最外側に配置される内部電極の末端と接する第1又は第2サイドマージン部領域の厚さの比が0.9未満程度とそのばらつきが大きかった。
このように、サイドマージン部の位置ごとの厚さのばらつきが大きい従来の場合には、同一サイズの積層セラミックキャパシタにおいて、サイドマージン部の占める部分が大きいため、容量形成部のサイズを大きく確保することができなくなり高容量の確保に困難がある。
一方、本発明の一実施形態は、第1及び第2サイドマージン部112、113の平均厚さが2μm以上10μm以下であり、上記複数の内部電極121、122のうち、中央部に配置される内部電極の末端と接する上記第1又は第2サイドマージン部領域の厚さtc1に対する、最外側に配置される内部電極の末端と接する上記第1又は第2サイドマージン部領域の厚さtc2の比が0.9以上1.0以下であることから、サイドマージン部の厚さが薄く、厚さのばらつきが小さいため、容量形成部のサイズを大きく確保することができる。
本発明の一実施形態では、従来とは異なって、セラミックグリーンシートをセラミック本体の側面に付着して形成するため、第1又は第2サイドマージン部の位置ごとの厚さが一定である。
これにより、高容量の積層セラミックキャパシタの実現が可能となる。
一方、図4を参照すると、上記複数の内部電極121、122のうち、中央部に配置される内部電極の末端と接する上記第1又は第2サイドマージン部領域の厚さtc1に対する、上記セラミック本体110の端と接する上記第1又は第2サイドマージン部領域の厚さtc3の比は1.0以下であることができる。
また、中央部に配置される内部電極の末端と接する上記第1又は第2サイドマージン部領域の厚さtc1に対する、上記セラミック本体110の端と接する上記第1又は第2サイドマージン部領域の厚さtc3の比の下限値は0.9以上であることが好ましい。
上記の特徴により、サイドマージン部の領域別の厚さのばらつきが小さく、容量形成部のサイズを大きく確保することができる。また、これにより、高容量の積層セラミックキャパシタの実現が可能となる。
図6a〜図6fは本発明の他の実施形態による積層セラミックキャパシタの製造方法を概略的に示す断面図及び斜視図である。
本発明の他の実施形態によると、複数の第1内部電極パターンが所定の間隔をおいて形成された第1セラミックグリーンシート、及び複数の第2内部電極パターンが所定の間隔をおいて形成された第2セラミックグリーンシートを設ける段階と、上記第1内部電極パターンと上記第2内部電極パターンが交差するように、上記第1セラミックグリーンシートと上記第2セラミックグリーンシートを積層してセラミックグリーンシート積層体を形成する段階と、上記第1内部電極パターン及び第2内部電極パターンの末端が幅方向に露出する側面を有するように、上記セラミックグリーンシート積層体を切断する段階と、上記第1内部電極パターン及び第2内部電極パターンの末端が露出する側面に第1サイドマージン部及び第2サイドマージン部を形成する段階と、上記切断された積層体を焼成して誘電体層ならびに第1及び第2内部電極を含むセラミック本体を設ける段階と、を含み、上記第1サイドマージン部及び第2サイドマージン部には金属又は金属酸化物が配置され、上記誘電体層の厚さに対する上記金属又は金属酸化物の直径比が0.8以下である積層セラミックキャパシタの製造方法を提供する。
以下、本発明の他の実施形態による積層セラミックキャパシタの製造方法を説明する。
図6aに示すように、セラミックグリーンシート211上に所定の間隔をおいて複数のストライプ状の第1内部電極パターン221を形成する。上記複数のストライプ状の第1内部電極パターン221は互いに平行に形成されることができる。
上記セラミックグリーンシート211は、セラミック粉末、有機溶剤、及び有機バインダーを含むセラミックペーストで形成されることができる。
上記セラミック粉末は、高誘電率を有する物質であって、これに制限されるものではないが、チタン酸バリウム(BaTiO)系材料、鉛複合ペロブスカイト系材料、又はチタン酸ストロンチウム(SrTiO)系材料などを用いることができ、好ましくは、チタン酸バリウム(BaTiO)粉末が用いられることができる。上記セラミックグリーンシート211が焼成されると、セラミック本体110を構成する誘電体層111となる。
ストライプ状の第1内部電極パターン221は、導電性金属を含む内部電極ペーストによって形成されることができる。上記導電性金属は、これに制限されるものではないが、ニッケル(Ni)、銅(Cu)、パラジウム(Pd)、又はこれらの合金であることができる。
上記セラミックグリーンシート211上にストライプ状の第1内部電極パターン221を形成する方法は、特に制限されないが、例えば、スクリーン印刷法又はグラビア印刷法のような印刷法によって形成されることができる。
また、図示されていないが、別のセラミックグリーンシート211上に所定の間隔をおいて複数のストライプ状の第2内部電極パターン222を形成することができる。
以下、第1内部電極パターン221が形成されたセラミックグリーンシートを第1セラミックグリーンシートと称することができ、第2内部電極パターン222が形成されたセラミックグリーンシートを第2セラミックグリーンシートと称することができる。
次に、図6bに示すように、ストライプ状の第1内部電極パターン221とストライプ状の第2内部電極パターン222が交差するように、第1及び第2セラミックグリーンシートを交互に積層することができる。
後で、上記ストライプ状の第1内部電極パターン221は第1内部電極121となり、ストライプ状の第2内部電極パターン222は第2内部電極122となり得る。
本発明の他の実施形態によると、上記第1及び第2セラミックグリーンシートの厚さtd'は0.6μm以下であり、第1及び第2内部電極パターンの厚さteは0.5μm以下である。
本発明は、誘電体層の厚さが0.4μm以下、内部電極の厚さが0.4μm以下の薄膜からなる超小型高容量の積層セラミックキャパシタを特徴とするため、上記第1及び第2セラミックグリーンシートの厚さtd'は0.6μm以下であり、第1及び第2内部電極パターンの厚さteは0.5μm以下であることを特徴とする。
図6cは本発明の他の実施形態によって第1及び第2セラミックグリーンシートが積層されたセラミックグリーンシート積層体220を示す断面図であり、図6dは第1及び第2セラミックグリーンシートが積層されたセラミックグリーンシート積層体220を示す斜視図である。
図6c及び図6dを参照すると、複数の平行なストライプ状の第1内部電極パターン221が印刷された第1セラミックグリーンシートと、複数の平行なストライプ状の第2内部電極パターン222が印刷された第2セラミックグリーンシートは互いに交互に積層される。
より具体的には、第1セラミックグリーンシートに印刷されたストライプ状の第1内部電極パターン221の中央部と第2セラミックグリーンシートに印刷されたストライプ状の第2内部電極パターン222との間の間隔が重なるように積層されることができる。
次に、図6dに示すように、上記セラミックグリーンシート積層体220は、複数のストライプ状の第1内部電極パターン221とストライプ状の第2内部電極パターン222を横切るように切断されることができる。すなわち、上記セラミックグリーンシート積層体220は、互いに直交するC1−C1とC2−C2切断線に沿って切断されて積層体210となることができる。
より具体的には、ストライプ状の第1内部電極パターン221及びストライプ状の第2内部電極パターン222は、長さ方向に切断されることで、一定の幅を有する複数の内部電極に分割されることができる。この際、積層されたセラミックグリーンシートも内部電極パターンとともに切断される。これにより、誘電体層は、内部電極の幅と同一の幅を有するように形成されることができる。
また、C2−C2切断線に沿って、個別のセラミック本体サイズに合わせて切断することができる。すなわち、第1サイドマージン部及び第2サイドマージン部を形成する前に、棒状の積層体をC2−C2切断線に沿って個別のセラミック本体サイズに切断して複数の積層体210を形成することができる。
すなわち、重なる第1内部電極の中心部と第2内部電極の間に形成された所定の間隔が同一の切断線によって棒状の積層体が切断されるようにすることができる。これにより、第1内部電極及び第2内部電極の一端は切断面に交互に露出することができる。
その後、上記積層体210の第1及び第2側面に第1サイドマージン部及び第2サイドマージン部を形成することができる。
次に、図6eに示すように、上記積層体210の第1及び第2側面のそれぞれに第1サイドマージン部212及び第2サイドマージン部(不図示)を形成することができる。
具体的には、第1サイドマージン部212の形成方法は、接着剤(不図示)が塗布された側面形成用のセラミックグリーンシート212をゴム素材のパンチング弾性材300の上部に配置することである。
次に、上記積層体210の第1側面は、上記の接着剤(不図示)が塗布された側面形成用のセラミックグリーンシート212と向かい合うように、上記積層体210を90度回転させた後、上記積層体210を、上記接着剤(不図示)が塗布された側面形成用のセラミックグリーンシート212に加圧及び密着させる。
上記積層体210を、上記接着剤(不図示)が塗布された側面形成用のセラミックグリーンシート212に加圧及び密着させて、側面形成用のセラミックグリーンシート212を上記積層体210に転写する場合、上記ゴム素材のパンチング弾性材300により、上記側面形成用のセラミックグリーンシート212は、上記積層体210の側面端部まで形成され、残りの部分は切断されることができる。
図6fは側面形成用のセラミックグリーンシート212が上記積層体210の側面端部まで形成されたことを示す図である。
その後、上記積層体210を回転させることにより、積層体210の第2側面に第2サイドマージン部を形成することができる。
次に、上記積層体210の両側面に第1及び第2サイドマージン部が形成された積層体を仮焼及び焼成し、誘電体層ならびに第1及び第2内部電極を含むセラミック本体を形成することができる。
本発明の一実施形態によると、側面形成用のセラミックグリーンシート212の上部に接着剤が塗布されるため、従来とは異なって、低温度及び低圧力の条件で側面形成用のセラミックグリーンシート212を積層体210の側面に転写することができる。
これにより、積層体210に加わるダメージを最小限に抑えることができ、焼成後の積層セラミックキャパシタの電気特性の低下を防ぐことができるとともに、信頼性を向上させることができる。
また、接着剤が塗布された側面形成用のセラミックグリーンシート212を積層体210の側面に転写し、焼成過程で加圧することにより、積層体と側面形成用のセラミックグリーンシートとの間の密着力を改善させることができる。
その後、第1内部電極が露出するセラミック本体の第3側面、及び上記第2内部電極が露出するセラミック本体の第4側面にそれぞれ外部電極を形成することができる。
本発明の他の実施形態によると、側面形成用のセラミックグリーンシートは、薄く、厚さのばらつきが小さいため、容量形成部のサイズを大きく確保することができる。
具体的には、焼成後の第1及び第2サイドマージン部112、113の平均厚さは2μm以上10μm以下であり、位置ごとの厚さのばらつきが少ないため、容量形成部のサイズを大きく確保することができる。
これにより、高容量の積層セラミックキャパシタの実現が可能となる。
その他、上述した本発明の一実施形態の特徴と同一部分についての説明は、重複を避けるために省略する。
以下、実験例を挙げて本発明をさらに詳細に説明する。但し、これは、発明の具体的な理解を助けるためのものであり、本発明の範囲が実験例によって限定されるものではない。
実験例
実施例は、上記第1サイドマージン部112及び第2サイドマージン部113内に金属又は金属酸化物21を配置し、且つ誘電体層111の厚さtdに対する上記金属又は金属酸化物21の直径Dの比が0.8以下を満たすようにした本発明の一実施形態による積層セラミックキャパシタを設けたものであり、比較例は従来の方法で製造したものである。
そして、幅方向に内部電極が露出し、マージンがないグリーンチップの電極露出部に、上記実施例のように側面形成用のセラミックグリーンシートを付着してサイドマージン部が形成されるようセラミックグリーンシート積層体を形成した。
チップの変形を最小化した状態で一定の温度と圧力を加えてセラミックグリーンシート積層体の両面に側面形成用のセラミックグリーンシートを付着することで、0603サイズ(横×縦×高さ:0.6mm×0.3mm×0.3mm)の積層セラミックキャパシタグリーンチップを作製した。
このように製作した積層セラミックキャパシタ試料は、400℃以下、窒素雰囲気下で仮焼工程を経て焼成温度1200℃以下、水素濃度0.5%H以下の条件で焼成した後、ショート不良などの電気特性を総合的に確認した。
上記実験により測定した結果、従来の比較例では、ショート不良率が高いことを確認した。
一方、第1サイドマージン部112及び第2サイドマージン部113内に金属又は金属酸化物21を配置し、且つ誘電体層111の厚さtdに対する上記金属又は金属酸化物21の直径Dの比が0.8以下を満たす実施例の場合には、5%未満の不良率と信頼性に優れることが確認できる。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
110 セラミック本体
111 誘電体層
112、113 第1及び第2サイドマージン部
121、122 第1及び第2内部電極
131、132 第1及び第2外部電極

Claims (16)

  1. 誘電体層を含み、互いに対向する第1面及び第2面、前記第1面と第2面を連結する第3面及び第4面、及び前記第1面から第4面と連結され、且つ互いに対向する第5面及び第6面を含むセラミック本体と、
    前記セラミック本体の内部に配置され、前記第1及び第2面に露出し、且つ第3面又は第4面に一端が露出する複数の内部電極と、
    前記第1面及び第2面に露出する前記内部電極の側部上に配置される第1サイドマージン部及び第2サイドマージン部と、を含み、
    前記第1サイドマージン部及び第2サイドマージン部には金属又は金属酸化物が配置され、前記誘電体層の厚さに対する前記金属又は金属酸化物の直径比が0.8以下である、積層セラミックキャパシタ。
  2. 前記金属はニッケル(Ni)であり、前記金属酸化物はニッケル(Ni)とマグネシウム(Mg)を含む酸化物である、請求項1に記載の積層セラミックキャパシタ。
  3. 前記金属又は金属酸化物は、前記第1サイドマージン部及び第2サイドマージン部の領域のうち前記誘電体層に隣接した領域内に配置される、請求項1または2に記載の積層セラミックキャパシタ。
  4. 前記複数の内部電極のうち、中央部に配置される内部電極の末端と接する前記第1又は第2サイドマージン部領域の厚さに対する、最外側に配置される内部電極の末端と接する前記第1又は第2サイドマージン部領域の厚さの比は0.9以上1.0以下である、請求項1から3のいずれか一項に記載の積層セラミックキャパシタ。
  5. 前記複数の内部電極のうち、中央部に配置される内部電極の末端と接する前記第1又は第2サイドマージン部領域の厚さに対する、前記セラミック本体の角と接する前記第1又は第2サイドマージン部領域の厚さの比は0.9以上1.0以下である、請求項1から4のいずれか一項に記載の積層セラミックキャパシタ。
  6. 前記誘電体層の厚さは0.4μm以下であり、前記内部電極の厚さは0.4μm以下である、請求項1から5のいずれか一項に記載の積層セラミックキャパシタ。
  7. 前記第1サイドマージン部及び第2サイドマージン部の平均厚さは2μm以上10μm以下である、請求項1から6のいずれか一項に記載の積層セラミックキャパシタ。
  8. 前記セラミック本体は、前記誘電体層を間に挟んで互いに対向するように配置される複数の内部電極を含むことで容量が形成される活性部と、前記活性部の上部及び下部に形成されるカバー部と、を含み、
    前記カバー部の厚さは20μm以下を満たす、請求項1から7のいずれか一項に記載の積層セラミックキャパシタ。
  9. 複数の第1内部電極パターンが所定の間隔をおいて形成された第1セラミックグリーンシート、及び複数の第2内部電極パターンが所定の間隔をおいて形成された第2セラミックグリーンシートを設ける段階と、
    前記第1内部電極パターンと前記第2内部電極パターンが交差するように、前記第1セラミックグリーンシートと前記第2セラミックグリーンシートを積層してセラミックグリーンシート積層体を形成する段階と、
    前記第1内部電極パターン及び第2内部電極パターンの末端が幅方向に露出する側面を有するように前記セラミックグリーンシート積層体を切断する段階と、
    前記第1内部電極パターン及び第2内部電極パターンの末端が露出する側面に第1サイドマージン部及び第2サイドマージン部を形成する段階と、
    前記切断された積層体を焼成して誘電体層及び内部電極を含むセラミック本体を設ける段階と、を含み、
    前記第1サイドマージン部及び第2サイドマージン部には金属又は金属酸化物が配置され、前記誘電体層の厚さに対する前記金属又は金属酸化物の直径比が0.8以下である、積層セラミックキャパシタの製造方法。
  10. 前記金属はニッケル(Ni)であり、前記金属酸化物はニッケル(Ni)とマグネシウム(Mg)を含む酸化物である、請求項9に記載の積層セラミックキャパシタの製造方法。
  11. 前記金属又は金属酸化物は、前記第1サイドマージン部及び第2サイドマージン部の領域のうち前記誘電体層に隣接した領域内に配置される、請求項9または10に記載の積層セラミックキャパシタの製造方法。
  12. 前記第1及び第2セラミックグリーンシートの厚さは0.6μm以下であり、前記第1及び第2内部電極パターンの厚さは0.5μm以下である、請求項9から11のいずれか一項に記載の積層セラミックキャパシタの製造方法。
  13. 前記内部電極のうち、中央部に配置される内部電極の末端と接する前記第1又は第2サイドマージン部領域の厚さに対する、最外側に配置される内部電極の末端と接する前記第1又は第2サイドマージン部領域の厚さの比は0.9以上1.0以下である、請求項9から12のいずれか一項に記載の積層セラミックキャパシタの製造方法。
  14. 前記内部電極のうち、中央部に配置される内部電極の末端と接する前記第1又は第2サイドマージン部領域の厚さに対する、前記セラミックグリーンシート積層体の角と接する前記第1又は第2サイドマージン部領域の厚さの比は0.9以上1.0以下である、請求項9から13のいずれか一項に記載の積層セラミックキャパシタの製造方法。
  15. 前記第1サイドマージン部及び第2サイドマージン部の平均厚さが2μm以上10μm以下である、請求項9から14のいずれか一項に記載の積層セラミックキャパシタの製造方法。
  16. 前記セラミック本体は、前記誘電体層を間に挟んで互いに対向するように配置される複数の内部電極を含むことで容量が形成される活性部と、前記活性部の上部及び下部に形成されたカバー部と、を含み、
    前記カバー部の厚さは20μm以下を満たす、請求項9から15のいずれか一項に記載の積層セラミックキャパシタの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023079136A (ja) * 2021-11-26 2023-06-07 サムソン エレクトロ-メカニックス カンパニーリミテッド. 積層型電子部品

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102551219B1 (ko) * 2018-08-29 2023-07-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
JP7183051B2 (ja) * 2019-01-22 2022-12-05 太陽誘電株式会社 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
JP2020184593A (ja) 2019-05-09 2020-11-12 太陽誘電株式会社 積層セラミック電子部品及びその製造方法
KR20220032339A (ko) 2020-09-07 2022-03-15 삼성전기주식회사 적층형 전자 부품 및 그 제조방법
JP2023095018A (ja) * 2021-12-24 2023-07-06 太陽誘電株式会社 積層セラミック電子部品

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003173925A (ja) * 2001-09-27 2003-06-20 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法および積層セラミック電子部品
JP2013102123A (ja) * 2011-10-14 2013-05-23 Tdk Corp 積層セラミック電子部品
JP2014204117A (ja) * 2013-04-08 2014-10-27 サムソン エレクトロ−メカニックス カンパニーリミテッド. 積層セラミックキャパシタ及びその製造方法
JP2018107413A (ja) * 2016-12-28 2018-07-05 Tdk株式会社 積層セラミック電子部品
JP2019106443A (ja) * 2017-12-12 2019-06-27 株式会社村田製作所 積層セラミックコンデンサおよびその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2857552B2 (ja) * 1992-10-31 1999-02-17 太陽誘電株式会社 積層電子部品及びその製造方法
JPH104027A (ja) * 1996-06-14 1998-01-06 Murata Mfg Co Ltd 積層型電子部品
JP4293615B2 (ja) 2005-06-13 2009-07-08 Tdk株式会社 積層セラミックコンデンサの製造方法
FR2915796B1 (fr) 2007-05-03 2009-06-12 Siemens Vdo Automotive Sas Dispositif de suppression du phenomene d'interferences entre zones de detection capacitives d'un capteur
US7859823B2 (en) * 2007-06-08 2010-12-28 Murata Manufacturing Co., Ltd. Multi-layered ceramic electronic component
KR100946016B1 (ko) * 2007-11-16 2010-03-09 삼성전기주식회사 저온 소성 및 고온 절연저항 강화용 유전체 조성물 및 이를이용한 적층 세라믹 커패시터
KR101120004B1 (ko) 2009-06-19 2012-02-22 가부시키가이샤 무라타 세이사쿠쇼 세라믹 전자부품
JP2011029533A (ja) * 2009-07-29 2011-02-10 Kyocera Corp 積層セラミックコンデンサおよびその製法
CN102652342B (zh) * 2009-12-11 2016-08-03 株式会社村田制作所 层叠型陶瓷电容器
KR101533411B1 (ko) 2009-12-11 2015-07-03 가부시키가이샤 무라타 세이사쿠쇼 적층형 세라믹 전자부품
JP5780169B2 (ja) * 2011-03-14 2015-09-16 株式会社村田製作所 積層セラミック電子部品の製造方法
JP5271377B2 (ja) * 2011-04-18 2013-08-21 太陽誘電株式会社 積層セラミックコンデンサ
JP5772255B2 (ja) 2011-06-07 2015-09-02 Tdk株式会社 積層電子部品
JP6168721B2 (ja) 2012-01-20 2017-07-26 株式会社村田製作所 積層セラミック電子部品およびその製造方法
KR101565640B1 (ko) 2013-04-08 2015-11-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR20150000295A (ko) * 2013-06-24 2015-01-02 삼성전기주식회사 산화마그네슘, 이의 제조방법, 및 이를 첨가제로 포함하는 적층형 세라믹 캐패시터
JP6439551B2 (ja) * 2014-05-21 2018-12-19 株式会社村田製作所 積層セラミックコンデンサ
KR101670137B1 (ko) * 2014-11-05 2016-10-27 삼성전기주식회사 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 제조방법
KR101854519B1 (ko) * 2015-05-29 2018-05-03 다이요 유덴 가부시키가이샤 적층 세라믹 콘덴서 및 그 제조 방법
JP2018037492A (ja) * 2016-08-30 2018-03-08 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP6869677B2 (ja) * 2016-09-27 2021-05-12 太陽誘電株式会社 積層セラミックコンデンサおよびその製造方法
JP6745700B2 (ja) * 2016-10-17 2020-08-26 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
KR102551219B1 (ko) * 2018-08-29 2023-07-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003173925A (ja) * 2001-09-27 2003-06-20 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法および積層セラミック電子部品
JP2013102123A (ja) * 2011-10-14 2013-05-23 Tdk Corp 積層セラミック電子部品
JP2014204117A (ja) * 2013-04-08 2014-10-27 サムソン エレクトロ−メカニックス カンパニーリミテッド. 積層セラミックキャパシタ及びその製造方法
JP2018107413A (ja) * 2016-12-28 2018-07-05 Tdk株式会社 積層セラミック電子部品
JP2019106443A (ja) * 2017-12-12 2019-06-27 株式会社村田製作所 積層セラミックコンデンサおよびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023079136A (ja) * 2021-11-26 2023-06-07 サムソン エレクトロ-メカニックス カンパニーリミテッド. 積層型電子部品
US11955288B2 (en) 2021-11-26 2024-04-09 Samsung Electro-Mechanics Co., Ltd. Multilayer electronic component

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