KR102295458B1 - 적층 세라믹 전자부품 및 그의 제조방법 - Google Patents
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Abstract
세라믹 몸체와 상기 세라믹 몸체 내부에 서로 이격되어 교차하여 위치하는 복수개의 제 1 내부전극과 제 2 내부전극을 포함하는 소자부; 상기 소자부의 양측부를 감싸며 서로 이격되어 위치하되 상기 제 1 내부전극과 통전하는 제 1 외부전극과, 상기 제 2 내부전극와 통전하는 제 2 외부전극을 포함하는 외부전극부; 상기 소자부 외측면 상에 균일하게 형성되고 상기 외부전극부의 외측면 일부가 노출되도록 하는 실란코팅층; 및 상기 외부전극부의 노출된 영역 상에 형성된 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 전자부품 및 그 제조방법을 제공한다.
Description
본 발명은 적층 세라믹 전자부품 및 그의 제조방법에 대한 것으로, 세라믹 표면의 코팅을 통하여 부품의 기계적 강도와 열충격에 의한 파괴특성을 개선하고 표면방전 및 전계 집중 최소화를 통하여 고압에도 적용할 수 있으며 습도에 의한 영향을 최소화하여 수명을 향상시킬 수 있는 적층 세라믹 전자부품 및 그의 제조방법에 관한 것이다.
적층 세라믹 전자부품은 복수 개로 적층된 세라믹층과 세라믹층 사이에 배열된 전극을 포함하는 구성으로 이루어지며, 적층 세라믹 콘덴서(Multi-Layer Ceramic Capacitor), 적층형 칩 인덕터(Multi-Layer Chip Inductor), 적층형 파워 인덕터(Multi-Layer Power Inductor) 또는 적층형 칩 비드((Multi-Layer Chip Bead) 등을 포함할 수 있다. 적층 세라믹 전자부품은 디지털 AV기기, 컴퓨터, 스마트 패드, 통신 단말기 등의 전자기기에서 DC-blocking, By-passing, 커플링 등의 다양한 용도로 사용되고 있다.
일반적으로 적층 세라믹 콘덴서(MLCC; Multi-Layer Ceramic Capacitor)의 경우, 대부분 직육면체의 형상으로 제조되는데, 전극패턴이 형성된 복수 개의 유전체 시트를 적층 압착한다. 압착한 칩을 절단하여 그린칩을 만들고 바인더를 탈지(가소)한 후 소성한다. 소결한 소성칩을 연마하여 내부전극을 도출시키고 외부 전극을 형성한 후 이를 도금함으로써 제조된다.
최근 전자제품이 소형화되고 다기능화됨에 따라 칩 형태의 전자부품 또한 소형화 및 고기능화되는 추세이며 적층 세라믹 전자부품 또한 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
고용량 적층 세라믹 전자부품을 제조하기 위해서는 유전율이 높은 재료로 유전체시트를 형성하거나 유전체시트를 박막화하여 적층 수를 증가시키는 방법을 주로 사용하고 있지만, 유전율이 높은 새로운 유전체를 개발하는 것은 기술 개발을 위해 많은 시간과 비용이 필요할 수 있다. 따라서 대부분은 전극패턴이 인쇄된 세라믹 재질의 그린시트(유전체시트)를 여러층으로 적층하는 방법으로 다수의 콘덴서를 병렬로 연결한 효과를 유도하는 방법을 이용하고 있다. 즉, 박막화된 그린시트의 적층수를 증가하면 더 많은 콘덴서를 병렬로 연결하는 것과 같은 효과를 이루어 고용량의 소형 적층 세라믹 전자부품을 구현할 수 있게 된다.
그러므로, 점차 소형화되는 적층 세라믹 전자부품은 세라믹층과 그 내부에 적층된 내부전극의 열충격 및 외부의 충격에 대한 기계적 강도를 더욱 향상시켜야 하는 기술 개발이 요구되고 있다. 그러나 소형화를 위해 박막화된 세라믹층들로 인해 외부 수분에 의한 영향을 받게 되어 적층 세라믹 전자부품의 수명이 감소될 수 있으며, 고용량의 적층 세라믹 부품에 있어서 표면 방전의 문제와 전계 집중의 최소화를 위한 기술 개발도 더욱 필요한 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 균일한 코팅으로 세라믹의 표면을 강화하여 습도에 의한 영향을 최소화함으로써 수명과 신뢰성을 향상시킬 수 있는 적층 세라믹 전자부품 및 그의 제조방법을 제공하는 것에 목적이 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 세라믹 표면의 코팅을 통하여 부품의 기계적 강도와 열충격에 의한 파괴특성이 개선될 수 있는 적층 세라믹 전자부품 및 그의 제조방법을 제공하는 것에 목적이 있다.
나아가서 본 발명이 이루고자 하는 또 다른 기술적 과제는, 세라믹 표면의 코팅을 통하여 표면방전 및 전계 집중 최소화를 통하여 고압에도 적용할 수 있는 적층 세라믹 전자부품 및 그의 제조방법을 제공하는 것에 목적이 있다.
더 나아가서 본 발명이 이루고자 하는 또 다른 기술적 과제는, 금속 에폭시 전극층을 외부전극에 구비함으로써 휨 강도 특성을 향상시킬 수 있는 적층 세라믹 전자부품 및 그의 제조방법을 제공하는 것에 목적이 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기의 문제를 해결하기 위하여 본 발명은 세라믹 몸체와 상기 세라믹 몸체 내부에 서로 이격되어 교차하여 위치하는 복수개의 제 1 내부전극과 제 2 내부전극을 포함하는 소자부; 상기 소자부의 양측부를 감싸며 서로 이격되어 위치하되 상기 제 1 내부전극과 통전하는 제 1 외부전극과, 상기 제 2 내부전극와 통전하는 제 2 외부전극을 포함하는 외부전극부; 상기 소자부 외측면 상에 균일하게 형성되고 상기 외부전극부의 외측면 일부가 노출되도록 하는 실란코팅층; 및 상기 외부전극부의 노출된 영역 상에 형성된 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 전자부품을 제공할 수 있다.
상기 실란코팅층은, 두께가 10 내지 300nm인 것일 수 있다.
상기 실란코팅층은, 분자량이 200 내지 1000 이내의 범위를 가지는 실란을 포함할 수 있다.
상기 실란코팅층은, 실란 혼합물 40 내지 70vol%와, 이소프로판올기 10 내지 50vol%와, 아세틸알코올 10 내지 20vol%를 첨가한 용액으로 형성된 것일 수 있다.
상기 실란 혼합물은 아미노프로필트리에톡시실란 30 내지 60vol%와 글리시톡시프로필트리에폭시실란 40 내지 70vol%를 포함하여 형성된 것일 수 있다.
상기 적층 세라믹 전자부품은, 상기 실란코팅층 상에 형성된 폴리크실렌 폴리머막을 더욱 포함할 수 있다.
상기 폴리크실렌 폴리머막은, 두께가 10 내지 100Å인 것일 수 있다.
상기 적층 세라믹 전자부품은, 상기 외부전극부의 노출된 영역과 상기 도금층 사이에 금속 에폭시 전극층이 개재될 수 있다.
또한, 상기의 문제를 해결하기 위하여 본 발명은 세라믹 몸체와 상기 세라믹 몸체 내부에 서로 이격되어 교차하며 위치하는 복수개의 제 1 내부전극과 제 2 내부전극을 포함하도록 소자부를 형성하는 단계; 상기 소자부의 양측부를 감싸며 서로 이격되어 위치하는 외부전극부를 형성하여 칩을 제조하되, 상기 제 1 내부전극과 통전하는 제 1 외부전극과, 상기 제 2 내부전극와 통전하는 제 2 외부전극을 형성하는 단계; 실란 혼합물을 포함하는 용액을 이용하여 상기 칩을 균일하게 코팅한 후 상기 외부전극부의 외측면 일부가 노출되도록 실란코팅층을 형성하는 단계; 및 상기 외부전극부의 노출된 영역 상에 도금층을 형성하는 단계를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법을 제공할 수 있다.
상기 실란코팅층을 형성하는 것은, 0.1 내지 1Torr의 진공 분위기에서 상기 실란 혼합물을 포함하는 용액에 상기 칩을 10 내지 60분간 침적하고, 100 내지 200℃의 온도에서 10 내지 50분간 경화하는 것을 포함할 수 있다.
상기 실란코팅층을 형성하는 것은, 진동 바렐 연마를 이용하여 실란코팅층의 일부를 제거하여 외부전극부의 외측면 일부가 노출되도록 하는 것을 포함할 수 있다.
상기 실란코팅층을 형성하는 것은, 두께가 10 내지 300nm가 되도록 형성하는 것일 수 있다.
상기 실란코팅층을 형성하는 것은, 분자량이 200 내지 1000 이내의 범위를 가지는 실란을 포함하여 형성하는 것일 수 있다.
상기 실란 혼합물을 포함하는 용액은, 실란 혼합물 40 내지 70vol%와, 이소프로판올기 10 내지 50vol%와, 아세틸알코올 10 내지 20vol%를 첨가하여 제조하는 것일 수 있다.
상기 실란 혼합물은 아미노프로필트리에톡시실란 30 내지 60vol%와 글리시톡시프로필에폭시 실란 40 내지 70vol%를 포함할 수 있다.
상기 도금층을 형성하기 전에, 상기 실란코팅층 상에 상기 외부전극부의 외측면 일부가 노출되도록 폴리크실렌 폴리머막을 형성하는 것을 포함할 수 있다.
상기 도금층을 형성하기 전에, 두께가 10 내지 100Å가 되도록 폴리크실렌 폴리머막을 형성하는 것을 포함할 수 있다.
상기 도금층을 형성하기 전에, 상기 노출된 영역의 외부전극부와 상기 도금층 사이에 금속 에폭시 전극층을 형성할 수 있다.
본 발명의 실시예에 따른 적층 세라믹 전자부품 및 그의 제조방법은 실란코팅층의 균일한 코팅으로 세라믹의 표면을 강화하여 내습성이 개선되어 습도에 의한 영향을 최소화하여 수명 및 신뢰성을 향상시킬 수 있는 장점이 있다.
또한, 실란코팅층과 폴리크실렌 폴리머막을 포함하는 코팅을 통하여 세라믹 표면이 강화됨으로써 부품의 기계적 강도와 열충격에 의한 파괴특성이 개선될 수 있는 효과가 있으며, 나아가서 표면방전 및 전계 집중 최소화를 통하여 고압에도 적용할 수 있는 장점이 있다. 더 나아가서 금속 에폭시 전극층을 외부전극에 구비함으로써 벤딩 크랙에 대한 내구성이 향상되어 휨 강도 특성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 적층 세라믹 전자부품의 단면도이고,
도 2는 본 발명의 실시예에 따른 적층 세라믹 전자부품의 제조방법을 나타낸 공정흐름도이고,
도 3은 일반적인 소자부의 형성단계를 나타낸 공정흐름도이다.
도 2는 본 발명의 실시예에 따른 적층 세라믹 전자부품의 제조방법을 나타낸 공정흐름도이고,
도 3은 일반적인 소자부의 형성단계를 나타낸 공정흐름도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 적층 세라믹 전자부품의 단면도이고, 도 2는 본 발명의 실시예에 따른 적층 세라믹 전자부품의 제조방법을 나타낸 공정흐름도이고, 도 3은 일반적인 소자부의 형성단계를 나타낸 공정흐름도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 적층 세라믹 전자부품(10)은 소자부(100)와 외부전극부(200)와 실란코팅층(300) 및 도금층(400)을 포함할 수 있으며, 소자부(100)와 외부전극부(200)는 칩으로 구성될 수 있다.
상기 소자부(100)는 세라믹 몸체(130)와 상기 세라믹 몸체(130) 내부에 서로 이격되어 교차하여 위치하는 복수 개의 제 1 내부전극(110)과 제 2 내부전극(120)을 포함할 수 있다. 소자부(100)는 전극이 인쇄된 복수 개의 박막형의 유전체 시트들의 적층과 압착으로 세라믹 몸체(130)와 복수 개의 제 1 내부전극(110) 및 제 2 내부전극(120)이 구현될 수 있다.
상기 세라믹 몸체(130)는 유전체인 BaTiO3 또는 (BaCa)TiO3를 포함하여 형성될 수 있으며, MnO2, MgO, Cr2O3, Y2O3, Dy2O3, Yb2O3, V2O5, SiO2 등으로 이루어진 군에서 선택된 하나 이상이 첨가될 수 있다.
상기 제 1 내부전극(110)과 제 2 내부전극(120)은 Ni, Ag, Ag-Pd합금 중 선택된 것으로 형성될 수 있으며, 서로 다른 극성을 가지며 세라믹 몸체(130) 내부에서 이격되어 교대로 위치할 수 있고, 각각 세라믹 몸체(130) 일측면과 타측면에 단부가 노출되도록 위치할 수 있다. 즉, 제 1 내부전극(110)과 제 2 내부전극(120) 사이의 세라믹에 의하여 전기적으로 절연될 수 있으며, 노출된 단부를 통하여 외부전극부(200)와 통전될 수 있다.
상기 외부전극부(200)는 상기 소자부(100)의 양측부를 감싸며 서로 이격되어 위치하되, 상기 제 1 내부전극(110)과 통전하는 제 1 외부전극(210)과, 상기 제 2 내부전극(120)와 통전하는 제 2 외부전극(220)을 포함할 수 있다. 즉, 외부전극부(200)는 소자부(100)의 양측에서 노출된 제 1 내부전극(110)과 제 2 내부전극(120)에 각각 전기적으로 연결되어 서로 다른 극성의 전기를 공급할 수 있다. 예를 들어, 외부전극부(200)는 Cu, Ag, Ag-Pd합금 등과 같은 금속으로 형성될 수 있다.
상기 실란코팅층(300)은 상기 소자부(100) 외측면 상에 균일하게 형성되고 상기 외부전극부(200)의 외측면 일부가 노출되도록 위치할 수 있다. 즉, 상기 칩의 외측면에 균일하게 형성되되 외부전극부(200)의 일부가 노출되도록 위치할 수 있다. 또한, 상기 외부전극부(200)의 노출된 영역 상에 도금층(400)이 위치할 수 있다. 도금층(400)은 Ni과 Sn의 도금을 통하여 구비될 수 있으며, 이후 적층 세라믹 전자부품(10)의 회로 기판에 대한 솔더링 공정 시 도금층(400)을 통하여 솔더링의 접합성을 향상시키며 외부전극부(200)의 부식을 방지할 수 있다.
또한, 실란코팅층(300)의 균일한 코팅으로 세라믹 몸체(130)의 표면을 강화시킬 수 있으며, 이로 인해 소자부(100)의 내습성이 개선되어 습도에 의한 영향을 최소화하여 적층 세라믹 전자부품(10)의 수명 및 신뢰성을 향상시킬 수 있다.
상기 실란코팅층(300)은 분자량이 200 내지 1000 이내의 범위를 가지는 실란을 포함할 수 있다. 예를 들어 상기 실란은 3-아미노프로필트리에톡시실란, 아미노에틸아민프로필트리메톡시실란, 아미노에틸아미노프로필트리메톡시실란, 아미노에틸아미노프로필실란, 3-아미노프로필트리메톡시실란, N-(2-아미노에틸)-3-아미노프로필트리메톡시실란, 3-글리시독시프로필트리메톡시실란, 3-글리시독시프로필트리에톡시실란 글리시독시프로필-메틸디에톡시실란, 페닐트리메톡시실란, 페닐트리에톡시실란, 메르캅토프로필트리메톡시실란, 비스-트리에톡시실릴프로필디술피도실란, 비스-트리에톡시실릴프로필테트라술피도실란, 테트라에톡시실란, N-시클로헥실아미노메틸메틸디에톡시실란, n-시클로헥실아미노메틸트리에톡시실란, n-페닐아미노메틸트리메톡시실란, (메타크릴옥시메틸)메틸디메톡시실란, 3-메타크릴옥시프로필트리메톡시실란, (메타크릴옥시메틸)메틸디에톡시실란, 메타크릴옥시메틸-트리에톡시실란, 3-메타크릴옥시프로필트리메톡시실란, 3-메타크릴옥시프로필트리아세톡시실란, (이소시아네이토메틸)메틸디메톡시실란, 3-이소시아네이토프로필트리메톡시실란, 3-트리메톡시실릴메틸-O-메틸카르바메이트, n-디메톡시-(메틸)실릴메틸-O-메틸카르바메이트, 3-(트리에톡시실릴)프로필 숙신산 무수물, 메틸트리메톡시실란, 메틸트리에톡시실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 트리메틸에톡시실란, 이소옥틸트리메톡시실란 등으로 이루어진 군에서 하나 이상 선택될 수 있다.
나아가서, 상기 실란코팅층(300)은 두께가 10 내지 300nm인 것일 수 있다. 두께가 10nm 미만이면 내습성의 효과를 가지기 어려우며, 300nm를 초과하면 정전용량의 감소와 세라믹 몸체(130)의 외관에 얼룩 반점이나 변색을 가져올 수 있으므로 상기 실란코팅층(300)은 두께가 10 내지 300nm인 것이 바람직하다.
상기 실란코팅층(300)은 실란 혼합물 40 내지 70vol%와, 이소프로판올기 10 내지 50vol%와, 아세틸알코올 10 내지 20vol%를 첨가한 용액으로 형성된 것일 수 있다. 이소프로판올기와 아세틸알코올의 혼합비는 실란코팅층(300)의 침적시간과 침적되는 동안 압력에 따라 원하는 코팅 두께를 구성하는 데 중요한 요소로써, 10 내지 300nm의 실란코팅층(300)의 두께를 형성하기 위해 상기의 비율로 형성된 용액을 사용할 수 있다.
나아가서 상기 실란 혼합물은 아미노프로필트리에톡시실란 30 내지 60vol%와 글리시톡시프로필트리에폭시실란 40 내지 70vol%를 포함하여 형성된 것일 수 있다. 아미노프로필트리에톡시실란은 실란코팅층 표면에서 내습 특성을 더욱 향상시켜주지만 소자부 표면과의 접착성을 위하여 글리시톡시프로필트리에폭시실란과 함께 상기의 범위를 가지는 것이 바람직하다.
상기 적층 세라믹 전자부품(10)은 상기 실란코팅층(300) 상에 형성된 폴리크실렌 폴리머막(500)을 더욱 포함할 수 있으며, 예를 들어 폴리크실렌 폴리머막(500)은 패럴린막일 수 있다. 폴리크실렌 폴리머막(500)은 증발기를 거쳐 열분해의 단계 이후에 증착챔버를 통하여 형성될 수 있고, 할로겐 프리 패럴린(Parylene-N)과 할로겐 포함 패럴린(Parylene-F)을 적용할 수 있으며 이에 한정되는 것은 아니다.
따라서, 폴리크실렌 폴리머막(500)을 포함하는 코팅을 통하여 세라믹 몸체(130)의 표면이 더욱 강화됨으로써 적층 세라믹 전자부품(10)의 기계적 강도와 열충격에 의한 파괴특성이 개선될 수 있는 효과가 있으며, 나아가서 표면방전 및 전계 집중 최소화를 통하여 고압에도 적용할 수 있는 장점을 가질 수 있다.
상기 폴리크실렌 폴리머막(500)은, 두께가 10 내지 100Å인 것일 수 있다. 두께가 10Å 미만이면 내습성 향상과 표면 강화의 효과를 구현하기 어려우며, 100Å을 초과하면 외부전극부(200)의 노출을 위한 폴리크실렌 폴리머막(500)의 제거 작업에 장시간이 소요되거나 외관 상 불량을 일으킬 수 있으므로 상기의 범위를 가지는 것이 바람직하다.
나아가서, 상기 적층 세라믹 전자부품(10)은 상기 외부전극부(200)의 노출된 영역과 상기 도금층(400) 사이에 금속 에폭시 전극층(600)이 개재될 수 있다. 예를 들어 상기 금속 에폭시 전극층(600)은 Ag 에폭시로 형성된 것일 수 있으며 이에 한정되는 것은 아니다. 따라서 적층 세라믹 전자부품(10)이 금속 에폭시 전극층(600)을 외부전극부(200)와 도금층(400) 사이에 구비함으로써 벤딩 크랙에 대한 내구성이 향상되어 휨 강도 특성을 향상시킬 수 있는 장점이 있다.
도 1 내지 도 3을 참조하여 본 발명의 실시예에 따른 적층 세라믹 전자부품의 제조방법을 하기와 같이 설명한다.
본 발명의 실시예에 따른 적층 세라믹 전자부품(10)의 제조방법은 먼저, 소자부(100)를 형성한다(S100). 상기 소자부(100)를 형성하는 것(S100)은, 세라믹 몸체(130)와 상기 세라믹 몸체(130) 내부에 서로 이격되어 교차하며 위치하는 복수 개의 제 1 내부전극(110)과 제 2 내부전극(120)을 포함하도록 소자부(100)를 형성하는 것일 수 있다.
도 3을 참조하면, 상기 소자부(100)를 형성하는 것(S100)은, 먼저 유전체 파우더를 제조(Powder Fabrication)할 수 있다(S110). 유전체 파우더는 BaTiO3 또는 (BaCa)TiO3를 포함하여 형성할 수 있으며, MnO2, MgO, Cr2O3, Y2O3, Dy2O3, Yb2O3, V2O5, SiO2 등으로 이루어진 군에서 선택된 하나 이상이 첨가될 수 있다. 혼합된 파우더의 물리적 화학적 균일성 확보를 위한 혼합공정 및 열처리를 수행할 수 있으며, 혼합된 파우더의 물리적 화학적인 특성을 변화시킬 수 있는 하소 및 분쇄 공정을 통하여 유전체 파우더는 80 내지 300nm의 크기를 가질 수 있다.
다음으로 슬러리(Slurry)를 제조할 수 있다(S120). 슬러리를 제조하는 것(S120)은 상기 유전체 파우더에 고분자 결합제, 분산제, 용매를 고르게 혼합 후 분산장치를 이용하여 슬러리 내부의 입자들에 반발력을 부여함으로써 균일하게 분산된 슬러리를 제조할 수 있으며, 이를 통하여 성형성을 확보할 수 있다.
그리고, 성형(Casting)을 수행할 수 있다(S130). 예를 들어 PET 필름 을 성형 시트로 이용하고, 그 상면에 상기 분산된 슬러리를 균일하게 도포하여 성형을 수행할 수 있다. 이는 세라믹 시트의 특성을 결정하는 공정이라 할 수 있다.
다음으로 인쇄(Printing) 공정을 통하여 내부 전극을 인쇄할 수 있다(S140). 예로써 상기 세라믹 시트 상에 Ni, Ag 또는 Ag-Pd합금을 이용하여 스크린 프린팅(Screen Printing) 또는 그라비아 프린팅(Gravure Printing)을 이용하여 내부전극을 인쇄할 수 있다.
이후, 상기 내부전극이 인쇄된 세라믹 시트를 적층(Staking)할 수 있다(S150). 즉, 내부전극이 인쇄된 시트들을 PET 필름과 박리하고, 원하는 정전용량에 따라 정해진 위치에서 정렬하며 반복적으로 적층하는 공정으로써, 상기의 공정을 통하여 복수 개의 제 1 내부전극(110) 및 제 2 내부전극(120)이 적층 배열될 수 있다.
그리고 적층된 세라믹 시트들을 압착(Lamination)할 수 있다(S160). 적층된 세라믹 시트들은 압착에 의한 압력을 통하여 유전체 입자의 재배열이 일어나고 이로 인해 높은 패킹(Packing) 밀도를 생성할 수 있다.
다음으로, 상기 압착된 세라믹 시트를 절단(Cutting)할 수 있다(S170). 즉, 블레이드(Blade)나 다이싱 쏘우(Dicing Saw)를 이용하여 정해진 크기로 절단함으로써 복수 개의 제 1 내부전극(110) 및 제 2 내부전극(120)과 몸체부(130)로 구성된 복수 개의 소자부(100), 예를 들어 그린 칩(Green Chip)을 제조할 수 있다.
그리고 상기 소자부(100)에 대해 가소/소성(Bake Out/Firing)을 수행할 수 있다(S180). 가소/소성 공정을 수행함으로써 열처리를 통한 소자부(100)의 바인더를 제거하고, 세라믹 몸체(130) 내부의 파우더 결합을 더욱 강하게 할 수 있으며, 원하는 미세구조와 전기적 특성을 가지며 내부전극 간의 절연성을 높이고 신뢰성이 향상된 칩으로 제조할 수 있다. 예를 들어, 200 내지 300℃의 온도범위에서 30 내지 50시간 처리하여 소자부(100) 내의 바인더와 같은 유기물을 제거할 수 있으며, 강환원 분위기로 1150 내지 1300℃에서 1 내지 4시간 소성할 수 있다. 그리고 재산화 열처리로써 강환원 분위기에서 소성한 소자부(100)를 약환원 분위기에서 800 내지 1000℃의 온도로 30분 내지 2시간 열처리하여 산소결핍을 제거하여 신뢰성을 높일 수 있다.
마지막으로 연마(Tumbling)를 수행할 수 있다(S190). 예를 들어 바렐연마를 이용하여 상기 소성의 과정 후 깨지기 쉬운 모서리를 연마해줌으로써 향후 진행될 공정 과정 중 소자부(100)끼리 서로 부딪혀 충격으로 인한 손상을 최소화할 수 있다. 그리고 열에 의해 수축된 복수 개의 제 1 내부전극(110)과 제 2 내부전극(120)을 노출시켜 이후 형성되는 외부전극부(200)와 연결을 준비할 수 있다.
다음으로 상기의 S110 내지 S190의 과정으로 제조된 소자부(100)에 외부전극부(200)를 형성할 수 있다(S200). 외부전극부(200)를 형성하는 것은 상기 소자부(100)의 양측부를 감싸며 서로 이격되어 위치하도록 외부전극부(200)를 형성함으로써 칩을 제조할 수 있다. 즉, 상기 연마로 노출된 제 1 내부전극(110)과 통전하도록 제 1 외부전극(210)을 형성하고, 상기 연마로 노출된 제 2 내부전극(120)와 통전하도록 제 2 외부전극(220)을 형성할 수 있는데, 더욱 향상된 전기적 특성을 구현하기 위하여 외부전극부(200)의 모양은 일정하고 균일한 것이 바람직하다.
따라서, 외부전극부(200)는 소자부(100)의 양측에서 노출된 제 1 내부전극(110)과 제 2 내부전극(120)에 각각 전기적으로 연결되어 서로 다른 극성의 전기를 외부로부터 공급할 수 있다. 예를 들어, 외부전극부(200)는 Cu, Ag, Ag-Pd합금 등과 같은 금속으로 형성할 수 있으며, 외부전극부(200)의 기계적 강도를 높이고 세라믹 몸체(130)와의 밀착성을 높이기 위해 외부전극부(200) 형성 후 600 내지 800℃의 소성의 과정을 거칠 수 있다.
댜음으로, 실란 혼합물을 포함하는 용액을 이용하여 상기 칩을 균일하게 코팅한 후 상기 외부전극부(200)의 외측면 일부가 노출되도록 실란코팅층을 형성하고 경화할 수 있다(S300). 세라믹 몸체(130)와 외부전극부(200) 일부에 실란코팅층(300)을 균일하게 형성함으로써 세라믹 몸체(130)의 표면을 강화시킬 수 있으며, 이로 인해 소자부(100)의 내습성이 개선되어 습도에 의한 영향을 최소화하여 적층 세라믹 전자부품(10)의 수명 및 신뢰성을 향상시킬 수 있다.
예를 들어, 상기 실란코팅층을 형성하는 것은 0.1 내지 1Torr의 진공 분위기에서 상기 실란 혼합물을 포함하는 용액에 상기 칩을 10 내지 60분간 침적하고, 100 내지 200℃의 온도에서 10 내지 50분간 경화하는 것을 포함할 수 있다. 그리고 진동 바렐 연마를 이용하여 실란코팅층의 일부를 제거하여 외부전극부(200)의 외측면 일부를 노출시킬 수 있다. 실란코팅층의 일부를 제거하는 것은 진동 바렐 연마 이외에 플라즈마를 이용한 에칭이나 266nm 이하의 파장을 가지는 레이저 빔을 이용하거나 미립연마재(Micro Abracive)를 이용한 연마를 이용하여 수행할 수도 있다.
또한, 상기 실란코팅층을 형성하는 것은 두께가 10 내지 300nm가 되도록 형성하는 것일 수 있다. 두께가 10nm 미만이면 내습성의 효과를 가지기 어려우며, 300nm를 초과하면 정전용량의 감소와 세라믹 몸체(130)의 외관에 얼룩 반점이나 변색을 가져올 수 있으므로 상기 실란코팅층(300)은 두께가 10 내지 300nm인 것이 바람직하다.
상기 실란코팅층을 형성하는 것은, 분자량이 200 내지 1000 이내의 범위를 가지는 실란을 포함하여 형성하는 것일 수 있다. 예를 들어 상기 실란은 3-아미노프로필트리에톡시실란, 아미노에틸아민프로필트리메톡시실란, 아미노에틸아미노프로필트리메톡시실란, 아미노에틸아미노프로필실란, 3-아미노프로필트리메톡시실란, N-(2-아미노에틸)-3-아미노프로필트리메톡시실란, 3-글리시독시프로필트리메톡시실란, 3-글리시독시프로필트리에톡시실란 글리시독시프로필-메틸디에톡시실란, 페닐트리메톡시실란, 페닐트리에톡시실란, 메르캅토프로필트리메톡시실란, 비스-트리에톡시실릴프로필디술피도실란, 비스-트리에톡시실릴프로필테트라술피도실란, 테트라에톡시실란, N-시클로헥실아미노메틸메틸디에톡시실란, n-시클로헥실아미노메틸트리에톡시실란, n-페닐아미노메틸트리메톡시실란, (메타크릴옥시메틸)메틸디메톡시실란, 3-메타크릴옥시프로필트리메톡시실란, (메타크릴옥시메틸)메틸디에톡시실란, 메타크릴옥시메틸-트리에톡시실란, 3-메타크릴옥시프로필트리메톡시실란, 3-메타크릴옥시프로필트리아세톡시실란, (이소시아네이토메틸)메틸디메톡시실란, 3-이소시아네이토프로필트리메톡시실란, 3-트리메톡시실릴메틸-O-메틸카르바메이트, n-디메톡시-(메틸)실릴메틸-O-메틸카르바메이트, 3-(트리에톡시실릴)프로필 숙신산 무수물, 메틸트리메톡시실란, 메틸트리에톡시실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 트리메틸에톡시실란, 이소옥틸트리메톡시실란 등으로 이루어진 군에서 하나 이상 선택될 수 있다.
상기 실란 혼합물을 포함하는 용액은, 실란 혼합물 40 내지 70vol%와, 이소프로판올기 10 내지 50vol%와, 아세틸알코올 10 내지 20vol%를 첨가하여 제조하는 것일 수 있다. 이소프로판올기와 아세틸알코올의 혼합비는 실란코팅층(300)의 침적시간과 침적되는 동안 압력에 따라 원하는 코팅 두께를 구성하는 데 중요한 요소로써, 10 내지 300nm의 실란코팅층(300)의 두께를 형성하기 위해 상기의 비율로 형성된 용액을 사용할 수 있다.
나아가서 상기 실란 혼합물은 아미노프로필트리에톡시실란 30 내지 60vol%와 글리시톡시프로필에폭시 실란 40 내지 70vol%를 포함할 수 있다. 아미노프로필트리에톡시실란은 실란코팅층 표면에서 내습 특성을 더욱 향상시켜주지만 소자부 표면과의 접착성을 위하여 글리시톡시프로필트리에폭시실란과 함께 상기의 범위를 가지는 것이 바람직하다.
다음으로, 상기 외부전극부(200)의 노출된 영역 상에 도금층(400)을 형성할 수 있다(S700).
나아가서 상기 도금층을 형성(S700)하기 전에, 상기 실란코팅층(300) 상에 상기 외부전극부(200)의 외측면 일부가 노출되도록 폴리크실렌 폴리머막(500)을 형성하는 것을 포함할 수 있다(S400). 예를 들어 폴리크실렌 폴리머막(500)은 패럴린막일 수 있으며, 할로겐 프리 패럴린(Parylene-N)과 할로겐 포함 패럴린(Parylene-F)을 적용할 수 있으며 이에 한정되는 것은 아니다.
폴리크실렌 폴리머막(500)은 증발기를 거쳐 열분해의 단계 이후에 화학기상증착(CVD)를 이용하여 균일한 막으로 형성할 수 있으며, 두께가 10 내지 100Å가 되도록 형성할 수 있다. 두께가 10Å 미만이면 내습성 향상과 표면 강화의 효과를 구현하기 어려우며, 100Å을 초과하면 외부전극부(200)의 노출을 위한 폴리크실렌 폴리머막(500)의 제거 작업에 장시간이 소요되거나 외관 상 불량을 일으킬 수 있으므로 상기의 범위를 가지는 것이 바람직하다.
이후 폴리크실렌 폴리머막(500)을 부분적으로 제거하여 외부전극부(200) 일부를 노출할 수 있다(S500). 폴리크실렌 폴리머막(500)을 부분적으로 제거하는 것은 진동 바렐 연마 이외에 플라즈마를 이용한 에칭이나 266nm 이하의 파장을 가지는 레이저 빔을 이용하거나 미립연마재(Micro Abracive)를 이용한 연마를 이용하여 수행할 수 있다.
실란코팅층(300) 상에 형성된 폴리크실렌 폴리머막(500)을 포함하는 2중의 균일한 코팅을 통하여 세라믹 몸체(130)의 표면이 더욱 강화됨으로써 적층 세라믹 전자부품(10)의 기계적 강도와 열충격에 의한 파괴특성이 개선될 수 있는 효과가 있으며, 나아가서 표면방전 및 전계 집중 최소화를 통하여 고압에도 적용할 수 있다.
나아가서, 상기 도금층을 형성(S700)하기 전에, 상기 노출된 영역의 외부전극부(200)와 상기 도금층(400) 사이에 금속 에폭시를 도포하고 경화하여 금속 에폭시 전극층(600)을 형성할 수 있다(S600). 예를 들어 상기 금속 에폭시 전극층(600)은 Ag 에폭시로 형성한 것일 수 있으며 이에 한정되는 것은 아니다. 또한, 금속 에폭시의 도포 후 120 내지 300℃의 온도범위에서 30분 동안 경화할 수 있다.
상기의 과정으로 금속 에폭시 전극층(600)을 외부전극부(200)와 도금층(400) 사이에 형성함으로써 벤딩 크랙에 대한 내구성이 향상되어 휨 강도 특성을 향상시킬 수 있다.
이후, 금속 에폭시 전극층(600) 상에 도금층(400)을 형성할 수 있다(S700). 도금층(400)은 Ni과 Sn의 도금으로 형성할 수 있으며, 이후 적층 세라믹 전자부품(10)의 회로 기판에 대한 솔더링 공정 시 도금층(400)을 통하여 솔더링의 접합성을 향상시키며 외부전극부(200)의 부식을 방지할 수 있다.
마지막으로 선별 및 검사를 수행할 수 있다(S800). 상기의 과정으로 제조 완료된 적층 세라믹 전자부품(10)의 전기적 특성을 측정하는 단계로 용량, 유전손실, 절연저항 등의 특성을 측정하여 양산품을 분리하는 공정이라 할 수 있다.
이하, 본 발명에 따른 적층 세라믹 전자부품의 제조방법을 하기 실험예를 통해 설명하겠는 바, 하기 실험예는 본 발명을 설명하기 위한 예시일 뿐 본 발명이 이에 한정되는 것은 아니다.
비교예 1
유전체 파우더 원료로써 BaTiO3에 MnO, MgO, DyO3, V2O5, SiO2, 미세유리(Glass Frit)를 첨가하여 슬러리를 제조한 후 3㎛의 유전체 시트로 성형하였다. 유전체 시트에 내부전극으로 Ni 전극을 인쇄한 후 400층 적층 후 압착하였다. 압착된 유전체 시트를 절단하여 소자부를 제조하였고, 1200℃, 내환원 분위기에서 2시간 소결한 후 900 내지 1000℃에서 재산화 처리하였다. 소결이 완료된 소자부를 연마하여 내부전극부의 양단부를 노출시키고, Cu를 사용하여 도포한 후 600 내지 800℃ 범위에서 열처리하여 내부전극부와 연결된 외부전극부를 형성함으로써 칩을 제조하였다. 칩의 크기는 3216(3.2mm×1.6mm×1.6mm)이다.
실험예 1 - 에폭시 전극층 형성
비교예 1과 동일한 과정으로 동일한 크기의 칩을 제조하였다. 노출된 외부전극부 상에 Ag에폭시를 이용하여 Ag에폭시 전극층을 형성하였다.
실험예 2 및 3 - 폴리크실렌 폴리머막 증착
비교예 1과 동일한 과정으로 동일한 크기의 칩을 제조하였다. 그리고, 화학기상증착법으로 폴리크실렌 폴리머막으로써 패럴린막을 형성한 후 외부전극부의 일부를 노출하였다. 실험예 2 및 3에서 패럴린막의 두께는 하기의 표 1과 같다.
실험예 4 및 5 - 실란코팅층 형성
비교예 1과 동일한 과정으로 동일한 크기의 칩을 제조하였다. 그리고, 0.1 내지 1Torr의 진공 분위기에서 실란 혼합물을 포함하는 용액에 상기 칩을 10 내지 60분간 침적하고, 100 내지 200℃의 온도에서 경화한 후 바렐 연마를 이용하여 외부전극부의 일부를 노출시켰다. 상기 실란 혼합물을 포함하는 용액은 실란 혼합물 40 내지 70vol%와, 이소프로판올기 10 내지 50vol%와, 아세틸알코올 10 내지 20vol%를 첨가하여 제조한 것이며, 상기 실란 혼합물은 아미노프로필트리에톡시실란 30 내지 60vol%와 글리시톡시프로필에폭시 실란 40 내지 70vol%를 포함한 것이다.
실험예 4 및 5에서 실란코팅층의 두께는 하기의 표 1과 같다.
실험예 6 내지 12 - 실란코팅층 및 폴리크실렌 폴리머막의 2중층 형성
비교예 1과 동일한 과정으로 동일한 크기의 칩을 제조하였고, 실험예 4 및 5와 동일한 방법으로 실란코팅층을 형성하되 실험예 6 내지 12의 실란코팅층의 두께는 표 1과 같이 형성하였다. 그리고 실란코팅층 상에 실험예 2 및 3과 동일한 방법으로 패럴린막을 증착하되 실험예 6 내지 12의 패럴린막의 두께는 표 1과 같이 형성하였다.
실험예 13 및 14 - 폴리크실렌 폴리머막 증착 및 에폭시 전극층 형성
비교예 1과 동일한 과정으로 동일한 크기의 칩을 제조하였다. 그리고 실험예 2 및 3과 동일한 방법으로 패럴린막을 증착하되, 실험예 13 및 14의 각 패럴린막의 두께는 표 1과 같이 형성하였다. 다음으로, 노출된 외부전극 상에 실험예 1과 같은 방법으로 Ag에폭시 전극층을 형성하였다.
실험예 15 및 16 - 실란코팅층 형성 및 에폭시 전극층 형성
비교예 1과 동일한 과정으로 동일한 크기의 칩을 제조하였다. 실험예 4 및 5와 동일한 방법으로 실란코팅층을 형성하되, 실험예 15 및 16의 각 실란코팅층의 두께는 표 1과 같이 형성하였다. 다음으로, 노출된 외부전극 상에 실험예 1과 같은 방법으로 Ag에폭시 전극층을 형성하였다.
실험예 17 내지 23 - 실란코팅층 및 폴리크실렌 폴리머막의 2중층과 에폭시 전극층 형성
비교예 1과 동일한 과정으로 동일한 크기의 칩을 제조하였다. 그리고 실험예 6 내지 12와 같은 방법으로 실란코팅층과 패럴린막을 순차적으로 형성하되, 실험예 17 내지 23의 각각의 두께는 표 1과 같다. 다음으로, 노출된 외부전극 상에 실험예 1과 같은 방법으로 Ag에폭시 전극층을 형성하였다.
시험 1 - 내습 신뢰성 시험
비교예 1과 실험예 2 내지 23의 각각의 경우 샘플 200개에 대하여, 온도 85℃, 습도 85%RH, 인가전압 15V/㎛의 조건에서 1000시간 경과 후 절연저항(R*C)을 측정하여 10 [Ω·F]이하인 경우를 불량으로 정의하였다. 그 결과는 표 1과 같다.
시험 2 - 가속 내습부하(Pressure Cooker Bias Test; PCBT) 시험
비교예 1과 실험예 2 내지 23의 각각의 경우 샘플 200개에 대하여, 온도 121℃, 습도 100%RH, 기압 2atm, 인가전압 20V/㎛의 조건에서 1000시간 경과 후 절연저항(R*C)을 측정하여 10[Ω·F]이하인 경우를 불량으로 정의하였다. 그 결과는 표 1과 같다.
시험 3 - 휨강도 시험
비교예 1과 실험예 2 내지 23의 각각의 경우 샘플 200개에 대하여, 평가용 기판에 실장한 후 기판에 응력을 가하여 휨 크랙 발생에 따른 용량 저하를 확인하였다. 10mm의 휨에서도 정상적인 용량이 구현되면 ◎, 7mm의 휨에서도 정상적인 용량이 구현되면 ○, 7mm의 휨에서도 정상적인 용량이 구현되지 않으면 △로 정의하였으며, 그 결과는 표 1과 같다.
시험 4 - 정전용량 시험
비교예 1과 실험예 2 내지 23의 각각의 경우 샘플 1000개에 대하여, 1 KHz, 0.5 V 조건에서 정전용량을 측정하여 목표 용량의 달성 수준(목표 용량 98% 이내)을 기준으로, 우수(1000/1000개) ◎, 보통(998/1000개) ○, 불량 (997이하/1000개) △로 정의하였으며, 그 결과는 표 1과 같다.
시험 5 - 외관 검사
비교예 1과 실험예 2 내지 23의 각각의 경우 샘플 1000개에 대하여, 육안 검사를 통하여 세라믹 표면에 이물질이 있거나 얼룩 반점, 변색의 수준을 검사하였으며, 우수(0/1000개) ◎, 보통(10/1000개) ○, 불량 (11 이상/1000개) △로 정의하였으며, 그 결과는 표 1과 같다.
| 샘플번호 | Epoxy 외부전극적용 |
실란 (nm) |
패럴린(Å), (f;할로겐프리) |
내습 신뢰성 | PCBT 신뢰성 | 정전용량 | 외관 | 휨 강도 |
| 16(비교예1) | x | x | x | 5/200 | 3/200 | ◎ | ◎ | △ |
| 4(실험예1) | o | x | x | 5/200 | 3/200 | ◎ | ◎ | ○ |
| 17(실험예2) | x | x | 10(f) | 2/200 | 1/200 | ◎ | ◎ | △ |
| 23(실험예3) | x | x | 30 | 3/200 | 1/200 | ◎ | ◎ | △ |
| 18(실험예4) | x | 10 | x | 5/200 | 2/200 | ◎ | ◎ | △ |
| 24(실험예5) | x | 100 | x | 5/200 | 1/200 | ◎ | ◎ | △ |
| 19(실험예6) | x | 10 | 100 | 0/200 | 0/200 | ◎ | ◎ | ○ |
| 21(실험예7) | x | 100 | 100 | 0/200 | 0/200 | ◎ | ◎ | ○ |
| 14(실험예8) | x | 300 | 100(f) | 0/200 | 0/200 | ◎ | ◎ | ○ |
| 13(실험예9) | x | 30 | 10(f) | 0/200 | 0/200 | ◎ | ◎ | ○ |
| 22(실험예10) | x | 100 | 500 | 0/200 | 0/200 | ○ | △ | ○ |
| 20(실험예11) | x | 500 | 30 | 0/200 | 0/200 | ○ | △ | ○ |
| 15(실험예12) | x | 1000 | 300(f) | 0/200 | 0/200 | △ | △ | △ |
| 5(실험예13) | o | x | 10(f) | 2/200 | 1/200 | ◎ | ◎ | ○ |
| 11(실험예14) | o | x | 30 | 3/200 | 1/200 | ◎ | ◎ | ○ |
| 6(실험예15) | o | 10 | x | 5/200 | 2/200 | ◎ | ◎ | ○ |
| 12(실험예16) | o | 100 | x | 5/200 | 1/200 | ◎ | ◎ | ○ |
| 7(실험예17) | o | 10 | 100 | 0/200 | 0/200 | ◎ | ◎ | ◎ |
| 1(실험예18) | o | 30 | 10(f) | 0/200 | 0/200 | ◎ | ◎ | ◎ |
| 9(실험예19) | o | 100 | 100 | 0/200 | 0/200 | ◎ | ◎ | ◎ |
| 10(실험예20) | o | 100 | 500 | 0/200 | 0/200 | ○ | △ | ◎ |
| 2(실험예21) | o | 300 | 100(f) | 0/200 | 0/200 | ◎ | ◎ | ◎ |
| 8(실험예22) | o | 500 | 30 | 0/200 | 0/200 | ○ | △ | ◎ |
| 3(실험예23) | o | 1000 | 300(f) | 0/200 | 0/200 | △ | △ | ◎ |
결과
실란코팅층에 대하여
[표 1]을 참조하면, 실란코팅층만 형성한 경우, 즉 실험예 4 및 5, 실험예 15 및 16(Ag에폭시전극층 형성 포함)의 경우, 비교예 1과 비교해 볼 때 가속 내습부하 시험 결과 불량 수가 감소하였다. 이는 세라믹 표면이 강화됨으로써 적층 세라믹 전자부품의 가속 내습부하의 신뢰성이 향상되었음을 알 수 있으며 수명 또한 향상될 것임을 예측할 수 있다.
폴리크실렌 폴리머막(패럴린막)에 대하여
폴리크실렌 폴리머막(패럴린막)만 형성한 경우, 즉 실험예 2 및 3, 실험예 13 및 14(Ag에폭시전극층 형성 포함)의 경우, 비교예 1과 비교해 볼 때 내습신뢰성과 가속 내습부하의 불량 수가 감소하였으며, 이는 세라믹 표면이 강화됨으로써 내습신뢰성과 가속 내습부하의 신뢰성이 향상되었음을 알 수 있다.
실란코팅층 및 폴리크실렌 폴리머막(패럴린막)의 2중층에 대하여
실험예 6 내지 9 및 실험예 17, 18, 19, 21(Ag에폭시전극층 형성 포함)에 나타난 바와 같이 내습신뢰성, PCBT신뢰성, 정전용량, 외관 모두 비교예 1보다 향상된 특성을 나타내었다. 즉, 실란코팅층 및 폴리크실렌 폴리머막(패럴린막)의 2중 코팅은 세라믹 표면을 더욱 강화시켰으며, 이로 인해 신뢰성 및 수명 또한 향상시킬 수 있음을 보여준다. 그러나, 적정 두께 범위를 초과하는 실험예 10 내지 12, 20, 22, 23의 경우 정전용량이 감소하고 외관불량이 나타나는 경향을 보임을 알 수 있다.
에폭시 전극층에 대하여
비교예 1과 실험예 1을 단순 비교해 보더라도 Ag 에폭시 전극층을 형성한 실험예 1에서 휨강도가 향상되었음을 알 수 있다. 또한, 실험예 2 내지 12와 실험예 13 내지 23의 휨강도를 비교해보더라도 Ag 에폭시 전극층 형성으로 인한 벤딩 크랙에 대한 내구성 향상의 효과를 알 수 있다.
따라서, 본 발명의 실시예에 따른 적층 세라믹 전자부품 및 그의 제조방법은 실란코팅층의 균일한 코팅으로 세라믹의 표면을 강화하여 내습성이 개선되어 습도에 의한 영향을 최소화하여 수명을 향상시킬 수 있는 장점이 있다. 또한, 실란코팅층과 폴리크실렌 폴리머막을 포함하는 코팅을 통하여 세라믹 표면이 강화됨으로써 부품의 기계적 강도와 열충격에 의한 파괴특성이 개선될 수 있는 효과가 있으며, 나아가서 표면방전 및 전계 집중 최소화를 통하여 고압에도 적용할 수 있는 장점이 있다. 더 나아가서 금속 에폭시 전극층을 외부전극에 구비함으로써 벤딩 크랙에 대한 내구성이 향상되어 휨 강도 특성을 향상시킬 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100; 소자부
110; 제 1 내부전극
120; 제 2 내부전극
130; 세라믹 몸체
200; 외부전극부
210; 제 1 외부전극
220; 제 2 외부전극
300; 실란코팅층
400; 도금층
500; 폴리크실렌 폴리머막
600; 금속 에폭시 전극층
110; 제 1 내부전극
120; 제 2 내부전극
130; 세라믹 몸체
200; 외부전극부
210; 제 1 외부전극
220; 제 2 외부전극
300; 실란코팅층
400; 도금층
500; 폴리크실렌 폴리머막
600; 금속 에폭시 전극층
Claims (18)
- 세라믹 몸체와 상기 세라믹 몸체 내부에 서로 이격되어 교차하여 위치하는 복수개의 제 1 내부전극과 제 2 내부전극을 포함하는 소자부;
상기 소자부의 양측부를 감싸며 서로 이격되어 위치하되 상기 제 1 내부전극과 통전하는 제 1 외부전극과, 상기 제 2 내부전극와 통전하는 제 2 외부전극을 포함하는 외부전극부;
상기 소자부 외측면 상에 균일하게 형성되고 상기 외부전극부의 외측면 일부가 노출되도록 하는 실란코팅층; 및
상기 외부전극부의 노출된 영역 상에 형성된 도금층을 포함하고,
상기 실란코팅층 상에 형성된 폴리크실렌 폴리머막을 더욱 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
- 제 1 항에 있어서,
상기 실란코팅층은, 두께가 10 내지 300nm인 것을 특징으로 하는 적층 세라믹 전자부품.
- 제 1 항에 있어서,
상기 실란코팅층은, 분자량이 200 내지 1000 이내의 범위를 가지는 실란을 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
- 제 1 항에 있어서,
상기 실란코팅층은, 실란 혼합물 40 내지 70vol%와, 이소프로판올기 10 내지 50vol%와, 아세틸알코올 10 내지 20vol%를 첨가한 용액으로 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
- 제 4 항에 있어서,
상기 실란 혼합물은 아미노프로필트리에톡시실란 30 내지 60vol%와 글리시톡시프로필트리에폭시실란 40 내지 70vol%를 포함하여 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
- 삭제
- 제 1 항에 있어서,
상기 폴리크실렌 폴리머막은, 두께가 10 내지 100Å인 것을 특징으로 하는 적층 세라믹 전자부품.
- 제 1 항에 있어서,
상기 적층 세라믹 전자부품은, 상기 외부전극부의 노출된 영역과 상기 도금층 사이에 금속 에폭시 전극층이 개재되는 것을 특징으로 하는 적층 세라믹 전자부품.
- 세라믹 몸체와 상기 세라믹 몸체 내부에 서로 이격되어 교차하며 위치하는 복수개의 제 1 내부전극과 제 2 내부전극을 포함하도록 소자부를 형성하는 단계;
상기 소자부의 양측부를 감싸며 서로 이격되어 위치하는 외부전극부를 형성하여 칩을 제조하되, 상기 제 1 내부전극과 통전하는 제 1 외부전극과, 상기 제 2 내부전극와 통전하는 제 2 외부전극을 형성하는 단계;
실란 혼합물을 포함하는 용액을 이용하여 상기 칩을 균일하게 코팅한 후 상기 외부전극부의 외측면 일부가 노출되도록 실란코팅층을 형성하는 단계; 및
상기 외부전극부의 노출된 영역 상에 도금층을 형성하는 단계를 포함하고,
상기 실란코팅층을 형성하는 것은, 진동 바렐 연마를 이용하여 실란코팅층의 일부를 제거하여 외부전극부의 외측면 일부가 노출되도록 하는 것을 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
- 제 9 항에 있어서,
상기 실란코팅층을 형성하는 것은, 0.1 내지 1Torr의 진공 분위기에서 상기 실란 혼합물을 포함하는 용액에 상기 칩을 10 내지 60분간 침적하고, 100 내지 200℃의 온도에서 10 내지 50분간 경화하는 것을 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
- 삭제
- 제 9 항에 있어서,
상기 실란코팅층을 형성하는 것은, 두께가 10 내지 300nm가 되도록 형성하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
- 제 9 항에 있어서,
상기 실란코팅층을 형성하는 것은, 분자량이 200 내지 1000 이내의 범위를 가지는 실란을 포함하여 형성하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
- 제 9 항에 있어서,
상기 실란 혼합물을 포함하는 용액은, 실란 혼합물 40 내지 70vol%와, 이소프로판올기 10 내지 50vol%와, 아세틸알코올 10 내지 20vol%를 첨가하여 제조하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
- 제 14 항에 있어서,
상기 실란 혼합물은 아미노프로필트리에톡시실란 30 내지 60vol%와 글리시톡시프로필에폭시 실란 40 내지 70vol%를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
- 제 9 항에 있어서,
상기 도금층을 형성하기 전에, 상기 실란코팅층 상에 상기 외부전극부의 외측면 일부가 노출되도록 폴리크실렌 폴리머막을 형성하는 것을 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
- 제 9 항에 있어서,
상기 도금층을 형성하기 전에, 두께가 10 내지 100Å가 되도록 폴리크실렌 폴리머막을 형성하는 것을 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
- 제 9 항에 있어서,
상기 도금층을 형성하기 전에, 상기 노출된 영역의 외부전극부와 상기 도금층 사이에 금속 에폭시 전극층을 형성하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100129695A (ko) * | 2009-06-01 | 2010-12-09 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층형 전자부품 및 그 제조방법 |
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| KR20150041490A (ko) * | 2013-10-08 | 2015-04-16 | 삼성전기주식회사 | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 |
| KR20150061970A (ko) * | 2013-11-28 | 2015-06-05 | 삼성전기주식회사 | 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판 |
| KR20160016385A (ko) * | 2014-08-05 | 2016-02-15 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
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|---|---|---|---|---|
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100129695A (ko) * | 2009-06-01 | 2010-12-09 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층형 전자부품 및 그 제조방법 |
| KR20140040547A (ko) * | 2012-09-26 | 2014-04-03 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 제조방법 |
| KR20150041490A (ko) * | 2013-10-08 | 2015-04-16 | 삼성전기주식회사 | 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판 |
| KR20150061970A (ko) * | 2013-11-28 | 2015-06-05 | 삼성전기주식회사 | 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판 |
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| KR20160064260A (ko) | 2014-11-27 | 2016-06-08 | 홍익대학교 산학협력단 | 나노 박막층을 구비하는 적층 세라믹 칩 부품 및 이의 제조 방법 |
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| KR20180031567A (ko) * | 2016-09-20 | 2018-03-28 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 세라믹 전자부품 |
| KR20200006416A (ko) * | 2018-07-10 | 2020-01-20 | 삼성전기주식회사 | 적층형 커패시터 |
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