KR20200006416A - 적층형 커패시터 - Google Patents

적층형 커패시터 Download PDF

Info

Publication number
KR20200006416A
KR20200006416A KR1020180080135A KR20180080135A KR20200006416A KR 20200006416 A KR20200006416 A KR 20200006416A KR 1020180080135 A KR1020180080135 A KR 1020180080135A KR 20180080135 A KR20180080135 A KR 20180080135A KR 20200006416 A KR20200006416 A KR 20200006416A
Authority
KR
South Korea
Prior art keywords
layer
electrode
coating layer
coating
electrode layer
Prior art date
Application number
KR1020180080135A
Other languages
English (en)
Other versions
KR102076148B1 (ko
Inventor
이장열
조의현
이재현
박명준
구현희
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020180080135A priority Critical patent/KR102076148B1/ko
Publication of KR20200006416A publication Critical patent/KR20200006416A/ko
Application granted granted Critical
Publication of KR102076148B1 publication Critical patent/KR102076148B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/252—Terminals the terminals being coated on the capacitive element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 발명의 일 측면은, 유전체층을 사이에 두고 번갈아 배치되는 내부전극을 포함하는 바디; 상기 바디에 배치되어 상기 내부 전극과 접촉되는 제1 전극층, 상기 제1 전극층 상에 형성된 제1 코팅층, 및 상기 제1 코팅층 상에 배치되며 상기 제1 전극층과 전기적으로 연결되는 제2 전극층을 포함하는 외부 전극; 및 상기 바디의 외표면 중 상기 제1 전극층이 형성되지 않은 영역에 형성되며 상기 제1 코팅층과 연결되어 배치되는 제2 코팅층;을 포함하고, 상기 제1 및 제2 코팅층은 무정형 무기물, 글라스 및 이들의 산화물 중 1 이상을 포함하는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTI-LAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터 중 하나인 적층 세라믹 커패시터(Multi-Layered Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.
최근에는 전자 기기의 소형화 및 고성능화에 따라 적층 세라믹 커패시터 또한 소형화 및 고용량화되는 추세이며, 이런 흐름에 따라 적층 세라믹 커패시터의 신뢰성에 대한 중요도가 높아지고 있으며, 특히 내습 신뢰성에 대한 중요도가 높아지고 있다.
적층 세라믹 커패시터의 내습 신뢰성을 확보하기 위한 방안으로, 외부 전극 상에 비전도 코팅층을 형성하거나, 외부 전극 상에 도금층을 형성한 후 코팅층을 형성하여 내습 신뢰성을 향상시키고자 하는 시도가 있었다.
그러나, 외부 전극 상에 코팅층을 형성하는 경우 도금 공정 중 도금이 끊기는 문제점이 있었으며, 도금층 상에 코팅층을 형성하는 경우 실장성이 떨어지는 문제점이 있었다.
본 발명의 일 목적 중 하나는, 도금성 및 실장성이 우수하면서도 내습 신뢰성이 우수한 적층형 커패시터를 제공하기 위함이다.
본 발명의 일 측면은, 유전체층을 사이에 두고 번갈아 배치되는 내부전극을 포함하는 바디; 상기 바디에 배치되어 상기 내부 전극과 접촉되는 제1 전극층, 상기 제1 전극층 상에 형성된 제1 코팅층, 및 상기 제1 코팅층 상에 배치되며 상기 제1 전극층과 전기적으로 연결되는 제2 전극층을 포함하는 외부 전극; 및 상기 바디의 외표면 중 상기 제1 전극층이 형성되지 않은 영역에 형성되며 상기 제1 코팅층과 연결되어 배치되는 제2 코팅층;을 포함하고, 상기 제1 및 제2 코팅층은 무정형 무기물, 글라스 및 이들의 산화물 중 1 이상을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 측면에 따른 적층형 커패시터는 외부 전극 중간에 제1 코팅층을 배치하고, 바디의 외표면 중 상기 제1 전극층이 형성되지 않은 영역에 형성되며 상기 제1 코팅층과 연결되어 배치되는 제2 코팅층을 포함함으로써, 도금성 및 실장성이 우수하면서도 내습 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 커패시터의 바디를 제작하기 위한 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 4는 도 3의 세라믹 그리시트들을 적층하여 제작한 바디의 사시도이다.
도 5는 도 4의 바디에 제1 전극층을 형성한 것을 도시한 사시도이다.
도 6은 도 5의 제1 전극층이 형성된 바디에 코팅층을 형성한 것을 도시한 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서 X 방향은 제1 방향 또는 길이방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 이해될 수 있으나, 이에 제한되는 것은 아니다.
적층형 커패시터
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다. 도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다. 도 3은 본 발명의 일 실시예에 따른 커패시터의 바디를 제작하기 위한 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 커패시터(100)에 대해 설명하도록 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 적층형 커패시터(100)는 유전체층(111)과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 바디와, 상기 바디에 배치되는 외부 전극(131, 132)을 포함한다.
바디(110)는 복수의 유전체층(111)을 두께(Z) 방향으로 적층한 다음 소성하여 형성되며, 이러한 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)의 상부 및 하부에는 각각 내부 전극이 형성되지 않은 유전체층을 적층하여 형성되는 커버층(112)을 포함할 수 있다. 커버층(112)은 외부 충격에 대해 커패시터의 신뢰성을 유지하는 역할을 수행할 수 있다.
도 1 및 도 2를 참조하면, 바디(110)는 유전체층(111)과 유전체층(111)을 사이에 두고 상기 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
제1 및 제2 내부 전극(121, 122)은 바디(110)의 길이 방향(X 방향)의 제3 및 제4 면(3, 4)으로 교대로 노출됨으로써, 바디(110)의 외측에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 연결된다.
제1 및 제 2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있다.
예를 들어, 제1 및 제2 내부 전극(121, 122)의 두께는 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위를 만족하도록 형성할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금의 도전성 금속을 포함할 수 있다.
도 3을 참조하면, 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트(a)와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트(b)를 번갈아 적층한 후, 소성하여 바디를 형성할 수 있다.
외부 전극(131, 132)은 바디(110)에 배치되며, 내부 전극(121, 122)과 접촉하는 제1 전극층(131a, 132a), 제1 전극층(131a, 132a) 상에 형성된 제1 코팅층(131b, 132b) 및 제1 코팅층(131b, 132b) 상에 배치되며 제1 전극층(131a, 132a)과 전기적으로 연결되는 제2 전극층(131c, 132c)을 포함한다. 외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 연결되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
제2 코팅층(133)은 바디(110)의 외표면 중 제1 전극층(131a, 132a)이 형성되지 않은 영역에 형성되며 제1 코팅층(131b, 132b)과 연결되어 배치된다. 즉, 제1 코팅층(131b, 132b)과 제2 코팅층(133)이 연결되어 하나의 코팅층(133, 131b, 132b)을 이룬다.
코팅층(133, 131b, 132b)은 무정형 무기물, 글라스 및 이들의 산화물 중 1 이상을 포함하며, 수분 침투 경로를 차단하여 내습신뢰성을 향상시키는 역할을 한다. 무정형 무기물, 글라스 및 이들의 산화물은 제1 전극층(131a, 132a) 또는 제2 전극층(131c, 132c)에 포함되는 글라스 성분과 젖음성이 좋기 때문에 제1 전극층(131a, 132a) 또는 제2 전극층(131c, 132c)과의 결합력이 높아 수분 침투 경로를 차단할 수 있다. 또한, 코팅층 상에 제2 전극층(131c, 132c)을 형성하고 소성 시 제1 코팅층(131b, 132b)의 적어도 일부가 소실됨으로써 제1 전극층(131a, 132a)과 제2 전극층(131c, 132c) 간의 전기적 연결성도 충분히 확보할 수 있다. 예를 들어, 코팅층(133, 131b, 132b)은 Si, Al, Ba, Zn, Dy, Zr 및 이들의 산화물 중 1 이상을 포함할 수 있다.
또한, 제2 코팅층(133)은 바디(110)의 미세한 기공이나 크랙을 실링하여 바디 내부로 수분이 침투하는 것을 방지할 수 있다.
도 4는 도 3의 세라믹 그리시트들을 적층하여 제작한 바디의 사시도이다. 도 5는 도 4의 바디에 제1 전극층을 형성한 것을 도시한 사시도이다. 도 6은 도 5의 제1 전극층이 형성된 바디에 코팅층을 형성한 것을 도시한 사시도이다.
도 3 내지 도 6을 참조하면, 세라믹 그리시트들을 적층하여 바디(110)를 제작한 후, 바디(110)에 제1 전극층(131a, 132a)을 형성한다. 다음으로, 제1 전극층(131a, 132a)이 형성된 바디의 외표면 전체에 코팅층(133, 131b, 132b)을 형성한다. 다음으로, 외부 전극이 형성될 위치에 도전성 페이스트를 도포 및 소성하여 제2 전극층을 형성함으로써, 도 1의 본 발명의 일 실시예에 따른 커패시터를 얻을 수 있다.
커패시터의 내습 신뢰성을 확보하기 위한 종래의 방안으로, 외부 전극 상에 비전도 코팅층을 형성하거나, 외부 전극 상에 도금층을 형성한 후 코팅층을 형성하여 내습 신뢰성을 향상시키고자 하는 시도가 있었다.
그러나, 외부 전극 상에 코팅층을 형성하는 경우 도금 공정 중 도금이 끊기는 문제점이 있었으며, 도금층 상에 코팅층을 형성하는 경우 실장성이 떨어지는 문제점이 있었다.
이러한 문제점을 해결하기 위해서는 코팅층의 일부를 선택적으로 제거하는 건식 연마 공정, 화학적 식각 공정 등의 추가 공정이 필수적으로 요구되었으며, 이러한 추가 공정을 행하더라도 도금성 혹은 실장성에 산포가 발생할 수 밖에 없었고, 코팅층의 끊김을 억제하기 어려웠다.
반면에, 본원발명에서는 외부 전극 중간에 제1 코팅층을 배치하고, 바디의 외표면 중 상기 제1 전극층이 형성되지 않은 영역에 형성되며 상기 제1 코팅층과 연결되어 배치되는 제2 코팅층을 포함함으로써 상술한 문제점들을 해결할 수 있다.
하기 표 1에 표시된 코팅재를 이용하여 코팅 단계 및 연마 공정을 달리하여 샘플 칩을 제작한 후, 도금성, 실장성, 내습신뢰성을 평가하여 하기 표 1에 기재하였다.
도금성은 각 샘플당 100개의 칩에 대하여 평가하였으며, 판정 기준은 외관 및 단면을 현미경 관찰하여 도금이 불착되거나 끊겨있는 경우를 불량으로 판정하여 불량수를 기재하였다.
실장성은 각 샘플당 100개의 칩에 대하여 평가하였으며, 판정 기준은 실장 평가 기판에 솔더 크림을 인쇄한 후 칩을 로딩하고 대기 조건에서 리플로우(reflow)를 진행한 후, 이를 현미경 관찰하여 칩에 솔더링 높이가 정상 기준의 50% 이하이거나, 실장된 칩이 리플로우(reflow) 후에 솔더 크림 인쇄 구간을 일부라도 벗어나는 경우를 불량으로 판정하고 불량수를 기재하였다.
내습신뢰성은 각 샘플당 400개의 칩에 대하여 평가하였으며, 온도 85 ℃, 상대 습도 85%의 환경 하에서 기준 전압의 1.5배를 12시간 인가하여, 시험 후 절연 저항치가 시험 전 대비 1-order 이상 열화된 시료를 불량으로 판정하고 불량수를 기재하였다.
No. 코팅재 코팅 단계 연마
공정		 도금
불량수		 실장
불량수		 내습신뢰성
불량수
1 - - X 0/100 0/100 15/400
2 A 외부 전극형성 후 X 65/100 - -
3 A 외부 전극형성 후 O 23/100 - 9/400
4 A 도금층형성 후 X - 5/100 -
5 B 외부 전극형성 후 X 11/100 - -
6 B 외부 전극형성 후 O 3/100 - 8/400
7 B 도금층형성 후 X - 4/100 -
8 C 외부 전극형성 후 X 100/100 - -
9 C 외부 전극형성 후 O 41/100 - 2/400
10 C 도금층형성 후 X - 11/100 -
11 C 제1 전극층형성 후 X 0/100 0/100 0/400
(상기 표 1에서, A: 실리콘 레진, B: 불소계 실란 발수 처리제, C: 글라스 전구체를 의미한다.)
시험번호 1은 코팅층을 형성하지 않은 경우로서 내습신뢰성 불량수가 15/400으로 내습신뢰성이 열위한 것을 확인할 수 있다.
시험번호 2, 5 및 8은 외부 전극 형성 후 코팅층을 형성한 경우로서, 미도금 불량이 발생하였다.
시험번호 3, 6 및 9는 외부 전극 형성 후 코팅층을 형성하고, 연마 공정을 행한 경우로서, 미도금 불량은 시험번호 2, 5 및 8에 비하여 개선되었으나, 내습신뢰성이 열위한 것을 확인할 수 있다.
시험번호 4, 7 및 10은 도금층 형성 후 코팅층을 형성한 경우로서, 실장 불량이 발생하였다.
반면에, 제1 전극층 형성 후 코팅층을 형성하고, 제2 전극층을 형성하여 외부 전극 중간에 코팅층을 형성한 경우인 시험번호 11의 경우 도금성, 실장성 및 내습신뢰성이 모두 우수한 것을 확인할 수 있다.
한편, 제1 코팅층(131b, 132b)의 두께는 0.01~10㎛일 수 있다.
제1 코팅층(131b, 132b)의 두께가 0.01㎛ 미만인 경우에는 내습 신뢰성이 저하될 우려가 있으며, 10㎛ 초과인 경우에는 제1 전극층과 제2 전극층 간의 전기적 연결성이 저하될 우려가 있다.
또한, 제2 코팅층(133)의 두께는 0.001~1㎛일 수 있다.
또한, 제1 코팅층(131b, 132b)은 제2 코팅층(133)보다 두꺼울 수 있다.
제1 전극층(131a, 132a)은 내부 전극(121, 122)과 외부 전극(131, 132)을 전기적으로 연결하는 역할을 한다. 제1 전극층(131a, 132a)을 형성하는 방법은 특별히 제한하지 않으며, 도전성 금속 및 글라스를 포함하는 페이스트를 이용하여 형성하거나, 스퍼터링, 무전해 도금법, 원자층 증착(Atomic Layer Deposition, ALD) 등을 이용하여 형성할 수 있다.
예를 들어, 제1 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다. 즉, 제1 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있다. 제1 전극층(131a, 132a)이 글라스를 포함함으로써, 제1 코팅층과의 결합력을 높일 수 있다.
제2 전극층(131c, 132c)은 제1 코팅층(131b, 132b) 상에 형성되며, 제2 코팅층(133) 상에도 일부분 형성될 수 있다. 제2 전극층(131c, 132c)은 도금층과의 접합력을 상승시키는 역할 또는 실장시 패드와의 연결성을 향상시키는 역할을 할 수 있다.
이때, 제2 전극층(131c, 132c)은 도전성 금속 및 글라스를 포함할 수 있다. 즉, 제1 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있다. 도전성 금속 및 글라스를 포함하는 페이스트를 도포한 후 소성하여 제2 전극층(131c, 132c)을 형성함에 따라, 무정형 무기물, 글라스 및 이들의 산화물 중 1 이상을 포함하는 제1 코팅층(131b, 132b)과의 결합력을 높일 수 있다.
한편, 상기 제2 전극층(131c, 132c) 상에 도금층이 추가로 형성될 수 있다. 예를 들어, 제2 전극층(131c, 132c) 상에 Ni 도금층 또는 Sn 도금층이 형성될 수 있으며, Ni 도금층 및 Sn 도금층이 순차적으로 형성될 수도 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 커패시터
110: 바디
111: 유전체층
112, 113: 커버층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 제1 전극층
131b, 132b: 산화물층
131c, 132c: 제2 전극층

Claims (8)

  1. 유전체층을 사이에 두고 번갈아 배치되는 내부전극을 포함하는 바디;
    상기 바디에 배치되어 상기 내부 전극과 접촉되는 제1 전극층, 상기 제1 전극층 상에 형성된 제1 코팅층, 및 상기 제1 코팅층 상에 배치되며 상기 제1 전극층과 전기적으로 연결되는 제2 전극층을 포함하는 외부 전극; 및
    상기 바디의 외표면 중 상기 제1 전극층이 형성되지 않은 영역에 형성되며 상기 제1 코팅층과 연결되어 배치되는 제2 코팅층;을 포함하고,
    상기 제1 및 제2 코팅층은 무정형 무기물, 글라스 및 이들의 산화물 중 1 이상을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 코팅층의 두께는 0.01~10㎛인 적층형 커패시터.
  3. 제1항에 있어서,
    상기 제2 코팅층의 두께는 0.001~1㎛인 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제1 코팅층은 상기 제2 코팅층보다 두꺼운 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 코팅층은 Si, Al, Ba, Zn, Dy, Zr 및 이들의 산화물 중 1 이상을 포함하는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 제2 전극층은 도전성 금속 및 글라스를 포함하는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제2 전극층은 도전성 금속 및 글라스를 포함하는 적층형 커패시터.
  8. 제1항에 있어서,
    상기 외부 전극 상에 배치되는 도금층을 추가로 포함하는 적층형 커패시터.
KR1020180080135A 2018-07-10 2018-07-10 적층형 커패시터 KR102076148B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180080135A KR102076148B1 (ko) 2018-07-10 2018-07-10 적층형 커패시터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180080135A KR102076148B1 (ko) 2018-07-10 2018-07-10 적층형 커패시터

Publications (2)

Publication Number Publication Date
KR20200006416A true KR20200006416A (ko) 2020-01-20
KR102076148B1 KR102076148B1 (ko) 2020-02-11

Family

ID=69367761

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180080135A KR102076148B1 (ko) 2018-07-10 2018-07-10 적층형 커패시터

Country Status (1)

Country Link
KR (1) KR102076148B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102295458B1 (ko) * 2020-04-08 2021-08-30 삼화콘덴서공업주식회사 적층 세라믹 전자부품 및 그의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100124212A (ko) * 2009-05-18 2010-11-26 가부시키가이샤 무라타 세이사쿠쇼 적층형 전자부품 및 그 제조방법
KR20150127339A (ko) * 2014-05-07 2015-11-17 삼성전기주식회사 적층 세라믹 전자부품 및 그 실장 기판

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100124212A (ko) * 2009-05-18 2010-11-26 가부시키가이샤 무라타 세이사쿠쇼 적층형 전자부품 및 그 제조방법
KR20150127339A (ko) * 2014-05-07 2015-11-17 삼성전기주식회사 적층 세라믹 전자부품 및 그 실장 기판

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102295458B1 (ko) * 2020-04-08 2021-08-30 삼화콘덴서공업주식회사 적층 세라믹 전자부품 및 그의 제조방법

Also Published As

Publication number Publication date
KR102076148B1 (ko) 2020-02-11

Similar Documents

Publication Publication Date Title
CN110176355B (zh) 陶瓷电子组件
US20140043724A1 (en) Multilayer ceramic electronic part and fabricating method thereof
CN110610807A (zh) 电容器组件
KR102076153B1 (ko) 적층형 커패시터
KR102070235B1 (ko) 커패시터 부품
KR20190116161A (ko) 적층형 전자 부품
KR20190116173A (ko) 적층형 전자 부품
KR102166129B1 (ko) 적층 세라믹 커패시터
CN110858519B (zh) 电容器组件
KR20190121148A (ko) 적층형 커패시터
US20120147517A1 (en) Multilayer ceramic capacitor and method of manufacturing the same
US11664164B2 (en) Multilayer electronic component
KR102099775B1 (ko) 적층 세라믹 커패시터
US20210082621A1 (en) Multilayer capacitor
KR102076148B1 (ko) 적층형 커패시터
CN110660586B (zh) 多层陶瓷电容器
KR20190116183A (ko) 적층 세라믹 전자부품
KR20190116162A (ko) 적층형 전자 부품
KR102538893B1 (ko) 적층 세라믹 커패시터
KR20190142179A (ko) 커패시터 부품
US20230215650A1 (en) Multilayer electronic component
US20230207205A1 (en) Multilayer electronic component
CN115954206A (zh) 多层电子组件

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant