KR20190116173A - 적층형 전자 부품 - Google Patents

적층형 전자 부품

Info

Publication number
KR20190116173A
KR20190116173A KR1020190114820A KR20190114820A KR20190116173A KR 20190116173 A KR20190116173 A KR 20190116173A KR 1020190114820 A KR1020190114820 A KR 1020190114820A KR 20190114820 A KR20190114820 A KR 20190114820A KR 20190116173 A KR20190116173 A KR 20190116173A
Authority
KR
South Korea
Prior art keywords
layer
disposed
plating layer
electronic components
electrode
Prior art date
Application number
KR1020190114820A
Other languages
English (en)
Other versions
KR102293305B1 (ko
Inventor
김동영
신우철
조지홍
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020190114820A priority Critical patent/KR102293305B1/ko
Publication of KR20190116173A publication Critical patent/KR20190116173A/ko
Priority to US16/834,210 priority patent/US11183332B2/en
Priority to CN202211429843.4A priority patent/CN115692021A/zh
Priority to CN202010511344.4A priority patent/CN112530698B/zh
Priority to JP2020107314A priority patent/JP2021048387A/ja
Priority to KR1020210108930A priority patent/KR102561937B1/ko
Application granted granted Critical
Publication of KR102293305B1 publication Critical patent/KR102293305B1/ko
Priority to US17/501,331 priority patent/US11600443B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/14—Organic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/224—Housing; Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/248—Terminals the terminals embracing or surrounding the capacitive element, e.g. caps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 발명의 일 실시예에 따른 적층형 전자 부품은 바디의 외표면 중 외부 전극이 배치되지 않은 영역에 배치되는 바디 커버부, 상기 바디 커버부로부터 외부전극의 도금층과 추가도금층 사이로 연장되는 연장부를 포함하는 Si 유기화합물층을 포함함으로써 휨강도를 향상시킬 수 있으며, 내습 신뢰성을 향상시킬 수 있다.

Description

적층형 전자 부품{MUTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
고신뢰성 및 고강도 특성을 확보하기 위하여, 종래의 전극층으로 구성되는 외부전극을 전극층 및 도전성 수지층의 이층 구조로 변경하는 방안이 제안되었다.
전극층 및 도전성 수지층의 이층 구조는 전극층 상에 도전성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침투를 막아 신뢰성을 향상시킬 수 있다.
그러나, 자동차 업계에서 전기 자동차, 자율주행 자동차 등의 개발이 진행됨에 따라 보다 많은 수의 적층 세라믹 커패시터가 필요하게 되고, 자동차 등에 사용되는 적층 세라믹 커패시터는 더욱 더 가혹한 내습 신뢰성 조건 및 휨강도 특성을 보장할 것이 요구되고 있다.
본 발명의 여러 목적 중 하나는 휨강도 특성이 향상된 적층형 전자부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 내습 신뢰성이 우수한 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 ESR(등가직렬저항, Equivalent series resistance)이 낮은 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극을 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 순차적으로 배치된 제1 전극층, 제1 도전성 수지층, 제1 도금층 및 제1 추가도금층을 포함하며, 상기 바디의 제3 면에 배치되는 제1 접속부와, 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극; 순차적으로 배치된 제2 전극층, 제2 도전성 수지층, 제2 도금층 및 제2 추가도금층을 포함하며, 상기 바디의 제4 면에 배치되는 제2 접속부와, 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극; 및 상기 바디의 외표면 중 상기 제1 및 제2 외부 전극이 배치되지 않은 영역에 배치되는 바디 커버부, 상기 바디 커버부로부터 상기 제1 밴드부의 제1 도금층과 제1 추가도금층 사이로 연장되어 배치되는 제1 연장부, 및 상기 바디 커버부로부터 상기 제2 밴드부의 제2 도금층과 제2 추가도금층 사이로 연장되어 배치되는 제2 연장부를 포함하는 Si 유기화합물층;을 포함한다.
본 발명의 다른 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극을 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 순차적으로 배치된 제1 전극층, 제1 도전성 수지층, 제1 도금층 및 제1 추가도금층을 포함하며, 상기 바디의 제3 면에 배치되는 제1 접속부와, 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극; 순차적으로 배치된 제2 전극층, 제2 도전성 수지층, 제2 도금층 및 제2 추가도금층을 포함하며, 상기 바디의 제4 면에 배치되는 제2 접속부와, 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극; 및 상기 바디의 외표면 중 상기 제1 및 제2 외부 전극이 배치되지 않은 영역에 배치되는 바디 커버부, 상기 바디 커버부로부터 상기 제1 도금층과 제1 추가도금층 사이로 연장되어 배치되는 제1 연장부, 및 상기 바디 커버부로부터 상기 제2 도금층과 제2 추가도금층 사이로 연장되어 배치되는 제2 연장부를 포함하는 Si 유기화합물층;을 포함하고, 상기 제1 및 제2 연장부에 각각 배치되는 제1 및 제2 개구부를 포함한다.
본 발명의 여러 효과 중 하나는 바디의 외표면 중 외부 전극이 배치되지 않은 영역에 배치되는 바디 커버부, 상기 바디 커버부로부터 외부전극의 도금층과 추가도금층 사이로 연장되는 연장부를 포함하는 Si 유기화합물층을 포함함으로써 휨강도를 향상시킨 것이다.
본 발명의 여러 효과 중 하나는 상기 Si 유기화합물층을 포함함으로써 내습 신뢰성을 향상시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 4는 도 2의 P 영역을 확대한 도면이다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 6은 도 5의 II-II`에 따른 단면도이다.
도 7은 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품의 변형 예의 사시도를 개략적으로 도시한 것이다.
도 8은 도 7의 III-III`에 따른 단면도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 4는 도 2의 P 영역을 확대한 도면이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 유전체층(111) 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 순차적으로 배치된 제1 전극층(131a), 제1 도전성 수지층(131b), 제1 도금층(131c) 및 제1 추가도금층(131d)을 포함하며, 상기 바디의 제3 면에 배치되는 제1 접속부(A1)와, 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제1 밴드부(B1)를 포함하는 제1 외부 전극(131); 순차적으로 배치된 제2 전극층(132a), 제2 도전성 수지층(132b), 제2 도금층(132c) 및 제2 추가도금층(132d)을 포함하며, 상기 바디의 제4 면에 배치되는 제2 접속부(A2)와, 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제2 밴드부(B2)를 포함하는 제2 외부 전극(132); 및 상기 바디의 외표면 중 상기 제1 및 제2 외부 전극(131, 132)이 배치되지 않은 영역에 배치되는 바디 커버부(143), 상기 바디 커버부로부터 상기 제1 밴드부(B1)의 제1 도금층(131c)과 제1 추가도금층(131d) 사이로 연장되어 배치되는 제1 연장부(141), 및 상기 바디 커버부로부터 상기 제2 밴드부(B2)의 제2 도금층(132c)과 제2 추가도금층(132d) 사이로 연장되어 배치되는 제2 연장부(142)를 포함하는 Si 유기화합물층(140);을 포함한다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)는, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부에 배치되는 상부 보호층(112) 및 상기 용량 형성부의 하부에 배치되는 하부 보호층(113)을 포함할 수 있다.
상기 용량 형성부는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.
내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성된다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 3을 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 유전체층(111)과 제2 내부 전극(122)이 인쇄된 유전체층(111)을 두께 방향(Z 방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않는다. 예를 들어, 제1 및 제2 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
외부 전극(131, 132)은 바디(110)에 배치되며, 순차적으로 배치된 전극층(131a, 132a), 도전성 수지층(131b, 132b), 도금층(131c, 132c) 및 추가도금층(131d, 132d)을 포함할 수 있다. 단, 후술하는 바와 같이 도금층(131c, 132c)과 추가도금층(131d, 132d) 사이에는 Si 유기화합물층(140)의 연장부(141, 142)가 배치될 수 있다.
외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 연결되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
제1 외부 전극(131)은 제1 전극층(131a), 제1 도전성 수지층(131b), 제1 도금층(131c) 및 제1 추가도금층(131d)을 포함하고, 제2 외부 전극(132)은 제2 전극층(132a), 제2 도전성 수지층(132b), 제2 도금층(132c) 및 제2 추가도금층(132d)을 포함할 수 있다.
제1 외부 전극(131)을 배치된 위치에 따라 영역을 구분하면, 제1 외부 전극(131)은 바디의 제3 면(3)에 배치되는 제1 접속부(A1)와, 제1 접속부(A1)에서 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 밴드부(B1)를 포함할 수 있다.
제2 외부 전극(132)을 배치된 위치에 따라 영역을 구분하면, 제2 외부 전극(132)은 바디의 제4 면(4)에 배치되는 제2 접속부(A2)와, 제2 접속부(A2)에서 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 밴드부(B2)를 포함할 수 있다.
한편, 제1 및 제2 전극층(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있다.
예를 들어, 제1 및 제2 전극층(131, 132)은 도전성 금속 및 글라스를 포함할 수 있다.
전극층(131a, 132a)에 포함되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않는다. 예를 들어, 전극층(131a, 132a)에 사용되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있다.
상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
제1 및 제2 전극층(131a, 132a)이 도전성 금속 및 글라스를 포함하는 경우, 접속부(A1, A2)와 밴드부(B1, B2)가 만나는 코너부의 두께가 얇게 형성되거나, 밴드부(B1, B2)의 끝단과 바디(110) 간의 들뜸 현상이 발생할 수 있어 내습 신뢰성이 특히 문제될 수 있기 때문에, 제1 및 제2 전극층(131, 132)이 도전성 금속 및 글라스를 포함하는 경우 본 발명에 따른 내습 신뢰성 향상 효과가 보다 효과적일 수 있다.
또한, 제1 및 제2 전극층(131a, 132a)은 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성될 수도 있다.
또한, 제1 및 제2 전극층(131a, 132a)은 바디(110) 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성될 수도 있다.
도전성 수지층(131b, 132b)은 도전성 금속 및 베이스 수지를 포함할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결되도록 하는 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a 과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 구형 분말 및 플레이크형 분말 중 1 이상을 포함할 수 있다. 즉, 도전성 금속은 플레이크형 분말으로만 이루어지거나, 구형 분말로만 이루어질 수 있고, 플레이크형 분말과 구형 분말이 혼합된 형태일 수도 있다.
여기서, 구형 분말은 완전한 구형이 아닌 형태도 포함할 수 있으며, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 형태를 포함할 수 있다.
플레이크형 분말은 납작하면서 길쭉한 형태를 가진 분말을 의미하며, 특별히 제한되는 것은 아니나, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다.
상기 구형 분말 및　플레이크형 분말의 장축과 단축의 길이는 적층형 전자 부품의 폭(Y) 방향의 중앙부에서 절단한 X 및 Z 방향 단면(L-T 단면)을 주사전자현미경(Scanning Electron Microscope, SEM)으로 스캔하여 얻은 이미지로부터 측정할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 확보 및 충격 흡수 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않는다. 예를 들어, 베이스 수지는 에폭시계 수지일 수 있다.
제1 및 제2 도금층(131c, 132c)은 실장 특성을 향상시키는 역할을 하며, 도전성 수지층(131b, 132b)과 추가도금층(131d, 132d)을 전기적으로 연결하는 역할을 수행한다.
도금층(131c, 132c)의 종류는 특별히 한정하지 않으며, 예를 들어, 도금층(131c, 132c)은 Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있으며, 복수의 층으로 형성될 수 있다.
제1 및 제2 추가도금층(131d, 132d)은 실장 특성을 향상시키는 역할을 한다. 또한, 제1 및 제2 추가도금층(131d, 132d)은 휨 응력이 발생하였을 때, 필-오프(peel-off)되어 휨 크랙을 방지하는 역할을 할 수 있다.
추가도금층(131d, 132d)의 종류는 특별히 한정하지 않으며, 예를 들어, 도금층(131c, 132c)은 Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있으며, 복수의 층으로 형성될 수 있다.
바람직하게는, 도금층(131c, 132c)은 Ni 도금층이고, 추가도금층(131d, 132d)은 Sn 도금층일 수 있다.
Si 유기화합물층(140)은 바디의 외표면 중 제1 및 제2 외부 전극(131, 132)이 배치되지 않은 영역에 배치되는 바디 커버부(143), 상기 바디 커버부(143)로부터 상기 제1 밴드부(B1)의 제1 도금층 (131c)과 제1 추가도금층(131d) 사이로 연장되어 배치되는 제1 연장부(141), 및 상기 바디 커버부(143)로부터 상기 제2 밴드부(B2)의 제2 도금층(132c)과 제2 추가도금층(132d) 사이로 연장되어 배치되는 제2 연장부(142)를 포함한다.
Si 유기화합물층(140)은 적층형 전자 부품(100)이 기판에 실장된 상태에서 열적/물리적 충격에 의해 기판이 변형되는 경우 발생되는 응력이 바디(110)로 전파되는 것을 억제하고 균열을 방지하는 역할을 수행한다.
또한, Si 유기화합물층(140)은 수분 침투 경로를 차단하여 내습신뢰성을 향상시키는 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함된 베이스 수지도 충격 흡수 역할을 일부 수행하나, 제1 도전성 수지층(131b)과 제2 도전성 수지층(132b)이 절연되도록 배치되어야 하므로 그 역할에 한계가 존재한다.
반면에, 바디 커버부(143)는 전도성 금속을 포함하지 않고, 절연성이기 때문에 바디의 외표면 중 제1 및 제2 외부 전극(131, 132)이 배치되지 않은 영역에 배치되어 더 넓은 영역에 배치됨에 따라 충격 흡수 및 응력 전파 억제에 보다 효과적이다.
또한, 바디 커버부(143)는 바디(110)의 미세한 기공이나 크랙을 실링함으로써 수분이 바디의 외표면을 통하여 바디 내부로 침투하는 것을 방지할 수 있다.
제1 연장부(141)는 바디 커버부(143)로부터 상기 제1 밴드부(B1)의 제1 도금층 (131c)과 제1 추가도금층(131d) 사이로 연장되어 배치되어 응력이 바디(110)로 전파되는 것을 억제하고 균열을 방지하는 역할을 수행한다.
또한, 제1 연장부(141)는 제1 밴드부(B1)에 배치된 제1 도금층(131c)의 끝단과 바디(110) 간의 들뜸 현상이 발생하는 것을 억제하여 내습 신뢰성을 향상시키는 역할을 수행한다.
제2 연장부(142)는 바디 커버부(143)로부터 상기 제2 밴드부(B2)의 제2 도금층(132c)과 제2 추가도금층(132d) 사이로 연장되어 배치되어 응력이 바디(110)로 전파되는 것을 억제하고 균열을 방지하는 역할을 수행한다.
또한, 제2 연장부(142)는 제2 밴드부(B2)에 배치된 제2 도금층(132c)의 끝단과 바디(110) 간의 들뜸 현상이 발생하는 것을 억제하여 내습 신뢰성을 향상시키는 역할을 수행한다.
또한, Si 유기화합물층(140)의 연장부(141, 142)는 추가도금층(131d, 132d)과의 결합력이 낮기 때문에, 휨 응력이 발생하였을 때, 추가도금층(131d, 132d)의 필-오프(peel-off)를 유도하여 휨 크랙을 방지하는 역할을 할 수 있다.
이때, 제1 및 제2 연장부(141, 142)는 제1 및 제2 연장부(141, 142)에 각각 배치되는 제1 및 제2 개구부를 포함할 수 있다.
연장부(141, 142)와 추가도금층(131d, 132d) 간의 결합력이 너무 낮은 경우, 약한 휨 응력에도 필-오프(peel-off)가 발생하여 휨 크랙을 효과적으로 방지할 수 없는 경우가 발생할 우려가 있다.
따라서, 상기 제1 및 제2 개구부를 포함함으로써, 추가도금층(131d, 132d)이 상기 제1 및 제2 개구부를 통해 도금층(131c, 132c)과 접촉하게 하여 소정의 결합력을 확보할 수 있으며, 이에 따라 보다 효과적으로 휨 크랙을 방지할 수 있다.
한편, Si 유기화합물층(140)은 유전체층과 내부 전극을 포함하는 바디(110)에 전극층(131a, 132a), 도전성 수지층(131b, 132b) 및 도금층(131c, 132c)을 형성한 후, 바디(110)의 노출된 외표면, 도금층(131c, 132c) 상에 Si 유기화합물층을 형성하고, 도금층(131c, 132c)의 접속부(A1, A2) 상에 형성된 Si 유기화합물층(140)을 제거함으로써 형성할 수 있다.
접속부(A1, A2) 상에 형성된 Si 유기화합물층(140)을 제거하는 방법으로는 예를 들어, 레이져(laser) 가공, 기계 연마, 건식 에칭(dry etching), 습식 에칭(wet etching), Tape 보호층을 이용한 Shadowing deposition 방법 등을 이용할 수 있다. 또한, 접속부(A1, A2) 상에 형성된 Si 유기화합물층(140)을 제거하는 과정에서 밴드부(B1, B2) 상에 형성된 Si 유기화합물층(140)의 일부도 제거되도록 하여 연장부(141, 142)에 개구부를 형성할 수 있다.
Si 유기화합물층(140)은 알콕시 실란(Alkoxy Silane)을 포함할 수 있다.
이에 따라, Si 유기화합물층(140)은　복수의 탄화 규소 결합 구조를 포함하는 폴리머(polymer) 형태를 가지고, 소수성(hydrophobicity)을 가진다.
알콕시 실란(Alkoxy Silane)은　수분 침투 및 오염을 방지하고, 여러 무기물 기질에 침투하고 경화되어 제품을 보호하고 내구성을 증가시키는 역할을 한다. 또한, 알콕시 실란(Alkoxy Silane)은　히드록시기(OH)와 반응하여 강한 화학적 결합이 형성돼 내구성을 향상시킬 수 있다.
또한, 에폭시 수지나 무기화합물과 비교하였을 때, 에폭시 수지는 발수 효과가 없어 수분의 침투를 효과적으로 억제하기 어려우며, 경화시 다량의 CO2 가스가 발생하여 들뜸 문제가 발생할 수 있으며, 무기화합물은 바디 표면에 도포시 히드록시기와 반응 할 수 있는 관능기가 없어, 바디 표면에 점착되기 어렵고 화학적인 결합이 이루어 지지 않아 본 발명에 적용하기 어려울 수 있다.
따라서, Si 유기화합물층(140)이 알콕시 실란(Alkoxy Silane)을 포함함에 따라, 미세한 기공이나 크랙을 실링하는 효과를 보다 향상시킬 수 있으며, 휨응력 및 내습 신뢰성을 보다 향상시킬 수 있다.
제1 밴드부(B1)의 제1 전극층(131a) 상에서의 제1 도전성 수지층(131b)의 두께를 Ta, 제1 연장부(141)의 두께를 Tb로 정의할 때, Tb/Ta는 0.5 이상 0.9 이하일 수 있다.
도 4는 도 2의 P 영역을 확대한 도면이다. 도 4를 참조하여, 제1 밴드부(B1)의 제1 전극층(131a) 상에서의 제1 도전성 수지층(131b) 및 제1 연장부(141)의 두께에 관하여 상세히 설명하도록 한다. 다만, 제2 밴드부(B2)의 제2 전극층(132a) 상에서의 제2 도전성 수지층(132b) 및 제2 연장부(142)의 두께에도 동일하게 적용될 수 있다.
제1 밴드부(B1)의 제1 전극층(131a) 상에서의 제1 도전성 수지층(131b)의 두께(Ta)에 대한 제1 연장부(141)의 두께(Tb)의 비(Tb/Ta)를 변경해 가며 샘플 칩을 제조한 후, 휨강도 및 ESR(등가직렬저항, Equivalent series resistance)을 평가하여 각각 하기 표 1 및 표 2에 기재하였다.
휨강도는 Piezo 압전효과를 통한 휨강도 측정법을 사용하였으며, 기판에 적층 세라믹 커패시터의 샘플들을 실장한 후 벤딩시 누름을 받는 중심부에서의 거리를 6mm로 설정하여 샘플 칩에 크랙이 발생하는지 여부를 관찰하여, 전체 샘플 칩의 개수 대비 크랙이 발생한 샘플 칩의 개수를 기재한 것이다.
ESR 평가는 샘플 칩을 -55℃에서 30분 유지하고, 125℃까기 승온 후 30분 유지하는 것을 1 사이클로 하여 500 사이클을 적용한 후, ESR이 50mΩ 초과인 샘플 칩을 불량으로 판단하였으며, 전체 샘플 칩의 개수 대비 ESR이 불량인 샘플 칩의 개수를 기재한 것이다.
No. Tb/Ta 휨강도 평가 합계
A Lot B Lot C Lot D Lot E Lot
1 0.3 2/60 0/60 1/60 0/60 1/60 4/300
2 0.5 0/60 0/60 0/60 0/60 0/60 0/300
3 0.7 0/60 0/60 0/60 0/60 0/60 0/300
4 0.9 0/60 0/60 0/60 0/60 0/60 0/300
5 1.1 0/60 0/60 0/60 0/60 0/60 0/300
6 1.3 0/60 0/60 0/60 0/60 0/60 0/300
상기 표 1을 참조하면, Tb/Ta가 0.3인 시험번호 1은 총 300개 중 4개의 샘플 칩에서 크랙이 발생하였다.
반면에, Tb/Ta가 0.5 이상인 시험번호 2 내지 6은 크랙이 발생한 샘플 칩의 개수가 0개로 휨강도가 우수한 것을 확인할 수 있다.
No. Tb/Ta ESR 평가 합계
A Lot B Lot C Lot D Lot E Lot
1 0.3 0/320 0/320 0/320 0/320 0/320 0/1600
2 0.5 0/320 0/320 0/320 0/320 0/320 0/1600
3 0.7 0/320 0/320 0/320 0/320 0/320 0/1600
4 0.9 0/320 0/320 0/320 0/320 0/320 0/1600
5 1.1 0/320 2/320 4/320 0/320 0/320 6/1600
6 1.3 0/320 2/320 0/320 3/320 0/320 5/1600
상기 표 2를 참조하면, Tb/Ta가 1.1인 시험번호 5는 총 1600개 중 6개의 샘플 칩에서 ESR 불량이 발생하였고, Tb/Ta가 1.3인 시험번호 6은 총 1600개 중 5개의 샘플 칩에서 ESR 불량이 발생하였다.
반면에, Tb/Ta가 0.9 이하인 시험번호 1 내지 4는 ESR 불량이 발생한 샘플 칩의 개수가 0개로 ESR 특성이 우수한 것을 확인할 수 있다.
따라서, 휨강도를 향상시키면서, ESR 특성도 우수하게 확보하기 위해서는 제1 밴드부(B1)의 제1 전극층(131a) 상에서의 제1 도전성 수지층(131b)의 두께(Ta)에 대한 제1 연장부(141)의 두께(Tb)의 비(Tb/Ta)가 0.5 이상 0.9 이하를 만족하는 것이 바람직함을 알 수 있다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 6은 도 5의 II-II`에 따른 단면도이다.
도 7은 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품의 변형 예의 사시도를 개략적으로 도시한 것이다.
도 8은 도 7의 III-III`에 따른 단면도이다.
이하, 도 5 내지 도 8을 참조하여 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품(100`) 및 그 변형예(100``)에 대하여 설명한다. 다만, 중복되는 설명을 피하기 위하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)과 공통되는 설명은 생략한다.
본 발명의 다른 일 실시형태에 따른 적층형 전자 부품(100`)은 유전체층(111) 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 순차적으로 배치된 제1 전극층(131a), 제1 도전성 수지층(131b), 제1 도금층(131c) 및 제1 추가도금층(131d)을 포함하며, 상기 바디의 제3 면에 배치되는 제1 접속부(A1)와, 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제1 밴드부(B1)를 포함하는 제1 외부 전극(131); 순차적으로 배치된 제2 전극층(132a), 제2 도전성 수지층(132b), 제2 도금층(132c) 및 제2 추가도금층(132d)을 포함하며, 상기 바디의 제4 면에 배치되는 제2 접속부(A2)와, 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제2 밴드부(B2)를 포함하는 제2 외부 전극(132); 및 상기 바디의 외표면 중 상기 제1 및 제2 외부 전극(131, 132) 이 배치되지 않은 영역에 배치되는 바디 커버부(143), 상기 바디 커버부로부터 상기 제1 도금층(131c)과 제1 추가도금층(131d) 사이로 연장되어 배치되는 제1 연장부(141`), 및 상기 바디 커버부로부터 상기 제2 도금층(132c)과 제2 추가도금층(132d) 사이로 연장되어 배치되는 제2 연장부(142`)를 포함하는 Si 유기화합물층(140`);을 포함하고, 상기 제1 및 제2 연장부(141`, 142`)에 각각 배치되는 제1 및 제2 개구부(H1, H2)를 포함한다.
제1 추가도금층(131d)은 제1 개구부(H1)를 통해 상기 제1 도금층(131c)과 접촉하고, 제2 추가도금층(132d)은 상기 제2 개구부(H2)를 통해 제2 도금층(132c)과 접촉할 수 있다. 즉, 제1 개구부(H1)에는 제1 추가도금층(131d)이 채워지고, 제2 개구부(H2)는 제2 추가도금층(132d)이 채워진 형태일 수 있다.
한편, Si 유기화합물층(140`)은 유전체층과 내부 전극을 포함하는 바디(110)에 전극층(131a, 132a), 도전성 수지층(131b, 132b) 및 도금층(131c, 132c)을 형성한 후, 바디(110)의 노출된 외표면, 도금층(131c, 132c) 상에 Si 유기화합물층을 형성하고, 도금층(131c, 132c) 상에 형성된 Si 유기화합물층의 일부를 제거하여 제1 및 제2 개구부(H1, H2)를 형성함으로써 형성할 수 있다.
개구부(H1, H2)가 형성될 영역을 제거하는 방법으로는 예를 들어, 레이져(laser) 가공, 기계 연마, 건식 에칭(dry etching), 습식 에칭(wet etching), Tape 보호층을 이용한 Shadowing deposition 방법 등을 이용할 수 있다.
이때, 제1 개구부(H1)의 면적은 제1 연장부(141`) 면적의 20~90%이고, 제2 개구부(H2)의 면적은 제2 연장부(142`) 면적의 20~90%일 수 있다.
제1 개구부(H1)의 면적이 제1 연장부(141`) 면적의 20% 미만인 경우에는 제1 도금층(131c)과 제1 추가도금층(131d) 간의 전기적 연결성이 떨어져 ESR이 증가될 우려가 있다. 반면에, 제1 개구부(H1)의 면적이 제1 연장부(141`) 면적의 90% 초과인 경우에는 Si 유기화합물층(140`)의 휨강도 및 내습 신뢰성 향상 효과가 불충분할 수 있다.
제2 개구부(H2)의 면적이 제2 연장부(142`) 면적의 20% 미만인 경우에는 제2 도금층(132c)과 제2 추가도금층(132d) 간의 전기적 연결성이 떨어져 ESR이 증가될 우려가 있다. 반면에, 제2 개구부(H2)의 면적이 제2 연장부(142`) 면적의 90% 초과인 경우에는 Si 유기화합물층(140`)의 휨강도 및 내습 신뢰성 향상 효과가 불충분할 수 있다.
한편, 제1 개구부(H1)는 상기 제1 전극층의 제1 밴드부(B1) 및 제1 접속부(A1) 중 어느 하나 이상에 배치되고, 제2 개구부(H2)는 상기 제2 밴드부(B2) 및 제2 접속부(A2) 중 어느 하나 이상에 배치될 수 있다.
도 6에 도시된 바와 같이, 제1 연결부(141`)는 제1 개구부(H1)가 제1 접속부(A1)에만 배치되고, 제2 연결부(142`)는 제2 개구부(H2)가 제2 접속부(A2) 에만 배치된 형태일 수 있다.
또한, 도 8에 도시된 바와 같이, 제1 연결부(141``)는 제1 개구부(H1)가 제1 접속부(A1) 및 제1 밴드부(B1)에 모두 배치되고, 제2 연결부(142``)는 제2 개구부(H2)가 제2 접속부(A2) 및 제2 밴드부(B2)에 모두 배치된 형태일 수 있다.
한편, 개구부(H1, H2)의 형태 및 개수는 특별히 한정하지 않으며, 예를 들어, 원형, 사각형, 타원형, 모서리가 둥근 사각형 등의 형태를 가질 수 있으며, 불규칙한 형태를 가질 수도 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 보호층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
132b, 132b: 도전성 수지층
131c, 132c: 도금층
131d, 132d: 추가도금층
140: Si 유기화합물층
141, 142: 연장부
143: 바디 커버부
H1, H2: 개구부

Claims (15)

  1. 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극을 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디;
    순차적으로 배치된 제1 전극층, 제1 도전성 수지층, 제1 도금층 및 제1 추가도금층을 포함하며, 상기 바디의 제3 면에 배치되는 제1 접속부와, 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극;
    순차적으로 배치된 제2 전극층, 제2 도전성 수지층, 제2 도금층 및 제2 추가도금층을 포함하며, 상기 바디의 제4 면에 배치되는 제2 접속부와, 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극; 및
    상기 바디의 외표면 중 상기 제1 및 제2 외부 전극이 배치되지 않은 영역에 배치되는 바디 커버부, 상기 바디 커버부로부터 상기 제1 밴드부의 제1 도금층과 제1 추가도금층 사이로 연장되어 배치되는 제1 연장부, 및 상기 바디 커버부로부터 상기 제2 밴드부의 제2 도금층과 제2 추가도금층 사이로 연장되어 배치되는 제2 연장부를 포함하는 Si 유기화합물층;을 포함하는
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 Si 유기화합물층은 알콕시 실란(Alkoxy Silane)을 포함하는
    적층형 전자 부품.
  3. 제1항에 있어서,
    상기 제1 밴드부의 제1 전극층 상에서의 제1 도전성 수지층의 두께를 Ta, 제1 연장부의 두께를 Tb로 정의할 때,
    Tb/Ta는 0.5 이상 0.9 이하인
    적층형 전자 부품.
  4. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층은 도전성 금속 및 베이스 수지를 포함하는
    적층형 전자 부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 전극층은 도전성 금속 및 글라스를 포함하는
    적층형 전자 부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 도금층은 Ni 도금층이고, 상기 제1 및 제2 추가도금층은 Sn 도금층인
    적층형 전자 부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 연장부에 각각 배치되는 제1 및 제2 개구부를 포함하는
    적층형 전자 부품.
  8. 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극을 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디;
    순차적으로 배치된 제1 전극층, 제1 도전성 수지층, 제1 도금층 및 제1 추가도금층을 포함하며, 상기 바디의 제3 면에 배치되는 제1 접속부와, 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극;
    순차적으로 배치된 제2 전극층, 제2 도전성 수지층, 제2 도금층 및 제2 추가도금층을 포함하며, 상기 바디의 제4 면에 배치되는 제2 접속부와, 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극; 및
    상기 바디의 외표면 중 상기 제1 및 제2 외부 전극이 배치되지 않은 영역에 배치되는 바디 커버부, 상기 바디 커버부로부터 상기 제1 도금층과 제1 추가도금층 사이로 연장되어 배치되는 제1 연장부, 및 상기 바디 커버부로부터 상기 제2 도금층과 제2 추가도금층 사이로 연장되어 배치되는 제2 연장부를 포함하는 Si 유기화합물층;을 포함하고,
    상기 제1 및 제2 연장부에 각각 배치되는 제1 및 제2 개구부를 포함하는
    적층형 전자 부품.
  9. 제8항에 있어서,
    상기 제1 개구부의 면적은 상기 제1 연장부 면적의 20~90%이고,
    상기 제2 개구부의 면적은 상기 제2 연장부 면적의 20~90%인
    적층형 전자 부품.
  10. 제8항에 있어서,
    상기 제1 개구부는 상기 제1 밴드부 및 제1 접속부 중 어느 하나 이상에 배치되고, 상기 제2 개구부는 상기 제2 밴드부 및 제2 접속부 중 어느 하나 이상에 배치되는
    적층형 전자 부품.
  11. 제8항에 있어서,
    상기 Si 유기화합물층은 알콕시 실란(Alkoxy Silane)을 포함하는
    적층형 전자 부품.
  12. 제8항에 있어서,
    상기 제1 밴드부의 제1 전극층 상에서의 제1 도전성 수지층의 두께를 Ta, 제1 연장부의 두께를 Tb로 정의할 때,
    Tb/Ta는 0.5 이상 0.9 이하인
    적층형 전자 부품.
  13. 제8항에 있어서,
    상기 제1 및 제2 도전성 수지층은 도전성 금속 및 베이스 수지를 포함하는
    적층형 전자 부품.
  14. 제8항에 있어서,
    상기 제1 및 제2 전극층은 도전성 금속 및 글라스를 포함하는
    적층형 전자 부품.
  15. 제8항에 있어서,
    상기 제1 및 제2 도금층은 Ni 도금층이고, 상기 제1 및 제2 추가도금층은 Sn 도금층인
    적층형 전자 부품.
KR1020190114820A 2019-09-18 2019-09-18 적층형 전자 부품 KR102293305B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020190114820A KR102293305B1 (ko) 2019-09-18 2019-09-18 적층형 전자 부품
US16/834,210 US11183332B2 (en) 2019-09-18 2020-03-30 Multilayer electronic component
CN202211429843.4A CN115692021A (zh) 2019-09-18 2020-06-08 多层电子组件
CN202010511344.4A CN112530698B (zh) 2019-09-18 2020-06-08 多层电子组件
JP2020107314A JP2021048387A (ja) 2019-09-18 2020-06-22 積層型電子部品
KR1020210108930A KR102561937B1 (ko) 2019-09-18 2021-08-18 적층형 전자 부품
US17/501,331 US11600443B2 (en) 2019-09-18 2021-10-14 Multilayer electronic component

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190114820A KR102293305B1 (ko) 2019-09-18 2019-09-18 적층형 전자 부품

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210108930A Division KR102561937B1 (ko) 2019-09-18 2021-08-18 적층형 전자 부품

Publications (2)

Publication Number Publication Date
KR20190116173A true KR20190116173A (ko) 2019-10-14
KR102293305B1 KR102293305B1 (ko) 2021-08-25

Family

ID=68171880

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020190114820A KR102293305B1 (ko) 2019-09-18 2019-09-18 적층형 전자 부품
KR1020210108930A KR102561937B1 (ko) 2019-09-18 2021-08-18 적층형 전자 부품

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020210108930A KR102561937B1 (ko) 2019-09-18 2021-08-18 적층형 전자 부품

Country Status (4)

Country Link
US (2) US11183332B2 (ko)
JP (1) JP2021048387A (ko)
KR (2) KR102293305B1 (ko)
CN (2) CN112530698B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7279894B2 (ja) * 2018-09-13 2023-05-23 サムソン エレクトロ－メカニックス カンパニーリミテッド． 積層型キャパシタ
JP7275951B2 (ja) * 2019-07-16 2023-05-18 株式会社村田製作所 積層セラミックコンデンサ
JP7481064B2 (ja) 2019-11-19 2024-05-10 太陽誘電株式会社 セラミック電子部品およびその製造方法
KR20220060286A (ko) * 2020-11-04 2022-05-11 삼성전기주식회사 적층형 커패시터
KR20220074262A (ko) * 2020-11-27 2022-06-03 삼성전기주식회사 적층형 커패시터
JP2022142213A (ja) * 2021-03-16 2022-09-30 太陽誘電株式会社 セラミック電子部品、実装基板およびセラミック電子部品の製造方法
JP2023072760A (ja) * 2021-11-15 2023-05-25 Tdk株式会社 電子部品
KR20230102299A (ko) * 2021-12-30 2023-07-07 삼성전기주식회사 세라믹 전자부품
WO2024090008A1 (ja) * 2022-10-28 2024-05-02 株式会社村田製作所 積層セラミックコンデンサ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08203770A (ja) * 1995-01-27 1996-08-09 Murata Mfg Co Ltd セラミック電子部品
KR20100124212A (ko) * 2009-05-18 2010-11-26 가부시키가이샤 무라타 세이사쿠쇼 적층형 전자부품 및 그 제조방법
KR20100129695A (ko) * 2009-06-01 2010-12-09 가부시키가이샤 무라타 세이사쿠쇼 적층형 전자부품 및 그 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06295803A (ja) * 1993-04-07 1994-10-21 Mitsubishi Materials Corp チップ型サーミスタ及びその製造方法
US5339068A (en) * 1992-12-18 1994-08-16 Mitsubishi Materials Corp. Conductive chip-type ceramic element and method of manufacture thereof
JP6512139B2 (ja) * 2016-03-04 2019-05-15 株式会社村田製作所 電子部品の実装構造及びその電子部品の製造方法
JP2018049881A (ja) * 2016-09-20 2018-03-29 株式会社村田製作所 積層セラミック電子部品およびその製造方法
JP6852326B2 (ja) * 2016-09-20 2021-03-31 株式会社村田製作所 積層セラミック電子部品
JP6806035B2 (ja) 2017-10-31 2021-01-06 株式会社村田製作所 積層セラミックコンデンサ
KR102137783B1 (ko) * 2018-09-18 2020-07-24 삼성전기주식회사 세라믹 전자 부품
JP7115461B2 (ja) * 2019-12-12 2022-08-09 株式会社村田製作所 積層セラミックコンデンサ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08203770A (ja) * 1995-01-27 1996-08-09 Murata Mfg Co Ltd セラミック電子部品
KR20100124212A (ko) * 2009-05-18 2010-11-26 가부시키가이샤 무라타 세이사쿠쇼 적층형 전자부품 및 그 제조방법
KR20100129695A (ko) * 2009-06-01 2010-12-09 가부시키가이샤 무라타 세이사쿠쇼 적층형 전자부품 및 그 제조방법

Also Published As

Publication number Publication date
CN112530698B (zh) 2022-11-15
US11600443B2 (en) 2023-03-07
CN112530698A (zh) 2021-03-19
JP2021048387A (ja) 2021-03-25
US20220044872A1 (en) 2022-02-10
KR20210104631A (ko) 2021-08-25
KR102293305B1 (ko) 2021-08-25
US20210082622A1 (en) 2021-03-18
US11183332B2 (en) 2021-11-23
CN115692021A (zh) 2023-02-03
KR102561937B1 (ko) 2023-08-01

Similar Documents

Publication Publication Date Title
KR102561937B1 (ko) 적층형 전자 부품
KR102276514B1 (ko) 적층형 전자 부품
KR102283077B1 (ko) 적층형 전자 부품
US11798747B2 (en) Multilayer electronic component
KR20190121148A (ko) 적층형 커패시터
US20240038449A1 (en) Multilayer electronic component including a silicon organic compound layer arranged between layers of an external electrode
KR102139752B1 (ko) 세라믹 전자 부품
KR20190116176A (ko) 적층 세라믹 전자부품
KR20220081632A (ko) 적층형 전자 부품
KR20220059824A (ko) 적층형 전자 부품
KR102441653B1 (ko) 세라믹 전자 부품
KR20210030337A (ko) 세라믹 전자 부품

Legal Events

Date Code Title Description
A201 Request for examination
G15R Request for early publication
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant