KR102048173B1 - 적층 세라믹 전자부품 - Google Patents

적층 세라믹 전자부품 Download PDF

Info

Publication number
KR102048173B1
KR102048173B1 KR1020190009953A KR20190009953A KR102048173B1 KR 102048173 B1 KR102048173 B1 KR 102048173B1 KR 1020190009953 A KR1020190009953 A KR 1020190009953A KR 20190009953 A KR20190009953 A KR 20190009953A KR 102048173 B1 KR102048173 B1 KR 102048173B1
Authority
KR
South Korea
Prior art keywords
thickness
multilayer
internal electrodes
exposed
multilayer body
Prior art date
Application number
KR1020190009953A
Other languages
English (en)
Other versions
KR20190014023A (ko
Inventor
김상혁
박재성
김준희
송선기
서주명
최재헌
김병수
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020190009953A priority Critical patent/KR102048173B1/ko
Publication of KR20190014023A publication Critical patent/KR20190014023A/ko
Application granted granted Critical
Publication of KR102048173B1 publication Critical patent/KR102048173B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층을 포함하는 적층 본체; 및 상기 적층 본체 내부에 형성되며, 상기 적층 본체 중 적어도 하나 이상의 일 면으로 말단이 노출되는 복수의 내부 전극층;을 포함하고, 상기 복수의 내부 전극 중 인접하는 내부전극 중앙부 사이의 거리를 T1라 하고, 상기 인접하는 내부전극의 노출되지 않는 말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.80 내지 0.95일 수 있다.

Description

적층 세라믹 전자부품{Multilayer ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 상세하게는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자 제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
적층 세라믹 커패시터의 용량을 증가시키기 위해서는 유전체층 및 내부전극 층의 두께를 보다 얇게 형성하고 적층수를 증가시켜야 한다. 그러나, 유전체층 및 내부전극이 박층화되고 적층수가 증가함에 따라 절연 파괴(dielectric breakdown)가 발생할 가능성이 높아지고, 층간 박리(delamination) 및 크랙(crack)이 발생하여 적층 세라믹 커패시터의 신뢰성이 저하될 수 있다. 이에 따라 적층 세라믹 커패시터의 소형화 및 고용량화에 한계가 있다.
본 발명은 신뢰성이 우수한 적층 세라믹 전자부품을 제공하는 것을 목적으로 한다.
본 발명의 일 실시형태는 본 발명의 일 실시형태는 유전체층을 포함하는 적층 본체; 및 상기 적층 본체 내부에 형성되며, 상기 적층 본체 중 적어도 하나 이상의 일 면으로 말단이 노출되는 복수의 내부 전극층;을 포함하고, 상기 복수의 내부 전극 중 인접하는 내부전극 중앙부 사이의 거리를 T1라 하고, 상기 인접하는 내부전극의 노출되지 않는 말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.80 내지 0.95인 적층 세라믹 전자부품을 제공한다.
상기 적층 본체 중앙부의 두께는 상기 내부 전극의 말단이 노출되지 않는 적층 본체 일면의 두께보다 클 수 있다.
상기 적층 방향으로 인접하는 내부전극 중앙부 사이의 거리는 0.66㎛미만일 수 있다.
상기 T1 및 T2는 상기 내부전극의 말단이 노출되지 않는 적층 본체의 일면에 수직한 단면에서 형성될 수 있다.
상기 적층 본체 중앙부의 두께에 대한 상기 내부 전극의 말단이 노출되지 않는 적층 본체 일면의 두께 비가 0.78 내지 0.95일 수 있다.
상기 적층 본체 중앙부의 두께는 상기 복수의 내부전극이 중첩된 용량 형성부에서 측정될 수 있다.
상기 적층 본체의 중앙부의 두께는 200 내지 300㎛일 수 있다.
상기 적층 본체의 중앙부의 두께는 상기 내부 전극의 말단이 노출되는 적층 본체 일면의 두께보다 크게 형성될 수 있다.
상기 적층 본체 중앙부의 두께에 대한 상기 내부 전극의 말단이 노출되는 적층 본체 일면의 두께 비는 0.75 내지 0.97일 수 있다.
상기 내부 전극의 말단이 노출되는 적층 본체 일면의 두께는 상기 내부전극이 존재하는 영역에서 측정될 수 있다.
상기 일 내부전극층의 두께는 0.7㎛이하일 수 있다.
본 발명의 다른 실시형태는 제1 및 제2 측면을 가지는 적층 본체; 및 상기 적층 본체 내부에 형성되며, 상기 제1 및 제2 측면으로 말단이 각각 노출되는 복수의 내부 전극층;을 포함하고, 상기 복수의 내부 전극 중 인접하는 내부전극 중앙부 사이의 거리를 T1라 하고, 상기 인접하는 내부전극의 노출되지 않는 말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.80 내지 0.95이고, 상기 인접하는 내부전극 중앙부 사이의 거리는 0.66㎛인 적층 세라믹 커패시터를 제공한다.
상기 제1 및 제2 측면은 서로 대향하며, 상기 적층 본체의 길이 방향으로 배치될 수 있다.
상기 적층 본체 중앙부의 두께는 상기 내부 전극의 말단이 노출되지 않는 적층 본체 일면의 두께보다 클 수 있다.
상기 적층 본체 중앙부의 두께에 대한 상기 내부 전극의 말단이 노출되지 않는 적층 본체 일면의 두께 비가 0.78 내지 0.95일 수 있다.
본 발명의 또 다른 실시형태는 적층 본체; 상기 적층 본체 내부에 형성되며, 길이 방향의 말단이 상기 적층 본체의 일 측면으로 각각 노출되는 복수의 제1 및 제2 내부 전극층; 및 두께가 0.66㎛미만인 복수의 유전체층을 포함하고, 상기 적층 본체 중앙부의 두께는 적층 본체 폭 방향 단부의 두께 보다 크고, 상기 적층 본체 중앙부에서 인접하는 내부전극 사이의 거리를 T1이라 하고, 상기 내부 전극의 폭 방향 말단에서 인접하는 내부전극 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.80 내지 0.95인 적층 세라믹 커패시터를 제공할 수 있다.
상기 적층 본체 중앙부에서 인접하는 내부전극 사이의 거리를 T1이라 하고, 상기 내부 전극의 폭 방향 말단에서 인접하는 내부전극 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)는0.80 내지 0.95일 수 있다.
상기 적층 본체 중앙부의 두께에 대한 상기 적층 본체 폭 방향 단부의 두께비는 0.78 내지 0.95일 수 있다.
상기 적층 본체의 중앙부의 두께는 상기 적층 본체 측면의 두께보다 크게 형성될 수 있다.
상기 적층 본체 중앙부의 두께에 대한 적층 본체 측면의 두께 비는 0.75 내지 0.97일 수 있다.
본 발명의 일 실시형태에 따르면, 용량 형성부와 폭 방향 마진부를 차등적으로 압착하여 밀도 차이를 줄일 수 있다. 용량 형성부와 마진부의 두께 비율을 조절하여 적층 세라믹 커패시터의 층간 박리 또는 크랙 발생율을 낮추고, 절연파괴 전압 특성을 향상시킬 수 있다.
본 발명의 일 실시형태에 따르면, 적층 본체의 중앙부에서 상하로 인접하는 내부전극 사이의 거리는 내부 전극의 폭 방향 말단에서 상하로 인접하는 내부전극 사이의 거리보다 크게 형성될 수 있다. 내부 전극 폭 방향 말단에서 상하로 인접하는 내부전극 사이의 거리를 조절하여 내부전극 말단에 전계가 집중되는 것을 방지할 수 있다. 이에 따라 마진부의 층간 박리 또는 크랙이 발생할 가능성이 감소하고, 고온 조건 및 내습 조건에서의 특성과 평균 수명이 우수해질 수 있다.
본 발명의 일 실시형태에 따르면 적층 본체 중앙부의 두께와 적층 본체의 측면의 두께의 비율을 조절하여 내부전극 길이 방향 말단에 전계가 집중되는 것을 방지할 수 있고, 층간 박리 및 크랙의 발생 가능성을 낮출 수 있고, 절연파괴 전압 특성을 향상시킬 수 있다.
본 발명의 일 실시형태에 따르면 유전체층 및 내부전극층이 박층화되더라도, 용량 형성부와 마진부의 압착 비율을 조절하여 특정 영역에 전계가 집중되는 것을 방지할 수 있다. 이에 따라 층간 박리 및 크랙의 발생 가능성이 낮아지고, 절연 파괴 전압 특성이 우수하고, 고온 조건 및 내습 조건에서의 특성이 우수할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 적층 본체를 나타내는 개략적인 분해 사시도이다.
도 3은 도 1의 A-A'방향 단면도이고, 도 4는 도 1의 B-B'방향 단면도이다.
도 5는 적층 세라믹 커패시터의 폭 방향에 따른 단면의 일부를 나타내는 확대 단면도이다.
도 6은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 단면의 일부를 나타내는 확대 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 적층 본체를 나타내는 개략적인 분해 사시도이다. 도 3은 도 1의 A-A'방향 단면도로써, 적층 세라믹 커패시터를 폭 방향(또는 W 방향)으로 절단한 단면도이다. 도 4는 도 1의 B-B'방향 단면도로써, 적층 세라믹 커패시터를 길이 방향(또는 L방향)으로 절단한 단면도이다. 도 5는 적층 세라믹 커패시터의 폭 방향에 따른 단면의 일부를 나타내는 확대 단면도이다.
본 실시 형태에 있어서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향 또는 상하 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 적층 본체(110); 상기 적층 본체의 양 단부에 형성되는 외부전극(131, 132);을 포함할 수 있다.
도 2에 도시된 바와 같이, 상기 적층 본체(110)는 복수의 유전체층(111)이 두께 방향으로 적층되어 형성될 수 있다. 상기 적층 본체(110)를 구성하는 복수의 유전체층은 소결된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층은 높은 유전율을 갖는 세라믹 분말로 형성될 수 있으며, 상기 세라믹 분말은 이에 제한되는 것은 아니나 예를 들면 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말 등을 사용할 수 있다. 이에 제한되는 것은 아니나, 상기 일 유전체층(111)의 두께는 0.66㎛미만일 수 있다. 또는 상기 일 유전체층(111)의 두께는 0.4 이상 내지 0.66㎛미만일 수 있다. 또는 상기 일 유전체층(111)의 두께는 0.45 내지 0.55㎛일 수 있다.
본 발명의 일 실시형태에서, 상기 일 유전체층의 두께는 내부 전극층(121, 122) 사이에 배치되는 일 유전체층의 평균 두께를 의미할 수 있다. 상기 유전체층의 평균 두께는 도 4와 같이 적층 본체(110)의 길이 방향 단면을 1만 배율의 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 일 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등가격인 30개의 지점은 용량 형성부(E)에서 지정될 수 있다. 도 4에 도시된 바와 같이 용량 형성부(E)는 제1 및 제2 내부전극(121, 122)이 중첩된 영역을 의미할 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
또한, 상기 유전체층의 두께는 서로 인접하는 내부 전극층(121, 122) 중앙부 사이의 평균 거리로 정의될 수도 있다. 예를 들어, 상기 스캔된 이미지에서 내부 전극층의 길이 방향으로 등간격인 30개의 지점에서 인접하는 내부 전극층 사이의 거리를 측정하여 평균 거리를 계산할 수 있다. 또한, 이러한 서로 인접하는 내부 전극층 사이의 평균 거리를 용량 형성부(E)에 배치된 10쌍의 내부 전극층으로 확장하여 측정하면, 상기 인접하는 내부 전극층 사이의 평균 거리를 더욱 일반화할 수 있다.
이에 제한되는 것은 아니지만, 서로 인접하는 제1 내부 전극층(121) 및 제2 내부 전극층(122)의 중앙부 사이의 거리는 0.66㎛ 미만일 수 있다. 또는 상기 서로 인접하는 제1 내부 전극층(121) 및 제2 내부 전극층(122)의 중앙부 사이의 거리는 0.4 이상 내지 0.66㎛미만일 수 있다. 또는 상기 서로 인접하는 제1 내부 전극층(121) 및 제2 내부 전극층(122) 사이의 거리는 0.45 내지 0.55㎛일 수 있다.
상기 적층 본체(110) 내부에는 복수의 내부전극(121, 122)이 형성될 수 있다. 상기 내부전극(121, 122)은 유전체층(111) 상에 형성되고 소결에 의하여 일 유전체층을 사이에 두고, 유전체층의 적층 방향에 따라 대향 배치될 수 있다. 상기 내부 전극층은 Ni, Cu, Pd 등이 도전성 금속으로 형성될 수 있으며, 이에 제한되는 것은 아니나, 일 내부 전극층의 두께는 0.7㎛이하일 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 내부 전극층이 형성된 유전체층은 200층 이상 적층될 수 있다.
상기 복수의 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
적층 본체(110)의 길이 방향(L)으로 제1 내부전극(121) 또는 제2 내부전극(122)이 형성되지 않은 길이 방향 마진부(L1)가 형성될 수 있고, 적층 본체(110)의 폭 방향(W)으로 제1 내부전극 및 제2 내부전극이 형성되지 않은 폭 방향 마진부(W1, W2)가 형성될 수 있다.
상기 길이 방향 마진부(L1)에 의하여 상기 제1 및 제2 내부전극(121, 122)의 일단은 각각 적층 본체의 일 측면으로부터 소정의 간격을 두고 형성되고, 제1 및 제2 내부전극(121, 122)의 타단은 각각 적층 본체의 일 측면으로 노출될 수 있다.
상기 적층 본체(110)의 양 측면으로 각각 노출된 제1 및 제2 내부전극(121, 122)의 말단은 적층 본체의 양 측면에 형성된 제1 및 제2 외부전극(131, 132)과 각각 전기적으로 연결될 수 있다.
상기 적층 본체(110) 중 상기 제1 및 제2 내부전극(121, 122)이 중첩되는 영역에서는 전계 인가시 정전용량이 형성될 수 있다. 본 발명에서는 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 용량 형성부(E)로 지칭한다. 또한, 적층 본체 중 상기 제1 및 제2 내부전극이 중첩되지 않고, 제1 내부전극 또는 제2 내부전극만 형성된 영역을 전극 인출부로 지칭한다. 상기 전극 인출부는 길이 방향 마진부(L1)에 의하여 형성될 수 있다. 본 발명의 일 실시형태에 따르면, 제1 내부전극 또는 제2 내부전극은 상기 전극 인출부를 통하여 적층 본체의 일 측면으로 노출될 수 있다.
또한 이에 제한되지 않으며, 본 발명의 일 실시형태에 의하면 내부전극의 말단은 적층 본체 중 적어도 하나 이상의 일 면으로 노출될 수 있다.
도시되지 않았으나, 제1 또는 제2 내부전극이 적층 본체의 동일 면으로 노출될 수 있다. 또는 제1 또는 제2 내부전극의 말단이 2개 이상의 전극 인출부에 의하여 적층 본체의 2개 이상의 면으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 적층 본체 중앙부의 두께는 내부 전극의 말단이 인출되지 않는 적층 본체 일면의 두께보다 크게 형성될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 일 실시형태에 따르면, 적층 본체 중앙부의 두께(D1)는 적층 본체 폭 방향 단부의 두께(D2)보다 크게 형성될 수 있다. 상기 적층 본체 중앙부의 두께(D1)는 제1 및 제2 내부전극(121, 122)이 중첩되어 전정 용량을 형성하는 용량 형성부(E)에서 측정될 수 있다. 또한, 상기 적층 본체 중앙부의 두께(D1)는 적층 본체의 최대 두께일 수 있다. 상기 적층 본체의 폭 방향 단부의 두께(D2)는 내부전극이 형성되지 않은 폭 방향의 마진부(W1, W2)에서 측정될 수 있다.
상기 적층 본체 중 제1 및 제2 내부전극이 중첩되는 용량 형성부(E)와 제1 내부전극 또는 제2 내부전극이 형성되지 않는 마진부는 밀도 차이가 발생하게 된다. 용량 형성부(E)와 마진부의 밀도 차이가 커지면, 마진부에서는 층간 박리(delamination) 또는 크랙(crack)이 발생할 수 있다. 층간 박리나 크랙이 발생된 부위를 통하여 도금액 침투가 발생하고, 이에 따라 적층 세라믹 커패시터의 신뢰성이 저하될 수 있다.
본 발명의 일 실시형태에 따르면, 용량 형성부(E)와 폭 방향 마진부(W1, W2)를 차등적으로 압착하여 밀도 차이를 줄일 수 있다. 용량 형성부(E)와 폭 방향 마진부(W1, W2)의 두께 비율을 조절하여 적층 세라믹 커패시터의 층간 박리 또는 크랙 발생율을 낮추고, 절연파괴 전압 특성을 향상시킬 수 있다.
본 발명의 일 실시형태에 따르면, 적층 본체 중앙부의 두께에 대한 적층 본체 단부의 두께비(D2/D1)는 0.78 내지 0.95일 수 있다. 이에 제한되는 것은 아니나, 상기 적층 본체 중앙부의 두께(D1)는 250 내지 350㎛일 수 있다. 또는 상기 적층 본체 중앙부의 두께(D1)는 310 내지 320㎛일 수 있다.
상기 D1에 대한 D2의 비가 0.78 미만이면 내부전극의 폭 방향 말단이 지나치게 휘어져 상하로 인접하는 내부전극 사이의 간격이 중앙부에 비하여 현저히 줄어들 수 있다. 이에 따라 내부전극의 폭 방향에 말단에 전계가 집중되어 절연파괴 전압 특성이 저하될 수 있고, 고온 조건 및 내습 조건에서의 특성이 저하되고, 평균 수명이 저하될 수 있다.
또한, 상기 D1에 대한 D2의 비가 0.95를 초과하면 층간 박리 또는 크랙이 발생할 가능성이 높고, 크랙으로 인하여 절연파괴 전압 특성이 저하되고, 고온 조건 및 내습 조건에서의 특성이 저하될 수 있다.
도 5는 적층 세라믹 커패시터의 폭 방향에 따른 단면의 일부를 나타내는 확대 단면도이다. 도 5는 적층 본체 중 내부전극의 말단이 노출되지 않는 일면에 수직한 단면으로, 적층 본체 중 중앙부를 절단한 단면도일 수 있다. 도 5를 참조하면 적층 본체에 형성된 내부전극 중 노출되지 않는 말단을 이해할 수 있다.
도 5를 참조하면, 본 발명의 일 실시형태에 따르면, 적층 본체의 중앙부에서 상하로 인접하는 내부전극 사이의 거리는 내부 전극의 폭 방향 말단에서 상하로 인접하는 내부전극 사이의 거리보다 크게 형성될 수 있다.
상기 적층 본체의 중앙부에서 상하로 인접하는 내부전극(121, 122) 사이의 거리를 T1로 정의할 수 있다. 상기 적층 본체의 중앙부는 내부전극의 폭 방향 말단이 휘어지지 않은 영역을 의미할 수 있다.
또한, 내부 전극의 폭 방향 말단에서 상하로 인접하는 내부전극(121, 122) 사이의 거리를 T2라고 정의할 수 있다. 상기 내부 전극의 폭 방향 말단은 내부 전극의 산화된 영역의 포함할 수 있다.
상기 T1에 대한 T2의 비(T2/T1)는 0.80 내지 0.95일 수 있다. 이에 제한되는 것은 아니나, 적층 본체의 중앙부에서 상하로 인접하는 내부전극(121, 122) 사이의 거리(T1)는 0.66㎛ 미만 일 수 있다.
상기 T1에 대한 T2의 비(T2/T1)가 0.80 미만이면 폭 방향 마진부(W1, W2)가 지나치게 압축되고, 내부전극 폭 방향 말단이 과도하게 휘어질 수 있다. 이에 따라 상하로 인접하는 내부전극 폭 방향 말단 간의 거리가 짧아지고, 그 사이에 위치하는 유전체층이 얇아져, 이 영역에 전계가 집중될 수 있다. 이러한 경우 절연파괴 전압이 낮아질 수 있고, 고온 조건 및 내습 조건에서의 특성이 저하될 수 있다.
또한, T1에 대한 T2의 비(T2/T1)가 0.95 를 초과하면 폭 방향 마진부(W1, W2)의 압축 정도가 작아 층간 박리 또는 크랙이 발생할 가능성이 높고, 크랙으로 인하여 절연파괴 전압이 낮아질 수 있고, 고온 조건 및 내습 조건에서의 특성이 저하될 수 있다.
도 6은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 단면의 일부를 나타내는 확대 단면도이다. 도 6을 참조하면, 도 5와 유사하게 적층 본체 중 내부전극의 말단이 노출되지 않는 일면에 수직한 단면으로 적층 본체에 형성된 내부전극 중 노출되지 않는 말단을 도시하고 있다.
도 6을 참조하면, 본 발명의 일 실시형태에 따르면, 상하로 인접하는 내부전극(121, 122) 중앙부 사이의 거리(T1)는 상하로 인접하는 내부전극 말단 사이의 거리(T2)보다 크게 형성될 수 있다. 상기 적층 본체의 중앙부는 내부전극의 폭 방향 말단이 휘어지지 않은 영역을 의미할 수 있다. 상기 내부전극의 말단은 적층 본체로 노출되지 않는 부분이다. 상기 내부 전극의 폭 방향 말단은 내부 전극의 산화된 영역의 포함할 수 있다.
본 발명의 일 실시형태에 따르면 적층 본체의 일면으로 노출되지 않는 내부전극의 말단을 나타내는 단면도에서 내부전극의 단부가 일직선상에 배열되지 않을 수 있다. 예를 들면, 도 6에 도시된 바와 일 내부전극(121)의 단부에서 적층 방향에 수직하게 가상으로 그은 직선을 기준으로 일 내부전극(122)의 단부는 우측으로 쉬프트(shift)될 수 있고, 일 내부전극의 단부는 좌측으로 쉬프트(shift)될 수 있다. 또한, 상기 단면도에서 내부전극의 길이는 일정하지 않을 수 있다.
본 발명의 일 실시형태에 따르면, 상하로 인접하는 내부전극 말단 사이의 거리(T2)는 도 6에 도시된 바와 같이 상하로 인접하는 내부 전극 중 일 내부전극의 단부에서 적층 방향에 수직하게 그은 가상의 수선을 기준으로 돌출되지 않은 내부전극의 단부에서 인접하는 내부전극까지의 최단 거리로 정의될 수 있다. 상기 가상의 수선은 측정 대상이 되는 2개 내부전극 중 하나의 내부전극 단부에서 그어질 수 있다. 상기 최단 거리는 돌출되지 않은 내부전극의 단부에서 인접하는 내부전극으로 그은 수선의 길이일 수 있다.
상기 T1에 대한 T2의 비(T2/T1)는 0.80 내지 0.95일 수 있다. 이에 제한되는 것은 아니나, 적층 본체의 중앙부에서 상하로 인접하는 내부전극(121, 122) 사이의 거리(T1)는 0.66㎛ 미만 일 수 있다.
상술한 바와 같이 적층 세라믹 커패시터를 소형화 및 고용량화하기 위해서는 유전체층 및 내부 전극층의 두께를 보다 얇게 형성하고 적층수를 증가시켜야 한다. 그러나, 유전체층 및 내부 전극층이 박층화되고 적층수가 증가함에 따라 내부전극이 중첩된 용량 형성부와 내부전극이 형성되지 않은 마진부의 밀도 차이는 더욱 커지게 된다. 이에 따라 전극 인출부에서는 박리(delamination)나 크랙(crack)이 발생하게 된다.
또한, 마진부의 밀도를 증가시키기 위해 마진부를 과도하게 압축하는 경우 내부전극 말단이 과도하게 휘게되고, 인접하는 내부전극 사이의 거리가 좁아지게 된다. 유전체층이 일정 두께로 형성되는 경우 내부전극 사이의 거리가 좁아지더라도, 절연 파괴 가능성이 낮으나, 유전체층이 박층화될수록 절연 파괴의 가능성이 높아질 수 있다. 즉, 유전체층 박층화될수록 내부전극 사이의 간격이 지나치게 좁아져, 낮은 전압하에서도 절연 파괴가 일어날 가능성이 커진다.
그러나, 본 발명의 일 실시형태에 따르면, 일 유전체층의 두께는 0.66㎛미만일 수 있고, 일 내부 전극층의 두께는 0.7㎛이하일 수 있다. 또한, 내부 전극층이 형성된 유전체층은 200층 이상 적층될 수 있다.
상술한 바와 같이, 본 발명의 일 실시형태에 따르면 유전체층 및 내부전극층이 박층화되더라도, 용량 형성부와 마진부의 압착 비율을 조절하여 특정 영역에 전계가 집중되는 것을 방지할 수 있고, 층간 박리 및 크랙의 발생 가능성을 낮출 수 있기 때문이다.
본 발명의 일 실시형태에 따르면, 상기 적층 본체 중앙부의 두께는 내부 전극의 말단이 인출되는 일면의 두께보다 크게 형성될 수 있다.
도 4에 도시된 바와 같이, 본 발명의 일 실시형태에 따르면, 적층 본체중앙부의 두께(D1)는 적층 본체 측면의 두께(D3)보다 크게 형성될 수 있다. 상기 적층 본체 중앙부의 두께(D1)는 용량 형성부(E)에서 측정될 수 있다. 또한 상기 적층 본체의 측면은 제1 내부전극(121) 또는 제2 내부전극(122)의 길이 방향 말단이 노출된 면으로, 적층 본체의 길이 방향으로 형성된 측면일 수 있다. 상기 적층 본체 측면의 두께(D3)는 제1 내부전극(121) 또는 제2 내부전극(122)이 존재하는 영역에서 측정될 수 있다.
도 3에 도시된 바와 같이 적층 본체의 폭 방향으로는 제1 내부전극(121) 및 제2 내부전극(122)이 형성되지 않는 폭 방향 마진부(W1, W2)가 존재하며, 상기 적층 본체 측면의 두께(D3)는 폭 방향 마진부(W1, W2)가 아닌 제1 내부전극(121) 또는 제2 내부전극이 존재하는 영역의 적층 본체 측면의 두께(D3)일 수 있다.
상술한 바와 같이, 용량 형성부와 마진부는 밀도 차이가 발생할 수 있는데, 본 발명의 일 실시형태에 의하면 용량 형성부와 길이 방향 마진부를 차등적으로 압착하여 밀도 차이를 조절할 수 있다. 용량 형성부와 마진부의 두께 비율을 조절하여 적층 세라믹 커패시터의 층간 박리 또는 크랙 발생율을 낮추고, 절연파괴 전압 특성을 향상시킬 수 있다.
상기 적층 본체 중앙부의 두께에 대한 적층 본체 측면의 두께 비(D3/D1)는 0.75 내지 0.97일 수 있다.
상기 적층 본체의 중앙부의 두께에 대한 적층 본체 측면의 두께 비(D3/D1)가 0.75 미만이면 마진부에 층간 박리 또는 크랙이 발생할 가능성은 낮으나, 내부전극 길이 방향 말단에 전계가 집중되어 절연파괴 전압 특성이 저하될 수 있고, 고온 조건 및 내습 조건에서의 특성이 저하될 수 있다.
또한, 적층 본체 중앙부의 두께에 대한 적층 본체 측면의 두께 비(D3/D1)가 0.97을 초과하면 마진부에 층간 박리 또는 크랙이 발생할 가능성이 높고, 고온 조건 및 내습 조건에서의 특성이 저하될 수 있다.
이하, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
우선, 복수 개의 세라믹 그린시트에 내부전극 패턴을 형성할 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다.
상기 세라믹 분말은 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다. 상기 세라믹 그린시트가 소성되면 적층 본체를 구성하는 유전체층이 될 수 있다.
상기 내부전극 패턴은 도전성 금속을 포함하는 내부전극 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, Ni, Cu, Pd, 또는 이들의 합금일 수 있다.
상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 방법은 특별히 제한되지 않으나, 예를 들면 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통해 형성될 수 있다.
세라믹 그린시트에 형성된 내부전극 패턴이 추후 절단 공정에 의하여 서로 다른 측면으로 노출될 수 있도록 적층하여 세라믹 그린시트 적층체를 형성할 수 있다. 상기 세라믹 그린시트 적층체를 압착하여 적층 본체의 두께 비율을 조절할 수 있다. 상술한 바와 같이 본 발명의 일 실시형태에 의하면 마진부는 용량 형성부보다 강하게 압축될 수 있다. 또한, 적층 본체의 측면 및 단부는 적층 본체의 중앙부보다 강하게 압축될 수 있다.
상기 압착은 소정의 압력으로 수행될 수 있다. 이에 제한되는 것은 아니나, 상기 압착은 등압 압축성형(isostatic pressing)으로 수행될 수 있다. 이에 제한되는 것은 아니나, 상기 압축은 500 내지 1500kgf/cm2 압력 조건에서 수행될 수 있다. 상기 등압 압축 성형시 적층 본체의 용량 형성부와 전극 인출부를 차별적으로 압착하기 위하여 압착시 세라믹 그린시트 적층체의 상하면에 부자재를 적용할 수 있다. 상기 부자재는 이에 제한되는 것은 아니나, 폴리에틸렌테레프탈레이트(PET) 필름, 비닐(Vinyl) 필름, 또는 고무(rubber) 등을 사용할 수 있다.
또한, 상기 압착은 소정의 온도에서 수행될 수 있으며, 이에 제한되는 것은 아니나, 50 내지 100℃에서 수행될 수 있다.
상기 내부전극의 길이 방향 말단이 측면을 통하여 노출되도록 세라믹 그린시트 적층체를 절단하여 세라믹 그린 칩을 형성할 수 있다. 상기 세라믹 그린 칩을 가소 및 소성하여 적층 본체를 형성할 수 있다.
상기 가소 공정은 탈바인더를 위하여 수행될 수 있으며, 이에 제한되는 것은 아니나, 대기 분위기에서 수행될 수 있다.
상기 소성 공정은 내부전극이 산화되지 않도록 환원 분위기에서 소성될 수 있다. 또한 상기 소성은 900 내지 1300℃의 온도 범위에서 수행될 수 있다.
다음으로, 적층 본체의 측면으로 노출된 내부전극의 말단과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이후, 외부 전극의 표면에 니켈, 주석 등의 도금처리를 수행할 수 있다.
이하, 실시예 및 비교예를 참조하여 본 발명을 보다 구체적으로 설명하나, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실시예에 의해 한정되는 것은 아니다.
*[실시예]
각각 0.90㎛, 1.00㎛, 1.25㎛의 두께를 갖는 세라믹 그린시트를 마련하였다. 상기 세라믹 그린 시트 상에 내부전극 페이스트를 인쇄한 후 200층 적층하여 세라믹 적층체를 제조하였다. 상기 세라믹 적층체를 85℃에서 각각 500kgf/cm2, 800kgf/cm2 및 1000kgf/cm2 의 압력조건으로 등압 압축성형(isostatic pressing) 하였다. 이때, 적층 본체 중앙부가 적층 본체의 폭 방향 단부보다 크게 형성되도록 압착하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행하였다. 이후, 1200℃에서 내부전극이 산화되지 않도록 Ni/NiO 평형 산소분압보다 낮은 10-11atm ~10-10atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 내부 전극층의 평균 두께는 0.65㎛이였다. 소성 칩 크기는 0.6±0.09mm×0.3±0.09mm×0.3±0.09mm(L×W×T)를 만족하였다. 상기 T는 적층 본체 중앙부의 두께이다.
상기 소성 칩을 특성을 평가하고, 이의 결과를 하기 표 1에 나타내었다.
소성 칩의 박리/크랙 발생율은 소성 칩 100개에 대해서 단면 검사를 행하고, 박리/크랙 발생율을 백분율로 나타내었다.
절연파괴전압(BDV: Breakdown Voltage) 특성은 10V/sec의 속도로 DC 전압을 인가하면서 평가하였고, 소성 칩의 평균 수명은 절연 저항이 104Ω 이하로 떨어질 때 까지의 시간으로 결정하였다.
세라믹 그린시트 두께(㎛) 압착 압력
(kgf/cm2)		 T1(㎛) T2(㎛) T2/T1 박리/크랙
발생율 (%)		 BDV(V) 평균 수명(hr)
비교예1 1.25 500 0.69 0.65 0.94 0 83 115
비교예2 1.25 800 0.69 0.60 0.87 0 80 108
비교예3 1.25 1000 0.67 0.55 0.82 0 81 109
비교예4 1.25 1200 0.66 0.51 0.77 0 78 110
비교예5 1.00 500 0.55 0.53 0.96 17 73 35
실시예1 1.00 800 0.53 0.48 0.91 0 71 95
실시예2 1.00 1000 0.51 0.42 0.82 0 69 93
비교예6 1.00 1200 0.49 0.36 0.73 0 30 28
비교예7 0.90 500 0.50 0.49 0.98 22 68 27
실시예3 0.90 800 0.49 0.46 0.94 0 65 90
실시예4 0.90 1000 0.47 0.40 0.85 0 63 91
비교예8 0.90 1200 0.45 0.34 0.76 0 28 19
상기 T1은 상하로 인접하는 내부전극 중앙부 사이의 거리이고, T2는 상하로 인접하는 내부 전극 중 노출되지 않는 말단 사이의 거리로써, 상기 실시예는 도 3에 도시된 바와 같이 적층 본체 중 중앙부를 절단한 폭 방향 단면도에서 측정되었다.구체적으로, 각 시편의 적층 본체 중앙부를 절단한 폭 방향 단면의 이미지를 각각 1만 배율의 주사전자현미경(SEM)로 스캔하고, 상기 스캔된 이미지에서 임의로 10쌍의 인접하는 내부전극 쌍을 추출하여, 상하로 인접하는 내부전극 중앙부 사이의 거리 T1 및 상하로 인접하는 내부 전극의 폭방향 말단 사이의 거리 T2를 측정하고, 이들 측정값의 평균을 상기 표 1에 나타내었다.
상기 표 1을 참조하면, 소성 후 유전체층의 두께가 0.60㎛이상인 비교예 1 내지 비교예 4는 T1와 T2의 비에 상관없이 박리 및 크랙이 발생하지 않았고, BDV 이 높았으며, 가속수명이 우수하게 나타났다.
이에 반하여, 비교예 5 및 비교예 7은 마진부의 압축율이 작고, T1에 대한 T2의 비가 크게 형성되었다. 이에 따라 박리/크랙 발생율이 높았고, 평균 수명이 저하되었다. 또한, 비교예 6 및 비교예 8은 마진부의 압축율이 크고, T1에 대한 T2의 비가 작아 박리/크랙은 발생하지 않으나 과도한 압축에 따라 절연파괴전압(BDV) 특성이 저하되었고, 평균 수명이 저하되었다.
이는 내부전극의 폭 방향의 말단이 지나치게 휘어져 내부전극의 폭 방향 말단 사이의 거리가 얇아짐에 따라 전계 집중이 발생한 것으로 판단된다.
이에 반하여, 실시예 1 내지 4는 박리/크랙이 발생하지 않았으며, BDV 특성및 평균 수명이 우수하였다.
*본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 적층 본체 111: 유전체층
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극

Claims (19)

  1. 유전체층을 포함하는 적층 본체; 및
    상기 적층 본체 내부에 형성되며, 상기 적층 본체 중 적어도 하나 이상의 일 면으로 말단이 노출되는 복수의 내부 전극;을 포함하고,
    상기 복수의 내부 전극 중 인접하는 내부전극 중앙부 사이의 거리를 T1라 하고, 상기 인접하는 내부전극의 노출되지 않는 말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.80 내지 0.95이고, 상기 적층 본체 중앙부의 두께에 대한 상기 내부 전극의 말단이 노출되지 않는 적층 본체 일면의 두께 비가 0.78 내지 0.95인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 적층 본체 중앙부의 두께는 상기 내부 전극의 말단이 노출되지 않는 적층 본체 일면의 두께보다 큰 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 내부 전극의 적층 방향으로 인접하는 내부전극 중앙부 사이의 거리는 0.66㎛미만인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 T1 및 T2는 상기 내부전극의 말단이 노출되지 않는 적층 본체의 일면에 수직한 단면에서 형성되는 적층 세라믹 전자부품.
  5. 삭제
  6. 제1항에 있어서,
    상기 적층 본체 중앙부의 두께는 상기 복수의 내부전극이 중첩된 용량 형성부에서 측정되는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 적층 본체의 중앙부의 두께는 200 내지 300㎛인 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 적층 본체의 중앙부의 두께는 상기 내부 전극의 말단이 노출되는 적층 본체 일면의 두께보다 크게 형성되는 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 적층 본체 중앙부의 두께에 대한 상기 내부 전극의 말단이 노출되는 적층 본체 일면의 두께 비는 0.75 내지 0.97인 적층 세라믹 전자부품.
  10. 제9항에 있어서,
    상기 내부 전극의 말단이 노출되는 적층 본체 일면의 두께는 상기 내부전극이 존재하는 영역에서 측정되는 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 복수의 내부 전극 중 일 내부전극의 두께는 0.7㎛이하인 적층 세라믹 전자부품.
  12. 제1 및 제2 측면을 가지는 적층 본체; 및
    상기 적층 본체 내부에 형성되며, 상기 제1 및 제2 측면으로 말단이 각각 노출되는 복수의 내부 전극;을 포함하고,
    상기 복수의 내부 전극 중 인접하는 내부전극 중앙부 사이의 거리를 T1라 하고, 상기 내부 전극의 적층 방향으로 인접하는 내부전극의 노출되지 않는 말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.80 내지 0.95이고, 상기 적층 본체 중앙부의 두께에 대한 상기 내부 전극의 말단이 노출되지 않는 적층 본체 일면의 두께 비가 0.78 내지 0.95인 적층 세라믹 커패시터.
  13. 제12항에 있어서,
    상기 제1 및 제2 측면은 서로 대향하며, 상기 적층 본체의 길이 방향으로 배치되는 적층 세라믹 커패시터.
  14. 제12항에 있어서,
    상기 적층 본체 중앙부의 두께는 상기 내부 전극의 말단이 노출되지 않는 적층 본체 일면의 두께보다 큰 적층 세라믹 커패시터.
  15. 삭제
  16. 적층 본체;
    상기 적층 본체 내부에 형성되며, 길이 방향의 말단이 상기 적층 본체의 일 측면으로 각각 노출되는 복수의 제1 및 제2 내부 전극; 및
    상기 제1 및 제2 내부 전극 사이에 배치된 유전체층;을 포함하고,
    상기 적층 본체 중앙부의 두께는 적층 본체 폭 방향 단부의 두께 보다 크고, 상기 적층 본체 중앙부에서 인접하는 내부전극 사이의 거리를 T1이라 하고, 상기 내부 전극의 폭 방향 말단에서 인접하는 내부전극 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.80 내지 0.95이고, 상기 적층 본체 중앙부의 두께에 대한 상기 적층 본체 폭 방향 단부의 두께비는 0.78 내지 0.95인 적층 세라믹 커패시터.
  17. 삭제
  18. 제16항에 있어서,
    상기 적층 본체의 중앙부의 두께는 상기 적층 본체 측면의 두께보다 크게 형성되는 적층 세라믹 커패시터.
  19. 제16항에 있어서,
    상기 적층 본체 중앙부의 두께에 대한 적층 본체 측면의 두께 비는 0.75 내지 0.97인 적층 세라믹 커패시터.
KR1020190009953A 2019-01-25 2019-01-25 적층 세라믹 전자부품 KR102048173B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190009953A KR102048173B1 (ko) 2019-01-25 2019-01-25 적층 세라믹 전자부품

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190009953A KR102048173B1 (ko) 2019-01-25 2019-01-25 적층 세라믹 전자부품

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020110052479A Division KR101946259B1 (ko) 2011-05-31 2011-05-31 적층 세라믹 전자부품

Publications (2)

Publication Number Publication Date
KR20190014023A KR20190014023A (ko) 2019-02-11
KR102048173B1 true KR102048173B1 (ko) 2019-12-02

Family

ID=65370292

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190009953A KR102048173B1 (ko) 2019-01-25 2019-01-25 적층 세라믹 전자부품

Country Status (1)

Country Link
KR (1) KR102048173B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000173852A (ja) * 1998-12-02 2000-06-23 Murata Mfg Co Ltd 積層セラミック電子部品
JP2006270010A (ja) * 2004-05-27 2006-10-05 Kyocera Corp チップ型電子部品
JP2007035850A (ja) * 2005-07-26 2007-02-08 Taiyo Yuden Co Ltd 積層セラミックコンデンサ及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3644800B2 (ja) * 1997-08-07 2005-05-11 株式会社村田製作所 積層セラミック電子部品の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000173852A (ja) * 1998-12-02 2000-06-23 Murata Mfg Co Ltd 積層セラミック電子部品
JP2006270010A (ja) * 2004-05-27 2006-10-05 Kyocera Corp チップ型電子部品
JP2007035850A (ja) * 2005-07-26 2007-02-08 Taiyo Yuden Co Ltd 積層セラミックコンデンサ及びその製造方法

Also Published As

Publication number Publication date
KR20190014023A (ko) 2019-02-11

Similar Documents

Publication Publication Date Title
KR101946259B1 (ko) 적층 세라믹 전자부품
KR101843182B1 (ko) 적층 세라믹 전자부품
KR101565640B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
KR101983129B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR101681358B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
KR101832490B1 (ko) 적층 세라믹 커패시터
KR102029468B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR101474138B1 (ko) 적층 세라믹 전자 부품 및 그 제조 방법
KR101823160B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR20140121726A (ko) 적층 세라믹 커패시터 및 그 제조방법
KR20130023612A (ko) 적층 세라믹 전자부품
KR102437803B1 (ko) 적층 세라믹 전자부품
KR20190116146A (ko) 적층 세라믹 전자부품 및 그 제조방법
JP7460043B2 (ja) 積層セラミック電子部品及びその製造方法
KR102115955B1 (ko) 적층 세라믹 전자부품
KR102597153B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
KR101565725B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
KR101942739B1 (ko) 적층 세라믹 전자부품
KR101933426B1 (ko) 적층 세라믹 전자부품
KR102048173B1 (ko) 적층 세라믹 전자부품
KR102191252B1 (ko) 적층 세라믹 전자부품
KR102609156B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
KR102473419B1 (ko) 적층 세라믹 전자부품
KR20190121138A (ko) 적층 세라믹 전자부품의 제조방법
KR20200004020A (ko) 적층 세라믹 전자부품 및 이의 제조방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant