KR20130023612A - 적층 세라믹 전자부품 - Google Patents

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KR20130023612A
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강병성
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Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 유전체층을 포함하며, 상기 유전체층의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 측면 및 폭 방향의 제5, 제6 측면을 갖는 길이가 1.79 mm 이하, 폭이 1.09 mm 이하인 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극 중 적어도 하나에 있어서, 상기 세라믹 본체의 양 단부에서 길이 방향으로 형성된 최단 길이를 A 및 최장 길이를 BW로 규정할 때, 0.5 ≤ A/BW < 1.0의 관계를 만족하는 적층 세라믹 전자부품을 제공한다.
본 발명에 따르면 외부전극의 형상을 균일하게 도포함으로써 아크(arc) 발생을 최대한 억제할 수 있는 고압용 적층 세라믹 전자부품의 구현이 가능하다.

Description

적층 세라믹 전자부품{Multi-layered ceramic electronic parts}
본 발명은 아크(arc) 발생을 최대한 억제할 수 있는 고압용 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
그러나, 정격 전압이 상대적으로 높은 고압 제품들의 경우에는 양단에 걸리는 고전압에 의하여 외부전극 양 단자 간에 아크(arc)가 발생할 위험성이 있어 소형화에 대한 기술적인 어려움이 있다.
특히, 제품 사이즈가 작아지는 경우에는 외부전극 양 단자 간의 간격이 크게 감소하게 되어 양 단자 간의 아크 발생 위험성이 더욱 높아진다.
따라서, 고압 제품으로서, 제품 사이즈가 작아지는 경우 외부전극의 형상이 중요한 인자가 되었다.
본 발명은 아크(arc) 발생을 최대한 억제할 수 있는 고압용 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하며, 상기 유전체층의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 측면 및 폭 방향의 제5, 제6 측면을 갖는 길이가 1.79 mm 이하, 폭이 1.09 mm 이하인 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극 중 적어도 하나에 있어서, 상기 세라믹 본체의 양 단부에서 길이 방향으로 형성된 최단 길이를 A 및 최장 길이를 BW로 규정할 때, 0.5 ≤ A/BW < 1.0의 관계를 만족하는 적층 세라믹 전자부품을 제공한다.
상기 제1 및 제2 내부 전극은 일단이 상기 세라믹 본체의 제3 및 제4 측면으로 교대로 노출될 수 있다.
또한, 상기 세라믹 본체는 상기 제1 및 제2 내부전극과 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부전극과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극을 더 포함할 수 있다.
상기 세라믹 본체의 길이를 L 및 상기 제1 외부전극과 상기 제2 외부전극 사이의 최단 길이를 G라 규정할 때, 0.75 ≤ G/L ≤ 0.94를 만족할 수 있다.
상기 유전체층의 평균 두께를 td라 규정할 때, td ≥ 10 μm 일 수 있다.
본 발명의 다른 실시형태는 복수 개의 유전체 층이 적층되며, 상기 유전체층의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 측면 및 폭 방향의 제5, 제6 측면을 갖는 길이가 1.79 mm 이하, 폭이 1.09 mm 이하인 세라믹 본체; 상기 세라믹 본체 내에서 상기 복수 개의 유전체층 각각을 사이에 두고 서로 대향하도록 배치되는 복수 개의 제1 및 제2 내부 전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극 중 적어도 하나에 있어서, 상기 세라믹 본체의 양 단부에서 길이 방향으로 형성된 최단 길이를 A 및 최장 길이를 BW로 규정할 때, 0.5 ≤ A/BW < 1.0의 관계를 만족하는 적층 세라믹 전자부품을 제공한다.
상기 복수 개의 제1 및 제2 내부 전극은 일단이 상기 세라믹 본체의 제3 및 제4 측면으로 교대로 노출될 수 있다.
또한, 상기 세라믹 본체는 상기 복수 개의 제1 및 제2 내부전극과 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부전극과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극을 더 포함하며, 상기 제1 및 제2 내부전극과 상기 부유 전극은 상기 유전체층의 사이에 교대로 적층될 수 있다.
상기 세라믹 본체의 길이를 L 및 상기 제1 외부전극과 상기 제2 외부전극 사이의 최단 길이를 G라 규정할 때, 0.75 ≤ G/L ≤ 0.94를 만족할 수 있다.
상기 유전체층의 평균 두께를 td라 규정할 때, td ≥ 10 μm 일 수 있다.
본 발명에 따르면 외부전극의 형상을 균일하게 도포함으로써 아크(arc) 발생을 최대한 억제할 수 있는 고압용 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 C 방향에서 개략적으로 나타내는 평면도이다.
도 3은 본 발명의 다른 실시형태에 따른 도 1의 C 방향에서 개략적으로 나타내는 평면도이다.
도 4는 도 1의 B-B' 단면도이다.
도 5는 본 발명의 다른 실시형태에 따른 도 1의 B-B' 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 C 방향에서 개략적으로 나타내는 평면도이다.
도 3은 본 발명의 다른 실시형태에 따른 도 1의 C 방향에서 개략적으로 나타내는 평면도이다.
도 4는 도 1의 B-B' 단면도이다.
도 1, 도 2 및 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하며, 상기 유전체층(1)의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 측면 및 폭 방향의 제5, 제6 측면을 갖는 길이가 1.79 mm 이하, 폭이 1.09 mm 이하인 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(2a, 2b); 및 상기 제1 내부전극(2a)과 전기적으로 연결된 제1 외부전극(22) 및 상기 제2 내부 전극(2b)과 전기적으로 연결된 제2 외부전극(24);을 포함하며, 상기 제1 및 제2 외부전극(22, 24) 중 적어도 하나에 있어서, 상기 세라믹 본체(10)의 양 단부에서 길이 방향으로 형성된 최단 길이를 A 및 최장 길이를 BW로 규정할 때, 0.5 ≤ A/BW < 1.0의 관계를 만족할 수 있다.
상기 제1 및 제2 내부 전극(2a, 2b)은 일단이 상기 세라믹 본체의 제3 및 제4 측면으로 교대로 노출될 수 있다.
상기 세라믹 본체(10)의 길이를 L 및 상기 제1 외부전극(22)과 상기 제2 외부전극(24) 사이의 최단 길이를 G라 규정할 때, 0.75 ≤ G/L ≤ 0.94를 만족할 수 있다.
상기 유전체층(1)의 평균 두께를 td라 규정할 때, td ≥ 10 μm 일 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
상기 세라믹 본체(10)는 직육면체 형상을 가질 수 있다. 본 실시 형태에서, 적층방향의 단면을 제1 주면(Tf) 및 제2 주면(Bf), 길이방향의 단면을 제3 및 제4 측면(Sf1, Sf2) 및 폭방향의 단면을 제5 및 제6 측면(Lf1, Lf2)으로 정의하기로 한다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체 층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체 층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 제1 및 제2 내부 전극(2a, 2b)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(2a)과 전기적으로 연결된 제1 외부전극(22) 및 상기 제2 내부 전극(2b)과 전기적으로 연결된 제2 외부전극(24)을 포함할 수 있다.
상기 제1 및 제2 외부전극(22, 24)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(2a, 2b)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(24)은 상기 제1 외부전극(2a)과 다른 전위에 연결될 수 있다.
또한, 상기 제1 및 제2 외부전극(22, 24)의 형성 위치는 상기 제1 및 제2 내부전극(2a, 2b)과 전기적으로 연결될 수 있으면 특별히 제한되지 않으며, 예를 들어, 제1 외부 전극(22)은 상기 세라믹 본체(10)의 제1 및 제2 주면과 제3 측면에, 제2 외부 전극(24)은 제1 및 제2 주면과 제4 측면에 각각 형성될 수 있다.
상기 제1 및 제2 외부전극(22, 24)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(22, 24)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
또한, 상기 제1 및 제2 외부전극(22, 24)은 특별히 제한되지 않으나, 예를 들어, 상기 세라믹 본체(10)의 일면에서 아크(arc) 방지 갭을 형성하도록 배치될 수 있다.
도 2를 참조하면, 상기 제1 및 제2 외부전극(22, 24) 중 적어도 하나에 있어서, 상기 세라믹 본체(10)의 양 단부에서 길이 방향으로 형성된 최단 길이를 A 및 최장 길이를 BW로 규정할 때, 0.5 ≤ A/BW < 1.0의 관계를 만족할 수 있다.
상기 제1 및 제2 외부전극(22, 24)이 상기 세라믹 본체(10)의 양 단부에서 길이 방향으로 형성된 최단 도포 길이(A)와 최장 도포 길이(BW)는 외부 전극 형성을 위해 외부 전극용 페이스트가 도포된 외부전극이 건조 전에 본체를 타고 부분적으로 흘러내려 외부전극의 형상이 고르지 않게 되기 때문에 발생할 수 있다.
상기 외부 전극의 형상은 다양한 형상으로 불규칙하게 형성될 수 있으며, 예를 들어, 도 2에서와 같이 상기 세라믹 본체(10)의 표면을 타고 외부전극용 페이스트가 흘러내릴 수 있으며, 도 3에서와 같이 상기 세라믹 본체(10)의 길이 방향으로 모서리를 타고 흘러내린 형상일 수도 있다.
또한, 상기 외부 전극의 불규칙한 형상은 외부 전극 모두에 형성될 수도 있으나, 어느 하나의 외부 전극에서만 형성될 수도 있음은 물론이다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고압용 부품으로서, 아크(arc) 발생을 최대한 억제하기 위하여 상기와 같이 제1 및 제2 외부전극(22, 24) 중 적어도 하나에 있어서, 상기 세라믹 본체(10)의 양 단부에서 길이 방향으로 형성된 최단 길이를 A 및 최장 길이를 BW로 규정할 때, 0.5 ≤ A/BW < 1.0의 관계를 만족할 수 있다
여기서, 고압용이란 예를 들어 1 내지 5 KV 범위의 전압 대역을 의미하지만, 이에 제한되는 것은 아니며, 200V 이상의 범위의 중압용에도 적용될 수 있음은 물론이다.
상기 제1 및 제2 외부전극(22, 24)에 있어서, 상기 세라믹 본체(10)의 양 단부에서 길이 방향으로 형성된 최장 길이 BW 대비 최단 길이 A의 비가 0.5 미만의 경우에는 전계 집중으로 인한 아크 방전이 일어날 수 있으며, 상기 비가 1.0일 경우는 외부 전극용 페이스트가 흘러내리지 않은 외부 전극의 형상으로서, 아크 방전이 이상적으로 억제될 수 있다.
고압용 적층 세라믹 캐패시터의 소형화 추세에 따라 외부전극 양 단자 간에 아크 발생 위험이 클 수 있으며, 특히 제품 사이즈가 2012 사이즈 이하인 경우 아크 발생 위험이 더욱 클 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제품 사이즈는 특별히 제한되지 않으나, 제품 사이즈가 2012 사이즈 이하인 경우 상기와 같이 외부전극의 형상을 균일하게 함으로써, 아크 발생을 최대한 억제할 수 있다.
아크(arc) 발생을 최대한 억제하기 위하여 제1 및 제2 외부전극(22, 24) 중 적어도 하나에 있어서, 상기 세라믹 본체(10)의 양 단부에서 길이 방향으로 형성된 최단 길이를 A 및 최장 길이를 BW로 규정할 때, 0.5 ≤ A/BW < 1.0의 관계를 만족하도록 외부전극의 형상을 균일하게 하는 방법에 대하여 이하에서 구체적으로 설명하도록 한다.
상기 외부전극의 형상을 본 발명의 일 실시형태에 따라 균일하게 하기 위한 방법은 특별히 제한되지 않으나, 예를 들어, 제거하기 쉬운 유기물 코팅막을 사용하여 상기 외부 전극의 형상에 있어서 불균일한 영역의 형성을 최소한으로 제어하여 균일하게 할 수 있다.
상기 제1 및 제2 외부전극(22, 24)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기의 방법은 세라믹 본체(10)에 제1 및 제2 외부전극(22, 24)을 형성하기 전에 우선 제거가 용이한 유기물 코팅막을 상기 세라믹 본체(10) 표면에 형성할 수 있다.
다음으로, 상기 세라믹 본체(10)에서 제1 및 제2 외부전극(22, 24)이 형성되는 부분의 유기물 코팅막을 제거하는 공정을 수행할 수 있다.
그 다음, 상기 세라믹 본체(10) 표면에 외부전극용 도전성 페이스트를 도포하여 제1 및 제2 외부전극(22, 24)을 형성하는 공정을 수행할 수 있다.
끝으로, 상기 제1 및 제2 외부전극(22, 24)이 형성된 상기 세라믹 본체(10) 표면에서 유기물 코팅막을 제거함으로써, 유기물 코팅막 상에 부착된 외부 전극용 도전성 페이스트가 흘러내린 부분까지 제거할 수 있다.
또한, 도 2 및 도 3을 참조하면, 상기 세라믹 본체(10)의 길이를 L 및 상기 제1 외부전극(22)과 상기 제2 외부전극(24) 사이의 최단 길이를 G라 규정할 때, 0.75 ≤ G/L ≤ 0.94를 만족할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 상기와 같이 아크(arc) 발생을 최대한 억제하기 위하여 0.5 ≤ A/BW ≤ 1.0의 관계를 만족하도록 외부전극 형상을 제어할 뿐만 아니라, 세라믹 본체의 길이와 상기 제1 외부전극(22)과 상기 제2 외부전극(24) 사이의 최단 길이의 비를 제어함으로써, 아크 발생 저지 효과가 더욱 향상될 수 있다.
특히, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 아크 발생 위험이 더욱 클 수 있는 2012 이하 사이즈의 고압용 제품군에 있어 아크 발생 저지 효과가 더욱 우수할 수 있다.
상기와 같이 상기 세라믹 본체(10)의 길이(L)와 상기 제1 외부전극(22)과 상기 제2 외부전극(24) 사이의 최단 길이(G)의 비가 0.75 ≤ G/L ≤ 0.94 이 되도록 제어할 때, 아크 발생을 저지할 수 있다.
상기 세라믹 본체(10)의 길이(L)와 상기 상기 제1 외부전극(22)과 상기 제2 외부전극(24) 사이의 최단 길이(G)의 비가 0.75 미만의 경우에는 전계 집중으로 인한 아크 방전이 일어날 수 있으며, 상기 비가 0.94를 초과할 경우 도금액이 세라믹 본체 내부로 침투할 수 있거나 외부전극의 접착 강도가 저하될 수 있어 문제가 있을 수 있다.
상기 제1 및 제2 내부 전극(2a, 2b)은 일단이 상기 세라믹 본체의 제3 및 제4 측면(Sf1, Sf2)으로 교대로 노출될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 유전체층(1)의 평균 두께를 td라 규정할 때, td ≥ 10 μm 일 수 있다.
상기 유전체 층(1)의 평균 두께는 인접하는 내부 전극층(2a, 2b) 사이에 형성된 유전체 층의 평균 두께를 의미할 수 있다.
상기 유전체층(1)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고압용 부품으로서, 절연 파괴 전압(Breakdown Voltage, BDV)을 높여 내전압 특성을 향상시키기 위하여 상기와 같이 유전체 층(1)의 평균 두께(td)가 10 μm 이상일 수 있다.
도 5는 본 발명의 다른 실시형태에 따른 도 1의 B-B'단면도이다.
도 5를 참조하면, 상기 세라믹 본체(10)는 상기 제1 및 제2 내부전극(2a', 2a'', 2b', 2b'')과 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부전극(2a', 2a'', 2b', 2b'')과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극(4)을 더 포함할 수 있다.
본 발명의 상기의 실시형태에 따르면, 상기 유전체층(1)을 사이에 두고 제1 및 제2 내부전극(2a', 2a'', 2b', 2b'')과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극(4)을 포함함으로써, 유전체층의 두께 감소에 의한 전계 집중을 방지하고, 원하는 내전압 성능을 얻을 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 복수 개의 유전체 층(1)이 적층되며, 상기 유전체층(1)의 적층 방향으로 서로 대향하는 제1 및 제2 주면(Tf, Bf), 상기 제1 및 제2 주면(Tf, Bf)을 연결하며, 서로 대향하는 길이방향의 제3, 제4 측면(Sf1, Sf2) 및 폭 방향의 제5, 제6 측면(Lf1, Lf2)을 갖는 길이가 1.79 mm 이하, 폭이 1.09 mm 이하인 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 복수 개의 유전체층(1) 각각을 사이에 두고 서로 대향하도록 배치되는 복수 개의 제1 및 제2 내부 전극(2a, 2b); 및 상기 제1 내부전극(2a)과 전기적으로 연결된 제1 외부전극(22) 및 상기 제2 내부 전극(2b)과 전기적으로 연결된 제2 외부전극(24);을 포함하며, 상기 제1 및 제2 외부전극(22, 24) 중 적어도 하나에 있어서, 상기 세라믹 본체(10)의 양 단부에서 길이 방향으로 형성된 최단 길이를 A 및 최장 길이를 BW로 규정할 때, 0.5 ≤ A/BW < 1.0의 관계를 만족할 수 있다.
상기의 실시형태에 따른 적층 세라믹 전자부품은 유전체층, 제1 및 제2 내부전극층이 각각 복수 개 적층된 것을 제외하고는 상술한 일 실시형태에 따른 적층 세라믹 전자부품과 동일하므로, 여기서 중복되는 설명은 생략하도록 한다.
상기 제1 및 제2 내부 전극(2a, 2b)은 일단이 상기 세라믹 본체의 제3 및 제4 측면(Sf1, Sf2)으로 교대로 노출될 수 있다.
또한, 상기 적층 세라믹 커패시터는 상기 복수 개의 제1 및 제2 내부전극(2a', 2a'', 2b', 2b'')과 상기 유전체층(1)을 사이에 두고 상기 제1 및 제2 내부전극(2a', 2a'', 2b', 2b'')과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극(4)을 더 포함할 수 있다.
또한, 상기 제1 및 제2 내부전극(2a', 2a'', 2b', 2b'')과 상기 부유 전극(4)은 상기 유전체층(1)의 사이에 교대로 적층될 수 있다.
상기 적어도 하나 이상의 부유 전극(4)으로 인해, 상기 적층 세라믹 커패시터에는 직렬 접속의 커패시터부가 복수 개 형성되도록 구성될 수 있다.
이로 인하여, 소형 대용량의 적층 세라믹 커패시터의 구현이 가능할 뿐만 아니라, 유전체의 단위 두께당의 내전압을 크게 할 수 있어, 내전압 성능이 우수한 고압용 적층 세라믹 커패시터를 또한 구현할 수 있다.
상기 세라믹 본체(10)의 길이를 L 및 상기 제1 외부전극(22)과 상기 제2 외부전극(24) 사이의 최단 길이를 G라 규정할 때, 0.75 ≤ G/L ≤ 0.94를 만족하도록 제어함으로써, 아크 발생 저지 효과가 우수함은 상술한 바와 같다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 제1 및 제2 내부전극과 부유 전극이 유전체층의 사이에 교대로 적층되고, 상기 유전체층의 두께(td)가 10 μm 이상인 적층 세라믹 캐패시터에 대해, 아크 방전 발생 전압을 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성하였다.
상기 복수 개의 세라믹 그린 시트의 두께는 소성 후에 있어서 유전체층의 평균 두께가 10 μm가 되도록 설정되었다.
상기 유전체 층의 평균 두께는 광학 현미경을 이용하여 유전체 층의 사진을 촬영한 후 측정 프로그램을 이용하여 실측하였다.
다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 50층을 적층하여 적층체를 만들었다.
여기서, 상기 내부전극은 상기 세라믹 소체의 길이 방향 측면으로 말단이 각각 노출되는 복수의 제1 및 제2 내부전극과 상기 제1 및 제2 내부전극과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극이 교대로 형성되도록 제작하였다.
이후 압착, 절단하여 2012 규격의 사이즈(Size)의 칩(길이×폭×두께가 2.0 mm×1.2mm×1.2mm)을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하였다.
반면, 비교예는 상기 실시예와 비교하여 상기 제1 및 제2 외부전극(22, 24)의 상기 세라믹 본체(10)의 양 단부에서 길이 방향으로 형성된 최장 길이 BW 대비 최단 길이 A의 비율 또는 세라믹 본체(10)의 길이(L) 및 상기 제1 외부전극(22)과 상기 제2 외부전극(24) 사이의 최단 길이(G)의 비가 본 발명의 수치범위를 벗어나도록 제작한 것을 제외하고는 그 제조방법은 동일하였다.
아래의 표 1은 적층 세라믹 캐패시터의 유전체층의 두께에 따른 아크 방전 발생 전압(V)을 비교한 표이다.
유전체층
평균 두께(μm)		 외부전극의
최단길이 (A)(μm)		 외부전극의
최장길이 (BW)
(μm)		 세라믹
본체의
길이(L)
(μm)		 외부전극
사이의
최단길이 (G)(μm)		 A/BW A/BW 아크 방전 발생 전압(kV)
비교예1 6 150 180 2000 1640 0.83 0.82 내부파손
비교예2 8 150 180 2000 1640 0.83 0.82 내부파손
실시예1 10 150 180 2000 1640 0.83 0.82 2440
상기 [표 1]을 참조하면, 비교예 1 및 2는 유전체층의 평균 두께가 10 μm 미만인 경우로서, 본 발명의 수치 범위를 만족하는 경우에도 상기 유전체층의 평균 두께가 얇아 아크 방전은 발생하지 않으나 유전체 내부가 파손되는 문제가 생길 수 있다.
비교예 3은 유전체층의 평균 두께가 10 μm 이상인 경우로서, 본 발명의 수치 범위를 만족하는 경우 아크 방전 발생 전압이 높아 절연 파괴 전압 특성이 향상될 수 있음을 보인다.
따라서, 후술하는 설명에 따라 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)의 소성 후 평균 두께가 10 μm 이상일 때 아크 방전 발생 전압이 높아 절연 파괴 전압 특성이 향상될 수 있음을 알 수 있다.
아래의 표 2는 적층 세라믹 캐패시터의 사이즈에 따른 아크 방전 발생 전압(V)을 비교한 표이다.
No 외부전극의
최단길이 (A)
(μm)		 외부전극의
최장길이 (BW)
(μm)		 세라믹
본체의
길이(L)
(μm)		 외부전극
사이의
최단길이 (G)
(μm)
A/BW
G/L		 아크 방전 발생 전압
(V)		 비고
비교예3 300 360 2000 1280 0.8 0.6 1840 아크방전
비교예4 400 480 3200 2240 0.8 0.7 3350
비교예5 500 600 4500 3300 0.8 0.7 4930
상기 [표 2]를 참조하면, 비교예 4는 2012 규격의 사이즈(Size)의 칩인 경우로서, 제1 및 제2 외부전극(22, 24)의 상기 세라믹 본체(10)의 양 단부에서 길이 방향으로 형성된 최장 길이 BW 대비 최단 길이 A의 비율 또는 세라믹 본체(10)의 길이(L) 및 상기 제1 외부전극(22)과 상기 제2 외부전극(24) 사이의 최단 길이(G)의 비가 본 발명의 수치 범위를 벗어날 경우 아크 방전 발생 전압이 낮아 문제가 생길 수 있음을 보이고 있다.
반면, 비교예 5 및 6은 각각 3216 규격의 사이즈(Size)의 칩 및 4532 규격의 사이즈(Size)의 칩인 경우로서, 제1 및 제2 외부전극(22, 24)의 상기 세라믹 본체(10)의 양 단부에서 길이 방향으로 형성된 최장 길이 BW 대비 최단 길이 A의 비율 또는 세라믹 본체(10)의 길이(L) 및 상기 제1 외부전극(22)과 상기 제2 외부전극(24) 사이의 최단 길이(G)의 비가 본 발명의 수치 범위를 벗어나는 경우에도 아크 방전 발생 전압이 높아 문제가 없음을 보이고 있다.
따라서, 후술하는 설명에 따라 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 2012 규격의 사이즈(Size) 이하일 때 아크 방전 발생 전압이 높아 효과가 있음을 알 수 있다.
아래의 표 3은 2012 규격의 사이즈(Size)의 칩에 있어서, 제1 및 제2 외부전극의 상기 세라믹 본체(10)의 양 단부에서 길이 방향으로 형성된 최장 길이 BW, 세라믹 본체의 길이(L) 및 상기 제1 외부전극과 상기 제2 외부전극 사이의 최단 길이(G)의 비율에 따른 아크 방전 발생 전압(V)을 비교한 표이다.
No 외부전극의
최장길이 (BW)
(μm)		 세라믹
본체의
길이(L)
(μm)		 외부전극
사이의
최단길이 (G)
(μm)

G/L		 아크 방전 발생 전압(V) 비고
비교예6 20 2000 1960 0.98 2950 내습불량발생
비교예7 30 2000 1940 0.97 2915 내습불량발생
비교예8 40 2000 1920 0.96 2880 내습불량발생
실시예2 60 2000 1880 0.94 2830
실시예3 80 2000 1840 0.92 2755
실시예4 100 2000 1800 0.90 2690
실시예5 120 2000 1760 0.88 2640
실시예6 150 2000 1700 0.85 2530
실시예7 200 2000 1600 0.80 2360
실시예8 250 2000 1500 0.75 2215
비교예9 300 2000 1400 0.70 1985 아크 방전
비교예10 350 2000 1300 0.65 1875 아크 방전
비교예11 400 2000 1200 0.60 1790 아크 방전
비교예12 450 2000 1100 0.55 1630 아크 방전
상기의 [표 3]을 통해서 알 수 있듯이, 세라믹 본체의 길이(L)와 제1 외부전극과 제2 외부전극 사이의 최단 길이(G)의 비가 0.75 이상 0.94 이하의 수치 범위를 만족하는 실시예 2 내지 8의 경우에 아크 방전 발생 전압(V)이 2250V 이상으로서 아크 발생 방지가 가능함을 알 수 있다.
반면, 비교예 7 내지 10의 경우는 상기 세라믹 본체의 길이(L)와 제1 외부전극과 제2 외부전극 사이의 최단 길이(G)의 비가 0.75 미만 및 0.94를 초과하는 경우로서, 0.75 미만에서는 아크 방전 발생 전압이 낮아 아크 발생 문제가 발생할 수 있으며, 0.94 초과에서는 도금액이 세라믹 본체 내부로 침투함으로 인해 내습 불량 발생의 우려가 높아 문제가 있을 수 있다.
결론적으로, 본 발명의 일 실시형태에 따르면, 제1 및 제2 외부전극의 상기 세라믹 본체(10)의 양 단부에서 길이 방향으로 형성된 최장 길이 BW 대비 최단 길이 A의 비율이 0.5 ≤ A/BW < 1.0의 관계를 만족할 경우 아크 방전 발생 전압(V)이 높아져 아크(arc) 발생을 최대한 억제할 수 있는 고압용 적층 세라믹 전자부품의 구현이 가능하다.
또한, 세라믹 본체의 길이(L)와 제1 외부전극과 제2 외부전극 사이의 최단 길이(G)의 비가 0.75 ≤ G/L ≤ 0.94 을 만족할 경우 아크 방전 발생 전압(kV)이 더욱 높아져 아크(arc) 발생을 최대한 억제할 수 있는 고압용 적층 세라믹 전자부품의 구현이 가능하다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체 층
2a, 2a', 2a'': 제1 내부전극 2b, 2b', 2b'': 제2 내부전극
22, 24: 외부 전극 4: 부유 전극
10: 세라믹 본체
td: 유전체 층의 평균 두께
A: 외부전극의 길이방향 최단 도포 길이
BW: 외부전극의 길이방향 최장 도포 길이
L: 세라믹 본체의 길이
G: 제1 외부전극 도포 영역과 제2 외부전극 도포 영역 사이의 최단 길이

Claims (10)

  1. 유전체층을 포함하며, 상기 유전체층의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 측면 및 폭 방향의 제5, 제6 측면을 갖는 길이가 1.79 mm 이하, 폭이 1.09 mm 이하인 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
    상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며,
    상기 제1 및 제2 외부전극 중 적어도 하나에 있어서, 상기 세라믹 본체의 양 단부에서 길이 방향으로 형성된 최단 길이를 A 및 최장 길이를 BW로 규정할 때, 0.5 ≤ A/BW < 1.0의 관계를 만족하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 일단이 상기 세라믹 본체의 제3 및 제4 측면으로 교대로 노출되는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 세라믹 본체는 상기 제1 및 제2 내부전극과 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부전극과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극을 더 포함하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 세라믹 본체의 길이를 L 및 상기 제1 외부전극과 상기 제2 외부전극 사이의 최단 길이를 G라 규정할 때, 0.75 ≤ G/L ≤ 0.94를 만족하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 유전체층의 평균 두께를 td라 규정할 때, td ≥ 10 μm 인 적층 세라믹 전자부품.
  6. 복수 개의 유전체 층이 적층되며, 상기 유전체층의 적층 방향으로 서로 대향하는 제1 및 제2 주면, 상기 제1 및 제2 주면을 연결하며, 서로 대향하는 길이방향의 제3, 제4 측면 및 폭 방향의 제5, 제6 측면을 갖는 길이가 1.79 mm 이하, 폭이 1.09 mm 이하인 세라믹 본체;
    상기 세라믹 본체 내에서 상기 복수 개의 유전체층 각각을 사이에 두고 서로 대향하도록 배치되는 복수 개의 제1 및 제2 내부 전극; 및
    상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며,
    상기 제1 및 제2 외부전극 중 적어도 하나에 있어서, 상기 세라믹 본체의 양 단부에서 길이 방향으로 형성된 최단 길이를 A 및 최장 길이를 BW로 규정할 때, 0.5 ≤ A/BW < 1.0의 관계를 만족하는 적층 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 복수 개의 제1 및 제2 내부 전극은 일단이 상기 세라믹 본체의 제3 및 제4 측면으로 교대로 노출되는 적층 세라믹 전자부품.
  8. 제6항에 있어서,
    상기 세라믹 본체는 상기 복수 개의 제1 및 제2 내부전극과 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부전극과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극을 더 포함하며, 상기 제1 및 제2 내부전극과 상기 부유 전극은 상기 유전체층의 사이에 교대로 적층되는 적층 세라믹 전자부품.
  9. 제6항에 있어서,
    상기 세라믹 본체의 길이를 L 및 상기 제1 외부전극과 상기 제2 외부전극 사이의 최단 길이를 G라 규정할 때, 0.75 ≤ G/L ≤ 0.94를 만족하는 적층 세라믹 전자부품.
  10. 제6항에 있어서,
    상기 유전체층의 평균 두께를 td라 규정할 때, td ≥ 10 μm 인 적층 세라믹 전자부품.
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