KR100616687B1

KR100616687B1 - 적층형 칩 커패시터

Info

Publication number: KR100616687B1
Application number: KR1020050052562A
Authority: KR
Inventors: 이병화; 심창훈; 정해석; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2005-06-17
Filing date: 2005-06-17
Publication date: 2006-08-28
Also published as: US7262952B2; JP4388038B2; JP2006352141A; US20060285271A1

Abstract

보다 낮은 ESL을 갖는 적층형 칩 커패시터를 제공한다. 본 발명에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 커패시터 본체 내에서 상기 유전체층들에 의해 분리되어 서로 대향하도록 배치되고, 각각 상기 커패시터 본체의 측면을 향해 연장된 2개 이상의 리드부를 갖는 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 외면에 형성되어 상기 리드부를 통해 상기 내부 전극과 연결된 복수의 외부 전극을 포함하고, 상하로 인접한 동일 극성의 리드부는 각을 이루면서 서로 다른 방향으로 연장되어 있고, 상기 제1 내부 전극의 리드부는 상기 제2 내부 전극의 리드부와 인접하여 교대로 배치되어 있다.

적층형 칩 커패시터, 등가직렬 인덕턴스

Description

적층형 칩 커패시터{Multilayer Chip Capacitor}

도 1a는 종래의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이다.

도 1b는 도 1a의 내부 전극을 채용한 종래의 적층형 칩 커패시터의 외관을 나타내는 사시도이다.

도 1c는 도 1b의 적층형 칩 커패시터의 내부 구조의 일부를 개략적으로 나타낸 사시도이다.

도 2a 및 도 2b는 본 발명의 일 실시형태에 따른 내부 전극들의 형상을 나타내는 평면도이다.

도 3은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이다.

도 4는 본 발명의 일 실시형태에에 따른 적층형 칩 커패시터의 내부 구조의 일부를 개략적을 나타낸 사시도이다.

도 5는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외관을 나타내는 사시도이다.

도 6은 도 5의 적층형 칩 커패시터를 XX' 라인을 따라 자른 단면도이다.

도 7a 및 도 7b는 본 발명의 제1 실시형태에 따른 적층형 칩 커패시터의 내 부 전극 형상을 나타내는 평면도이다.

도 8a 및 도 8b는 본 발명의 제2 실시형태에 따른 적층형 칩 커패시터의 내부 전극 형상을 나타내는 평면도이다.

도 9a 및 도 9b는 본 발명의 제3 실시형태에 따른 적층형 칩 커패시터의 내부 전극 형상을 나타내는 평면도이다.

도 10a 및 도 10b는 본 발명의 제4 실시형태에 따른 적층형 칩 커패시터의 내부 전극 형상을 나타내는 평면도이다.

도 11a 및 도 11b는 본 발명의 제5 실시형태에 따른 적층형 칩 커패시터의 내부 전극 형상을 나타내는 평면도이다.

도 12a 및 도 12b는 본 발명의 제 6 실시형태에 따른 적층형 칩 커패시터의 내부 전극 형상을 나타내는 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 적층형 칩 커패시터

103, 203, 303, 403, 503, 603, 703: 제1 내부 전극

104, 204, 304, 404, 504, 604, 704: 제2 내부 전극

107, 108: 외부 전극 120: 커패시터 본체

130: 마킹 150: 활성층

151: 하부 더미층 152: 상부 더미층

본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 MPU(Micro Processor Unit)의 디커플링 커패시터(decoupling capacitor)로 사용되기에 적합한, 저감된 등가직렬 인덕턴스(Equivalent Series Inductance; ESL)을 구현할 수 있는 적층형 칩 커패시터에 관한 것이다.

일반적으로 적층형 칩 커패시터(MLCC)는 세라믹 재질의 복수개의 유전체층과 이 복수개의 유전체층 사이에 삽입된 내부 전극을 구비한다. 이러한 적층형 칩 커패시터는 크기가 소형이면서도 높은 정전 용량을 구현할 수 있어, 다양한 전자장치의 용량성 부품으로 널리 사용되고 있다. 특히,적층형 칩 커패시터는 LSI 등의 전원회로에서 반도체 칩과 전원 사이에 접속된 디커플링 커패시터로 많이 사용되고 있다.

디커플링 커패시터로 사용되는 커패시터는, 급격한 전류 변동의 억제와 전원회로의 안정화를 위해서, 보다 낮은 ESL 값을 가져야한다. 이러한 요구는 MPU의 고주파, 고전류화의 경향에 따라 더욱 증가되고 있다. 적층형 칩 커패시터의 ESL를 저감시키는 방안으로서, 미국특허 제5,880,925호에는 (+) 내부 전극의 리드부(lead portion)와 (-) 내부 전극의 리드부를 서로 인접하여 깍지낀 형태의 배열(interdigitated arragement)로 배치시키는 방안이 제안되고 있다. 이러한 종래 기 술의 일례로서, 도 1a 내지 도 1c에는 다른 극성을 갖는 제1 내부 전극 및 제2 내부 전극의 인접한 리드부가 서로 교대로 배열된 적층형 칩 커패시터가 도시되어 있다.

도 1a는 종래의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이고, 도 1b는 도 1a의 내부 전극을 채용한 종래의 적층형 칩 커패시터(10)의 외관을 나타내는 사시도이다. 도 1c는 도 1b의 적층형 칩 커패시터의 내부 구조의 일부를 나타내는 사시도이다. 도 1c에서는 편의상 유전체층(11a, 11b, 12a, 12b)을 도시하지 않았다. 도 1a 및 도 1b를 참조하면, 복수의 유전체층(11a, 11b, 12a, 12b) 각각에 제1 내부 전극(13; 13a, 13b) 또는 제2 내부 전극(14; 14a, 14b)이 형성되어 있다. 각각의 내부 전극(13a, 13b, 14a, 14b)에는 4개의 리드부(15a, 15b, 16a, 16b)가 형성되어 있다. 이러한 유전체층들은 교대로 적층되어 커패시터 본체(20)를 형성한다. 이 커패시터 본체(20)를 가압 및 소성 처리하고, 추가적으로 각 리드(15a, 15b, 16a, 16b)에 연결된 외부 단자 전극(17, 18)을 형성하여 적층형 칩 커패시터(10)를 완성한다.

여기서 제1 내부 전극들(13a, 13b)은 서로 같은 극성을 가지며(마찬가지로, 제2 내부 전극들(14a, 14b)도 서로 같은 극성을 극성을 가짐), 제2 내부 전극들(14a, 14b)과는 반대인 극성을 가진다. 인접한 서로 다른 극성의 리드부들(15a, 16a)에서 전류 방향이 화살표(도 1a 참조)로 표시된 바와 같이 서로 반대방향이 된 다. 따라서, 고주파 전류에 의하여 발생하는 자속이 부분적으로 서로 상쇄되고, 커패시터(10)의 ESL은 어느 정도 감소된다.

도 1c에 나타난 바와 같이, 상하로 인접한 2개의 제1 내부 전극(13a, 13b)의 리드부(15a, 15b)가 외부 전극(17)으로 평행하게(같은 방향으로) 연장되어 있다. 따라서, 도 1b에 나타난 바와 같이, 상하로 인접한, 동일 극성을 갖는 리드부들(15a, 15b)에 흐르는 전류(화살표)는 동일한 방향을 갖게 된다. 이와 같이, 리드부들(15a, 15b)을 통해 동일한 방향으로 전류가 흐르게 되면, 강한 상호 인덕턴스(mutual inductance)가 생성된다. 이러한 상호 인덕턴스로 인하여, ESL을 충분히 감소시키기가 어렵다. MPU의 디커플링 커패시터로 사용하기 위해서는 보다 저감된 ESL을 나타낼 수 있는 적층형 칩 커패시터가 요구된다.

본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 보다 낮은 ESL를 갖는 적층형 칩 커패시터를 제공하는 데에 있다.

상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 적층형 칩 커패시터는,

복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 커패시터 본체 내에서 상기 유전체층들에 의해 분리되어 서로 대향하도록 배치되고, 각각 상기 커패시터 본체의 측면을 향해 연장된 2개 이상의 리드부를 갖는 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 외면에 형성되어 상기 리드부를 통해 상기 내부 전극과 연결된 복수의 외부 전극을 포함하고,

상하로 인접한 동일 극성의 리드부는 각을 이루면서 서로 다른 방향으로 연장되어 있고, 상기 제1 내부 전극의 리드부는 상기 제2 내부 전극의 리드부와 인접하여 교대로 배치되어 있다.

본 발명의 실시형태에 따르면, 상하로 인접한 동일 극성의 리드부는 45도 이상의 각도를 이루면서 서로 다른 방향으로 연장되어 있다. 바람직하게는, 상기 상하로 인접한 동일 극성의 리드부는 직각을 이루면서 서로 다른 방향으로 연장되어 있다.

본 발명의 실시형태에 따르면, 상기 커패시터 본체는 상부 더미층과 하부 더미층을 포함하고, 상기 제1 내부 전극 및 제2 내부 전극은 상기 상부 더미층과 하부 더미층 사이에 배치되고, 상기 하부 더미층의 두께는 상기 상부 더미층의 두께보다는 작다. 바람직하게는, 상기 상부 더미층의 두께에 대한 상기 하부 더미층의 두께의 비는 0.8 이하이다. 이 경우, 상기 커패시터의 상부와 하부를 명확히 구별하기 위해 커패시터 상면에 마킹(marking)을 표시하는 것이 바람직하다. 상기 마킹은, 예를 들어 채색된 유리로 형성될 수 있다.

본 발명의 실시형태에 따르면, 상기 제1 내부 전극 및 제2 내부 전극 중 적어도 하나에는, 하나 이상의 슬릿이 형성되어 있다. 이러한 슬릿으로 인해 전류 경로가 길어지고, 이에 따라 등가직렬 저항이 너무 낮아지는 것을 방지할 수 있다.

본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부 전극 각각은, 사각형상으로 이루어지며 상호 인접하여 배치되는 한쌍의 분할된 도전성 패턴을 가지며, 상기 한쌍의 도전성 패턴 각각에는, 상기 도전성 패턴 내의 전류 흐름을 변경시키도록 상기 도전성 패턴의 하나 이상의 변으로부터 중심방향으로 연장된 하나 이상의 슬릿이 형성되어 있다. 이 경우, 상기 한쌍의 도전성 패턴은 인접한 영역에서 상호 역방향의 전류가 흐를 수 있게 된다. 또한, 상기 한쌍의 도전성 패턴은 서로 같은 극성을 가질 수 있으며, 서로 다른 극성을 가질 수도 있다.

본 발명의 일 실시형태에 따르면, 상기 제1 내부 전극과 제2 내부 전극에는 상호 직교방향의 전류가 흐를 수 있다. 이 경우, 상기 제1 내부 전극 각각은 하나의 사각형의 제1 도전성 패턴을 구비하며, 상기 제1 도전성 패턴의 대향하는 2변으로부터 중심방향으로 연장된 2개의 슬릿이 형성될 수 있다. 또한, 상기 제2 내부 전극 각각은 하나의 사각형의 제2 도전성 패턴을 구비하며, 상기 제1 내부 전극의 슬릿들과는 직교하도록 상기 제2 도전성 패턴의 대향하는 2변으로부터 중심방향으로 연장된 2개의 슬릿이 형성될 수 있다.

다른 방안으로서, 상기 제1 내부 전극 각각은 제1 슬릿에 의해 분할된 한 쌍의 제1 도전성 패턴을 구비할 수 있다. 또한, 상기 제2 내부 전극 각각은 하나의 사각형의 제2 도전성 패턴을 구비하며, 상기 제1 슬릿과는 직교하도록 상기 제2 도전성 패턴의 대향하는 2변으로부터 중심방향으로 연장된 2개의 제2 슬릿이 형성될 수 있다.

또 다른 방안으로서, 상기 제1 내부 전극 각각은 하나의 제1 도전성 패턴을 구비하며, 상기 제2 내부 전극 각각은 슬릿에 의해 분할된 한쌍의 제2 도전성 패턴을 구비할 수 있다.

본 발명에 따르면, 상호 인접한 동일 극성의 리드부는 소정의 각도를 이루면서 서로 다른 방향으로 연장되어 있다. 이에 따라, 그 리드부를 통해 흐르는 전류는 서로 다른 방향을 갖게 된다. 결국, 자속을 상쇄하는 효과를 얻게 되고, 종래와 같은 강한 상호 인덕턴스는 발생되지 않게된다. 따라서, 적층형 칩 커패시터의 ESL은 더욱 저감된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

본 명세서에서 사용하는 주요 용어의 정의는 아래와 같다.

본 명세서에서 "더미층"은 커패시턴스에 실질적으로 기여하는 내부 전극을 갖지 않는 영역에 해당하는 층이다. 이에 반하여, "활성층"은 커패시턴스에 실질적으로 기여하는 내부 전극을 갖는 영역에 해당하는 층이다.

"하부 더미층"은 커패시터의 바닥면과 최하단의 내부 전극 사이에 배치된 더미층이다. 또한, "상부 더미층"은 활성층 상에 형성되 더미층으로서, 활성층에 의해 상기 하부 더미층과 분리되어 있다. 또한, 본 발명에 있어서, 커패시터의 "바닥면" 또는 "하면"은, 커패시터를 기판 상에 실장할 때 기판 패드에 부착되는 면이 되고, 커패시터의 "상면"은 상기 바닥면에 대향하는 면이 된다.

도 2a 및 도 2b는 본 발명의 일 실시형태에 따른 내부 전극들의 형상을 나타내는 평면도이며, 도 3은 도 2a 및 도2b의 내부 전극을 채용한 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이다. 도 2a는 유전체층(101a, 101b) 상에 형성된 제1 내부 전극(103)의 형상을 나타내며, 도 2b는 유전체층(102a, 102b) 상에 형성된 제2 내부 전극(104)의 형상을 나타낸다. 커패시터 동작시 제1 내부 전극(103)과 제2 내부 전극(104)은 서로 반대인 극성을 갖는다.

도 2a, 도 2b 및 도 3에 도시된 바와 같이, 상하로 인접한 동일 극성의 리드부는 각을 이루면서 서로 다른 방향으로 연장되어 있다. 즉, 제1 내부 전극(103a)의 리드부(105a)는 제1 내부 전극(103b)의 리드부(105b)와는 각을 이루면서 다른 방향으로 연장되어 동일 극성(예컨대, (+)극성)의 외부 전극과 연결된다. 이에 따라, 상하로 인접한 동일 극성((+)극성)의 리드부(105a, 105b)에는 서로 다른 방향의 전류가 흐르게 된다(화살표 참조).

마찬가지로, 제2 내부 전극(104a)의 리드부(106a)는 제2 내부 전극(104b)의 리드부(106b)와는 각을 이루면서 다른 방향으로 연장되어 동일 극성(예컨대, (-)극성)의 외부 전극과 연결된다. 이에 따라, 상하로 인접한 동일 극성((-)극성)의 리드부(106a, 106b)에는 서로 다른 방향의 전류가 흐르게 된다(화살표 참조).

이와 같이, 상하로 인접한 동일 극성의 리드부에 흐르는 전류가 서로 다른 방향을 갖게 되면, 종래 문제가 되어왔던 상호 인덕턴스는 생성되지 않거나 약하게 생성된다. 바람직하게는 상하로 인접한 동일 극성의 리드부(105a와 105b, 또는 106a와 106b)가 이루는 각도는 45도이상이며, 가장 바람직하게는 직각이다. 이와 같이 상하로 인접한 동일 극성의 리드부가 직각을 이룰 경우, 상하로 인접한 동일 극성의 리드부 사이에서 상호 인덕턴스는 거의 발생되지 않게 된다. 상하로 인접한 동일 극성의 리드부에서의 전류 방향의 불일치는 도 4에 잘 나타나 있다.

도 4는 도 3의 내부 전극 구조를 채용한 적층형 칩 커패시터의 내부 구조의 일부를 나타낸 사시도이다. 도 4에서는 편의상 유전체층을 도시하지 않았다. 도 4에 도시된 바와 같이, 외부 전극(107)에 연결된 동일 극성(예컨대, (+)극성)의 상하로 인접한 리드부(105a, 105b)를 통해서 흐르는 전류는 서로 다른 방향을 나타낸다(화살표 참조). 따라서, 이 리드부(105a, 105b)에서는 종래와 같은 강한 상호 인덕턴스(도 1c 참조)는 생성되지 않게 된다. 마찬가지로, 제2 내부 전극(104a, 10b)의 상하로 인접한 리드부(106a, 106b)도 서로 다른 방향으로 연장되어 있다(도 3 참조). 따라서, 리드부(106a, 106b)에서도 강한 상호 인덕턴스는 생성되지 않게 된다. 이에 따라, ESL 저감 효과를 얻을 수 있게 된다. 본 발명자는, 모의 실험결과 상하로 인접한 동일 극성의 리드부가 직각을 이룰 경우(도 3 참조), 종래의 리드 구조(도 1a 참조)를 사용한 경우에 비하여 약 12%의 ESL 저감 효과를 얻을 수 있음을 확인하였다.

도 5는 도 3의 내부 전극 구조를 채용한 적층형 칩 커패시터의 일례를 나타내는 사시도이다. 도 5에 도시된 바와 같이, 적층형 칩 커패시터(100)는 유전체층(101a, 102a, 101b, 102b)이 적층되어 형성된 커패시터 본체(120)를 포함한다. 커패시터 본체(120)의 외면에는 외부 전극(107, 108)이 형성되어 있으며, 그 내부에는 제1 내부 전극(103)과 제2 내부 전극(104)이 유전체층을 사이에 두고 상하로 적층되어 있다. 제1 내부 전극(103)은 리드부(105a, 105b)를 통해 동일 극성의 외부 전극(107)에 연결되고, 제2 내부 전극(104)은 리드부(106a, 106b)를 통해 동일 극 성의 외부 전극(108)에 연결된다.

도 5에 도시된 바와 같이, 본 실시형태에서는 특히 내부 전극(103, 104)들이 커패시터 하부에 집중되어 배치되어 있다. 이는 내부 전극(13, 14)이 커패시터 본체(20)의 중심부에 집중되어 배치되어 있는 종래의 커패시터(10)와는 구별되는 점이다(도 1b 참조). 후술하는 바와 같이, 내부 전극(103, 104)이 커패시터 하부에 집중되어 배치되면, ESL은 더욱 낮아지게 된다.

도 6은 도 5의 적층형 칩 커패시터(100)를 XX' 라인을 따라 자른 측단면도이다. 도 6을 참조하면, 커패시터 본체(120)는, 활성층(150)의 상에 형성된 상부 더미층(152)과 활성층(150) 아래에 형성된 하부 더미층(151)을 포함한다. 도 6에 도시된 바와 같이 하부 더미층(151)의 두께(b)를 상부 더미층(152)의 두께보다 작게함으로써, 커패시터(100)는 상하 비대칭인 단면 구조를 갖게 된다. 이와 같이 하부 더미층(151)의 두께를 상대적으로 작게하면, 커패시터(100)가 실장되는 기판 패드(미도시)로부터 외부 전극(107, 108)을 통해 흐르는 전류로 인한 ESL 성분을 낮출 수 있게 된다. 또한, 상부 더미층(152)이 하부 더미층(151)의 두께보다 더 큰 두께를 가짐으로써, 커패시터(100) 전체의 두께를 충분히 확보하여 커패시터의 기계적 강도의 약화를 방지할 수 있게 된다.

전술한 바와 같이, 적층형 칩 커패시터(100)가 상하 비대칭적인 단면 구조를 갖기 때문에, 커패시터(100)를 기판에 탑재할 때, 커패시터(100)의 상부와 하부를 구별할 필요가 있다. 즉, 본 발명의 의도대로 기판 패드로부터 외부 전극을 통해 흐르는 전류로 인한 ESL 성분을 낮추기 위해서는, 하부 더미층(151)이 기판 패드 쪽을 향하도록 상하를 구별하여 커패시터(100)를 기판 상에 탑재하여야 한다. 이러한 커패시터(100)의 상하의 구별은, 커패시터(100) 상면에 표시된 마킹(marking)(130)에 의해 명확히 이루어질 수 있다(도 5 참조). 상기 마킹(130)은 예컨대, 채색된 유리 재질로 형성될 수 있다.

또한, 본 발명에 따른 적층형 칩 커패시터는, ESL을 더 저감시킬 수 있으면서도 등가직렬 저항(ESR)을 너무 낮지 않게 제어할 수 있는 내부 전극 구조를 사용할 수도 있다. 이러한 내부 전극 구조에는 하나 이상의 슬릿이 형성되어 있다.

도 7a 내지 도 12b은 본 발명에 따른 적층형 칩 커패시터에 포함될 수 있는 내부 전극들에 대한 다양한 실시형태를 나타낸 평면도이다.

도 7a 및 도 7b는 본 발명의 제1 실시형태에 따른 커패시터의 내부 전극을 나타내는 평면도이다. 도 7a 및 도 7b를 참조하면, 제1 내부 전극(203a, 203b) 및 제2 내부 전극(204a, 204b)은 각각, 외부 전극에 연결되는 4개의 리드부(205a, 205b, 206a, 206b)를 구비한다. 도면부호 201a, 201b, 202a, 202b는 유전체층을 나타낸다. 제1 내부 전극(203)의 리드부(205a, 205b)와 제2 내부 전극(204)의 리드부 (206a, 206b)는 상호 인접하여 서로 다른 극성을 가짐으로써, 각각의 고주파 전류에 의해 발생되는 자속이 상쇄된다. 이에 더하여, 상호 인접한 동일 극성의 리드부(205a와 205b, 또는 206a와 206b)에는 서로 다른 방향으로 전류가 흐름으로써 강한 상호 인덕턴스의 발생을 억제한다.

각각의 제1 내부 전극(203a, 203b)은, 동일 평면 상에 서로 나란히 배치되어 서로 분할된 제1 도전성 패턴(203-1a, 203-1b) 및 제2 도전성 패턴(203-2a, 203-2b)을 구비한다. 동일 평면 상에 있는 제1 도전성 패턴(203-1a, 203-1b)과 제2 도전성 패턴(203-2a, 203-2b)은 서로 같은 극성(예컨대, (+)극성)을 갖는다. 또한, 동일 평면 상에 있는 제1 도전성 패턴(203-1a, 203-1b)과 제2 도전성 패턴(203-2a, 203-2b)의 인접한 영역에서는 상호 역방향의 전류가 흘러, 그 영역에서 자속 상쇄의 효과를 얻게된다. 마찬가지로, 제2 내부 전극(204a, 204b)도, 서로 분할된 제1 도전성 패턴(204-1a, 204-1b) 및 제2 도전성 패턴(204-2a, 204-2b)을 구비하여, 상기 자속 상쇄의 효과를 얻게된다.

상기 제1 도전성 패턴과 제2 도전성 패턴 각각에는, 도전성 패턴의 1변으로부터 중심방향으로 연장된 슬릿이 형성되어 있다. 따라서, 하나의 도전성 패턴 내에서 인접한 전류 경로 간에 서로 다른 방향으로 전류가 흐르기 때문에, 하나의 도전성 패턴 내에서도 자속이 상쇄된다. 따라서, ESL은 더 낮아지게 된다.

상기 슬릿은, 각각의 도전성 패턴 내부의 전류 경로를 길게하기 때문에, 커패시터의 ESR이 너무 작아지는 것을 방지한다. 뿐만 아니라, 상기 슬릿의 길이를 조절함으로써, ESR을 적절히 제어할 수도 있다. 이와 같이, ESR을 제어할 수 있게 됨에 따라, 타겟 임피던스(target impedence)를 만족시킬 수 있게 되고, 파워 분배 네트워크(power distribution network)를 안정적으로 설계할 수 있게 된다.

전술한 실시형태에서는, 하나의 도전성 패턴에 하나의 슬릿이 존재하지만, 2이상의 슬릿이 형성될 수도 있다. 또한, 동일 평면 상에 2개의 도전성 패턴을 형성하지 않고, 하나만의 도전성 패턴을 형성할 수도 있다. 또한, 각각의 내부 전극에 형성된 리드부의 개수는 반드시 4개일 필요는 없다.

도 8a 및 도 8b는, 제2 실시형태에 따른 커패시터의 내부 전극 형상을 나타내는 평면도이다. 도 8a 및 도 8b를 참조하면, 동일 평면 상에 형성된 제1 도전성 패턴(303-1a, 303-1b, 304-1a, 304-1b)과 제2 도전성 패턴(303-2a, 303-2b, 304-2a, 304-2b)는 서로 다른 극성을 갖는다. 도면부호 303a, 303b는 제1 내부 전극(303)을 나타내고, 도면부호 304a, 304b는 제2 내부 전극(304)을 나타낸다. 도 8a 와 도 8b에 도시된 화살표와 같이, 이 실시형태에서도, 동일 평면 상에 있는 제1 도전성 패턴과 제2 도전성 패턴의 인접한 영역 간에, 상하로 인접한 다른 극성의 리드부(예컨대, 305a와 306a)간에, 그리고, 하나의 도전성 패턴 내부에서, 서로 반대인 방향의 전류가 흐름으로써 자속이 상쇄된다. 또한, 상하로 인접한 동일 극성 의 리드부(예컨대, 305a와 305b)를 통하는 전류의 흐름은 서로 다른 방향을 갖는다. 나아가, 각 도전성 패턴에 형성된 슬릿을 통해 ESR이 적절히 제어될 수 있다.

본 발명에 따르면, 상하로 인접한 제1 내부 전극과 제2 내부 전극 사이에서 상호 직교하는 전류가 흐를 수 있다. 도 9a 내지 도 12b는 이러한 예를 나타낸다.

도 9a 및 도 9b는, 본 발명의 제3 실시형태에 따른 커패시터의 내부 전극 형상을 나타내는 도면이다. 도 9a 및 도 9b를 참조하면, 제1 내부 전극(403; 403a, 403b) 및 제2 내부 전극(404; 404a, 404b) 각각은, 하나의 도전성 패턴을 구비한다. 또한, 각각의 도전성 패턴에는 동일 선상에 형성된 2개의 슬릿(415, 425 또는 416, 426)이 형성되어 있다. 이 때, 제1 내부 전극(403)의 도전성 패턴에 형성된 슬릿들(415, 425)과 제2 내부 전극(404)의 도전성 패턴에 형성된 슬릿들(416, 426)은 서로 직교한다. 이경우, 상하로 인접한 제1 내부 전극(403)과 제2 내부 전극(404) 간에는 서로 직교하는 전류가 흐르며, 이에 따라 자속의 상쇄 효과를 얻을 수 있게 된다. 또한, 상하로 인접한 동일 극성의 리드부(예컨대, 405a와 405b, 또는 406a와 406b)를 통해 흐르는 전류는 서로 다른 방향을 갖는다.

도 10a 및 도 10b는, 본 발명의 제4 실시형태에 따른 커패시터의 내부 전극 형상을 나타내는 도면이다. 도 10a 및 도 10b를 참조하면, 각각의 제1 내부 전극(503; 503a, 503b)은 슬릿(515)에 의해 분할된 2개의 도전성 패턴(503-1a, 503-2a 또는 503-1b, 503-2b)을 구비한다. 또한, 각각의 제2 내부 전극(504; 504a, 504b)은, 동일 선상에 형성된 2개의 슬릿(516, 526)을 갖는 하나의 도전성 패턴을 구비한다. 이 때, 제1 내부 전극(503)에 형성된 슬릿(515)과 제2 내부 전극(504)에 형성된 슬릿들(516, 526)은 상호 직교한다. 이 경우, 상하로 인접한 제1 내부 전극(503)과 제2 내부 전극(504) 간에는 서로 직교하는 전류가 흐르며, 이에 따라 자속의 상쇄 효과를 얻을 수 있게 된다. 또한, 상하로 인접한 동일 극성의 리드부(예컨대, 505a와 505b, 또는 506a와 506b)를 통해 흐르는 전류는 서로 다른 방향을 갖는다.

도 11a 및 도 11b는, 본 발명의 제5 실시형태에 따른 커패시터의 내부 전극 형상을 나타내는 평면도이다. 도 11a 및 도 11b를 참조하면, 각각의 제1 내부 전극(603; 603a, 603b)은, 동일 선상에 형성된 2개의 슬릿(615, 625)을 갖는 하나의 도전성 패턴을 구비한다. 각각의 제2 내부 전극(604; 604a, 604b)은 슬릿(616)에 의해 분할된 2개의 도전성 패턴을 구비한다. 이 때, 제1 내부 전극(603)에 형성된 슬릿들(615, 625)과 제2 내부 전극(604)에 형성된 슬릿(616)은 상호 직교한다. 따라서, 상하로 인접한 제1 내부 전극(603)과 제2 내부 전극(604) 간에는 서로 직교하는 전류가 흐르며, 이에 따라 자속의 상쇄 효과를 얻을 수 있게 된다. 또한, 상하로 인접한 동일 극성의 리드부(605a와 605b, 또는 606a와 606b)를 통해 흐르는 전류는 서로 다른 방향을 갖는다.

도 12a 및 도 12b는 본 발명의 제6 실시형태에 따른 커패시터의 내부 전극 형상을 나타내는 평면도이다. 도 12a 및 도 12b를 참조하면, 각각의 제1 내부 전극(703; 703a, 703b)은 사각형의 하나의 도전성 패턴을 구비하며, 슬릿을 구비하고 있지 않다. 각각의 제2 내부 전극(704; 704a, 704b)은 슬릿(716)에 의해 분할된 한쌍의 도전성 패턴을 구비한다. 상하로 인접한 제1 내부 전극(703)과 제2 내부 전극(704) 간에는 서로 직교하는 전류가 흐르며, 이에 따라 자속의 상쇄효과를 얻을 수 있다. 또한, 상하로 인접한 동일 극성의 리드부(705a와 705b, 또는 706a와 706b)를 통해 흐르는 전류는 서로 다른 방향을 갖는다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다. 예를 들어, 본 발명의 적층형 커패시터에 채용될 수 있는 내부 전극의 형상이나 외부 전극의 수는 전술한 실시형태와 다를 수 있다.

이상 설명한 바와 같이 본 발명에 따르면, 상호 인접한 동일 극성의 리드부는 소정의 각도를 이루면서 서로 다른 방향으로 연장되어 있다. 이에 따라, 그 리드부를 통해 흐르는 전류는 서로 다른 방향을 갖게 된다. 결국, 자속을 상쇄하는 효과를 얻게 되고, 종래와 같은 강한 상호 인덕턴스는 발생되지 않게된다. 따라서, 적층형 칩 커패시터의 ESL은 더욱 저감된다. 또한, 내부 전극에 하나 이상의 슬릿을 형성시킴으로써, ESR이 너무 낮아지는 것을 방지할 수 있으며, ESR을 적절히 제어할 수 있게 된다. 이에 따라, 타겟 임피던스를 만족시키가 용이하고, 파워 분배 네트워크를 안정적으로 설계할 수 있게 된다.

Claims

복수의 유전체층이 적층되어 형성된 커패시터 본체와;

상기 커패시터 본체 내에서 상기 유전체층들에 의해 분리되어 서로 대향하도록 배치되고, 각각 상기 커패시터 본체의 측면을 향해 연장된 2개 이상의 리드부를 갖는 복수의 제1 내부 전극 및 제2 내부 전극과;

상기 커패시터 본체의 외면에 형성되어 상기 리드부를 통해 상기 내부 전극과 연결된 복수의 외부 전극을 포함하고,

상하로 인접한 동일 극성의 리드부는 각을 이루면서 서로 다른 방향으로 연장되어 있고, 상기 제1 내부 전극의 리드부는 상기 제2 내부 전극의 리드부와 인접하여 교대로 배치되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상하로 인접한 동일 극성의 리드부는 45도 이상의 각도를 이루면서 서로 다른 방향으로 연장되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 상하로 인접한 동일 극성의 리드부는 직각을 이루면서 서로 다른 방향으로 연장되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 커패시터 본체는 상부 더미층과 하부 더미층을 포함하고, 상기 제1 내부 전극 및 제2 내부 전극은 상기 상부 더미층과 하부 더미층 사이에 배치되고, 상기 하부 더미층의 두께는 상기 상부 더미층의 두께보다는 작은 것을 특징으로 하는 적층형 칩 커패시터.
제4항에 있어서,

상기 상부 더미층의 두께에 대한 상기 하부 더미층의 두께의 비는 0.8 이하인 것을 특징으로 하는 적층형 칩 커패시터.
제4항에 있어서,

상기 커패시터 본체 상면에는 커패시터의 상부와 하부를 구별하기 위한 마킹이 표시되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 내부 전극 및 제2 내부 전극 중 적어도 하나에는, 하나 이상의 슬릿이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제7항에 있어서,

상기 제1 및 제2 내부 전극 각각은, 상호 인접하여 배치되는 한쌍의 분할된 도전성 패턴을 가지며,

상기 한쌍의 도전성 패턴 각각에는, 상기 도전성 패턴 내의 전류 흐름을 변경시키도록 상기 도전성 패턴의 하나 이상의 변으로부터 중심방향으로 연장된 하나 이상의 슬릿이 형성되어 있으며,

상기 한쌍의 도전성 패턴의 인접한 영역에서는 상호 역방향의 전류가 흐르는 것을 특징으로 하는 적층형 칩 커패시터.
제8항에 있어서,

상기 한쌍의 도전성 패턴은 서로 같은 극성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제8항에 있어서

상기 한쌍의 도전성 패턴은 서로 다른 극성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제7항에 있어서,

상기 제1 내부 전극과 제2 내부 전극에는 상호 직교방향의 전류가 흐르는 것을 특징으로 하는 적층형 칩 커패시터.
제11항에 있어서,

상기 제1 내부 전극 각각은 하나의 사각형의 제1 도전성 패턴을 구비하며, 상기 제1 도전성 패턴의 대향하는 2변으로부터 중심방향으로 연장된 2개의 슬릿이 형성되어 있고,

상기 제2 내부 전극 각각은 하나의 사각형의 제2 도전성 패턴을 구비하며, 상기 제1 내부 전극의 슬릿들과는 직교하도록 상기 제2 도전성 패턴의 대향하는 2변으로부터 중심방향으로 연장된 2개의 슬릿이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제11항에 있어서,

상기 제1 내부 전극 각각은 제1 슬릿에 의해 분할된 한 쌍의 제1 도전성 패턴을 구비하고,

상기 제2 내부 전극 각각은 하나의 사각형의 제2 도전성 패턴을 구비하며, 상기 제1 슬릿과는 직교하도록 상기 제2 도전성 패턴의 대향하는 2변으로부터 중심방향으로 연장된 2개의 제2 슬릿이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제11항에 있어서,

상기 제1 내부 전극 각각은 하나의 제1 도전성 패턴을 구비하며, 상기 제2 내부 전극 각각은 슬릿에 의해 분할된 한쌍의 제2 도전성 패턴을 구비하는 것을 특징으로 하는 적층형 칩 커패시터.