KR20010020511A - 표면 실장 다층 커패시터 - Google Patents

Abstract

다층 세라믹 디바이스(38)는 그 외부 표면 상에서 복수의 단자를 제한하는 커패시터 보디(42)를 갖는다. 단자가 교대 배치되어, 각각의 제1 극성 단자(44)가 각각의 제2 극성 단자(46)에 인접하게 된다(및 그 역으로). 커패시터 보디(42)는 대향하여 이격된 상태로 삽입된 복수의 커패시터 플레이트를 포함한다. 제1 극성의 커패시터 플레이트가 복수의 리드 구조를 통해 각각 제1 극성 단자에 전기적으로 접속된다. 이와 같이, 복수의 리드 구조는 제2 극성의 커패시터 플레이트를 각각 제2 극성 단자에 전기적으로 접속한다.

Description

표면 실장 다층 커패시터{SURFACE MOUNT MULTILAYER CAPACITOR}

다양한 전자 장치에서 반도체 칩과 그 관련된 전원간에 전기적으로 접속된 디커플링 커패시터를 사용한다. 이들 커패시터는 반도체 칩 내에서의 스위칭에 따른 과도 현상시 에너지 저장기로서의 역할을 한다. 디커플링 커패시터는 통상적으로 칩 근처에 배치되지만, 분리된 커패시터 디바이스로 될 수도 있다. 다양한 이유로 인해, 표면 실장 호환성 MLC가 널리 이용되고 있다.

일반적으로 MLC는 복수의 세라믹 전극층이 적층 배열되어 구성된다. 제조시, 적층된 세라믹 전극층이 가압 소결되어, 실질적으로 하나의 커패시터 보디를 이루게 된다. 커패시터 보디의 형태는 대개 사각형으로서, 대향 극성의 전기 단자들이 단부에 또는 각각의 측면을 따라 제공된다.

본 발명은 일반적으로 다층 커패시터의 분야에 관한 것이다. 특히, 본 발명은 표면 실장 디커플링 커패시터로서 사용하기에 적합한 개선된 다층 세라믹 커패시터(multilayer ceramic capacitor : MLC)에 관한 것이다.

도 1은 인쇄된 회로 보드 상에 배치된 종래의 MLC 디바이스의 투시도.

도 2는 도 1의 종래의 MLC 디바이스의 선 2-2'에 따른 단면도.

도 3은 도 1의 종래의 MLC 디바이스에서 사용된 복수의 전극 플레이트의 파열 투시도.

도 4는 인쇄된 회로 보드 상에 배치된 본 발명에 따라 구성된 MLC 디바이스의 투시도.

도 5는 도 4에 도시된 MLC 디바이스의 선 5-5'에 따른 단면도.

도 6은 도 4의 MLC 디바이스에서 사용된 복수의 전극 플레이트의 파열 투시도.

도 7은 리드 구조를 설명하기 위해 도 4의 MLC 디바이스에서와 같이 제2 전극 플레이트 위에 적층된 제1 전극 플레이트의 평면도.

도 8은 도 4와 유사한 본 발명에 따라 구성된 MLC 디바이스의 또 다른 제1 실시예를 도시하는 도면.

도 9a 및 도 9b는 도 8의 MLC 디바이스의 생성시 적층된 각 층을 도시한 도면.

도 10a 및 도 10b는 본 발명에 따라 구성된 MLC 커패시터 어레이의 생성시 적층된 각 층을 도시한 도면.

도 11a 및 도 11b는 본 발명에 따라 구성된 MLC 커패시터 어레이의 또 다른 실시예에서 생성시 적층된 각 층을 도시한 도면.

본 발명은 종래 기술의 구조와 방법에 관한 다양한 문제점을 인식한 것이다. 따라서, 본 발명의 목적은 개선된 커패시터 디바이스를 제공하기 위한 것이다.

특히, 본 발명의 목적은 개선된 다층 세라믹 커패시터를 제공하기 위한 것이다.

본 발명의 구체적인 목적은 전자 장치에서 사용되는 개선된 표면 실장 호환성 디커플링 커패시터를 제공하기 위한 것이다.

본 발명의 또 다른 목적은 새로운 커패시터 어레이 구조를 제공하기 위한 것이다.

이러한 목적들은 표면 실장 디커플링 커패시터로서 사용하기에 적절한 다층 커패시터 디바이스에 의해 이루어진다. 커패시터 디바이스는 대향하여 이격된 상태로 삽입된 복수의 제1 및 제2 전극 플레이트를 포함하는 커패시터 보디를 포함한다. 커패시터 보디는 저-어스팩트를 가지는데, 0.5:1 이하의 저-어스팩트비를 가질 수 있다. 전극 플레이트의 각 대향 세트간에 배치된 유전 물질은 미리 결정된 유전 상수를 제공한다.

제1 및 제2 전극 플레이트는 각각 메인 전극부와 이로부터 연장되는 복수의 이격된 리드 구조를 포함한다. 제1 전극 플레이트의 각각의 리드 구조는 제2 전극 플레이트의 각각의 리드 구조에 인접하여 교대 배치되어 있다.

각각의 제1 전극 플레이트의 대응 리드 구조가 함께 전기적으로 접속된다. 이와 같이, 각각의 제2 전극 플레이트의 대응 리드 구조도 함께 전기적으로 접속된다. 따라서, 이러한 구조는 복수의 제1 극성 단자, 및 복수의 제2 극성 단자를 제한한다. 단자는 후막 단자 물질에 의해 형성될 수 있다.

메인 전극부의 각 측면은 이로부터 연장되는 리드 구조의 수와 동일한 수를 가질 수 있다. 예시적인 구조에서, 각 측면은 이로부터 연장되는 총 2개의 리드 구조를 갖는다. 이러한 실시예에서, 측면 중 하나로부터 연장되는 각각의 리드 구조가 대향 측면으로부터 연장되는 리드 구조에 관한 하나의 단자 위치에 의해 오프셋될 수 있다. 또한, 제1 단일 리드 구조가 제1 전극 플레이트의 메인 전극부의 단부로부터 연장될 수 있고, 제2 단일 리드 구조는 제2 전극 플레이트의 메인 전극부로부터 연장될 수 있다.

본 발명의 다른 목적은 그 위에 제한된 복수의 전기 전류 경로를 갖는 일반적인 평면 회로 보드를 포함하는 전기 회로 장치에 의해 이루어질 수 있다. 장치는 회로 보드 상에 표면 실장된 커패시터 보디를 갖는 커패시터 디바이스를 더 포함한다. 커패시터 보디의 단자는 각각 미리 결정된 전류 경로와 전기적으로 통신한다.

커패시터 보디는 적어도 하나의 제1 전극 플레이트와 대향하여 이격된 상태로 배치된 적어도 하나의 제2 전극 플레이트를 포함하는데, 이 때 전극 플레이트들은 회로 보드의 평면과 실질적으로 평행인 평면에 위치한다. 제1 전극 플레이트는 일반적으로 사각형의 제1 메인 전극부와 이로부터 연장되는 복수의 제1 리드 구조를 갖는다. 유사한 방식으로, 제2 전극 플레이트는 일반적으로 사각형의 제2 메인 전극부와 이로부터 연장되는 복수의 제2 리드 구조를 갖는다. 각각의 제1 리드 구조가 각각의 제2 리드 구조에 인접하여 교대 배치된다. 세라믹 물질이 제1 및 제2 전극 플레이트 각각의 대향 세트간에 배치되어, 미리 결정된 유전 상수를 제공한다.

단자는 커패시터 보디의 적어도 하나의 측면 상에 배치될 수 있다. 예를 들면, 단자가 커패시터 보디의 양측면 상에 배치될 수 있다. 단자는 공융 땜납을 이용하여 전류 경로에 진기적으로 접속되는 것이 바람직하다.

제1 메인 전극부의 각 측면은 제1 리드 구조의 수와 동일한 수를 갖는다. 이와 같이, 제2 메인 전극부의 각 측면은 또한 제2 리드 구조의 수와 동일한 수를 갖는다. 각각의 제1 및 제2 메인 전극부의 대향 측면 상에 배치된 제1 및 제2 리드 구조가 상호 관계에서 하나의 단자부에 의해 오프셋될 수 있다.

양호한 실시예에서, 커패시터 보디는 대략 1:1 이하의 어스팩트비를 가질 수 있다. 예를 들면, 커패시터 보디는 대략 0.5:1 이하의 어스팩트비를 가질 수 있다.

본 발명의 또 다른 목적은 0.5:1 이하의 낮은 어스팩트비를 갖는 커패시터 보디를 포함하는 다층 세라믹 커패시터에 의해 이루어질 수 있다. 커패시터 보디가 복수의 적층 가압 소결된 세라믹 전극층의 단일 구조 특성을 갖도록 구성될 수 있다. 복수의 제1 극성 단자와 복수의 제2 극성 단자가 커패시터 보디의 외부 표면 상에 배치된다. 단자는 후막 단자 물질에 의해 형성된다.

각각의 세라믹 전극층은 메인 전극부와 이로부터 연장되는 복수의 리드 구조를 구비한 전극 플레이트를 포함한다. 전극 플레이트가 삽입되어, 제1 대체 전극 플레이트의 각각의 리드 구조가 제1 극성 단자에 전기적으로 접속되고, 제2 대체 전극 플레이트의 각각의 리드 구조는 제2 극성 단자에 전기적으로 접속된다. 커패시터가 구성 배열되어, 대략 100 피코헨리 이하의 인덕턴스를 나타내게 된다.

소정한 양호한 실시예에서, 제1 대체 전극 플레이트의 각각의 리드 구조가 제2 대체 전극 플레이트의 각각의 리드 구조에 인접하여 교대 배치된다. 이러한 실시예에서, 커패시터 보디는 높은 치수의 측면과 낮은 치수의 단부 측을 제한하는 일반적으로 사각형 구조를 가질 수 있다. 각각의 측면은 제1 극성 단자 및 제2 극성 단자와 동일한 수를 가질 수 있다. 예를 들면, 각각의 측면은 2개의 제1 극성 단자 및 2개의 제2 극성 단자를 가질 수 있다.

본 발명의 또 다른 특징은 표면 실장 호환성 패키지에서 복수의 커패시터 디바이스를 구비한 커패시터 어레이에 의해 이루어질 수 있다. 어레이는 복수의 적층 가압 소결된 세라믹 전극층의 단일 구조 특성을 갖는 커패시터 보디를 포함한다. 세라믹 전극층은 복수의 제1 세라믹 전극층 및 복수의 제2 세라믹 전극층을 포함한다. 커패시터 보디는 그 외부 표면 상에 배치된 복수의 제1 극성 단자 및 복수의 제2 극성 단자를 더 포함한다.

제1 세라믹 전극층은 제1 메인 전극부와 각각 이로부터 연장되는 복수의 제1 리드 구조를 갖는 전극 플레이트를 포함한다. 제2 세라믹 전극층은 각각 제1 전극 플레이트와 대향하여 이격된 상태로 배치된 복수의 동일 평면상의 제2 전극 플레이트를 포함한다. 제2 전극 플레이트는 각각 이로부터 연장되는 적어도 하나의 제2 리드 구조를 갖는 제2 메인 전극부를 구비한다.

각각의 제1 리드 구조가 각각의 제2 리드 구조에 인접하여 교대 배치된다. 각각의 리드 구조가 각각의 단자로 연장되어, 커패시터 어레이는 제2 전극 플레이트와 동일한 수의 커패시터 디바이스를 갖는다.

본 발명의 다른 목적, 특징 및 이점이 개시된 장치의 다양한 결합 및 분리에 의해 제공될 수 있고, 이하 상세히 설명된다.

본 병세서 및 도면에서 반복적인 참조 번호의 사용은 본 발명에서 동일하거나 유사한 특징을 나타내는 것을 의도한다.

본 설명츠ㅌ 단지 예시된 실시예를 설명하기 위한 것이지, 예시적 구성에서 구현된 본 발명의 특성을 제한하기 위한 것이 아님이 당업자에게 자명하다.

본 발명의 내용을 문맥대로 설명하기 위해, 표면 실장 디커플링 커패시터에 관한 종래 기술이 상세히 설명된다. 따라서, 도 1은 인쇄된 회로 보드(12) 상에 장착된 종래의 MLC 디바이스(10)를 도시한다. 디바이스(10)는 각 단부에 배치되고 대향 극성을 갖는 단자(16, 18)를 갖는 커패시터 보디(14)를 포함한다. 단자(16, 18)는 전형적으로 종래에 공지된 바와 같이 후막 단자로서 형성된다.

단자(16, 18)는 인쇄된 회로 보드(12)의 표면 상에 정의된 각각의 도전성 경로(20, 22)에 전기적으로 접속된다. 각각의 단자와 그 연관된 도전성 경로간의 전기적 접속은 각각 땜납 비드(24, 26)에 의해 영향을 받는다. 전형적으로, 회로 보드(12)는 파형 또는 리플로우 땜납 기술에 의해 적용된 저온 공융된 땜납을 갖는 저온 유기 물질에 의해 만들어진다.

MLC의 외부 치수는 다른 종류의 커패시터에 비해 매우 작다. 일반적으로, 디바이스(10)의 크기는 번호 "XXYY"로 표현되는데, 이 때 XX와 YY는 수백 인치 범위 내에서 너비 또는 길이를 나타낸다. 단자가 적용된 측면, 즉 너비 또는 길이는 XX이고, 이 때 YY는 다른 치수를 나타낸다. 이 때 커패시터 보디의 전형적인 크기는 0612, 1012, 0508, 0306, 및 1218이다. 또한, 커패시터 보디(14)는 전형적으로 높이대 폭 또는 길이의 비율로서 제한된 저-어스팩트비를 갖는다. 1:1 이하의 어스팩트비, 및 대개 0.5:1 이하의 어스팩트비는 일반적이지 않다.

이제, 도 2를 참조하여 커패시터 보디(14)의 내부 구조가 설명된다. 도시된 바와 같이, 커패시터 보디(14)는 복수의 제2 전극 플레이트(30)와 대향하여 이격된 상태로 삽입된 복수의 제1 전극 플레이트(28)를 포함한다. 전극 플레이트가 세라믹 물질층에 의해 분리되어(층(32)과 같이), 미리 결정된 유전 상수를 제공한다. 커패시터 보디(14)는 전형적으로 가압된 후 화로에서 소결되는 종래의 입방(dicing) 기술을 이용하여 형성된 세라믹 전극층을 적층함으로써 구성된다.

도시된 바와 같이, 모든 전극 플레이트(28)가 단자(16)에 전기적으로 접속된다. 유사한 방식으로, 전극 플레이트(30)도 단자(18)에 전기적으로 접속된다. 따라서, 디바이스(10)는 병렬로 배열된 다중 2-플레이트 커패시터로서의 역할을 한다.

전극 플레이트(28, 30)의 구체적인 구성이 도 3으로부터 분명하다. 전극 플레이트(30)는 각각 메인 전극부(34)와 탭부(36)를 포함한다. 탭부(36)는 리드 구조와 같은 역할을 하여, 단자(18)에 양호한 전기적 접속을 제공한다. 탭부가 단자(16)에 전기적 접속을 제공하기 위해 메인 전극부의 대향단으로부터 연장되는다는 것을 제외하고, 전극 플레이트(28)도 유사한 방식으로 구성된다.

본 발명의 다양한 디바이스가 남은 도면을 참조하여 이하 설명된다. 많은 경우, 이들 디바이스가 상술된 종래의 디바이스 대신 구현될 수 있다. 따라서, 외부 치수 및 어스팩트비 등을 종래 기술에서와 유사한 상태로 유지하는 것이 바람직하다.

도 4는 인쇄된 회로 보드(40) 상에 장착된 MLC 디바이스(38)를 도시한다. 디바이스(38)는 복수의 제1 극성 단자(44)와 복수의 제2 극성 단자(46)를 구비한 커패시터 보디(42)를 포함한다. 이러한 경우, 커패시터 보디(42)의 각 측면은 한 쌍의 제1 극성 단자(44)와 한 쌍의 제2 극성 단자(46)를 포함한다. 단자(44, 46)는 전형적으로 후막 적용 기술을 사용하여 생성된다.

도시된 바와 같이, 커패시터 보디(42)의 각 측면 상에 배치된 대향 극성의 단자가 교대 배치되어, 제1 극성 단자(44)는 항상 적어도 하나의 제2 극성 단자(46)에 인접하게 된다(및 그 역으로). 또한, 커패시터 보디(42)의 대향 측면 상에 배치된 유사한 극성의 단자가 하나의 단자 위치에 의해 오프셋된다. 따라서, 커패시터 보디(42)의 하나의 측면 상의 제1 극성 단자(44)가 대향 측면 상에 배치된 제2 극성 단자(46)의 맞은편에 배치된다.

이러한 경우, 도전성 경로(48)는 인쇄된 회로 보드(40)의 상부 표면 상에 제한될 수 있으므로, 단자(44)가 서로 전기적으로 접속된다. 단자(46)는 인쇄된 회로 보드의 하부 표면 상에 배치된 유사한 도전성 경로에 의해 서로 전기적으로 접속된다. 바이어스(50)가 인쇄된 회로 보드(40)를 통해 각각의 트레이스(52)로 연장되어, 각 단자(46)로 파이널 접속을 제공한다.

각각의 땜납 비드(54)가 단자(44)에 제공고, 이와 유사하게 땜납 비드(56)는 각각 단자(46)에 제공된다. 인쇄된 회로 보드(40)가 저온 유기 물질로 만들어지므로, 땜납 비드(54, 56)가 파형 또는 리플로우 땜납 기술을 통해 적용된 저온 공융 땝납에 의해 생성되는 것이 바람직하다.

이제, 도 5를 참조하면, 커패시터 보디(42)는 복수의 제2 전극 플레이트(60)와 대향하여 이격된 상태로 삽입된 복수의 제1 전극 플레이트(58)를 포함한다. 전극 플레이트(58)가 각 단자(44)에 전기적으로 접속되고, 전극 플레이트(60)는 단자(46)에 전기적으로 접속된다. 종래의 디바이스(10)와 유사한 방식으로, 층(62)에서와 같이 전극 플레이트가 세라믹 물질층에 의해 분리되는 것이 바람직하다. 또한, 디바이스(10)와 유사하게, 커패시터 보디(42)가 가압된 후 화로에서 소결된 적층 세라믹 전극층에 의해 형성되어, 실질적으로 하나의 구조를 이루게 된다.

전극 플레이트(58, 60)의 구조가 도 6및 도 7을 참조하여 설명된다. 도시된 바와 같이, 전극 플레이트(60)는 각각 이로부터 연장되는 복수의 리드 구조(66)를 갖는 메인 전극부(64)를 포함한다. 각각의 전극 플레이트(58)도 또한 레지스터 내에서 메인 전극부(64)와 함께 메인 전극부(68)를 갖는다. 복수의 리드 구조(70)가 각각의 메인 전극부(68)로부터 연장된다.

리드 구조(66)가 단자(46)에 접속하는 동안, 리드 구조(70)는 단자(44)에 접속된다는 것에 유의해야 한다. 따라서, 각각의 리드 구조(66)가 단자(44, 46)에서와 유사한 방식으로 각각의 리드 구조(70)에 대하여 교대 배치된다. 교대 배치된 리드 구조는 연관된 메인 전극부 상에 다중 인접 전류 분사점을 제공한다. 도 7의 화살표 A와 B로 서로 반대로 이동하는 전류는 그렇지 않으면 개발되는 상호 인덕턴스를 상쇄하는 경향이 있다.

이러한 장치의 이점으로서, 디바이스(38)는 유사한 치수의 디바이스(10)에 비해 일반적으로 매우 낮은 인덕턴스를 갖는다. 예를 들면, 본 발명의 많은 실시예에서는 100 피코헨리 이하의 인덕턴스를 나타낸다. 각 전극 플레이트의 대향 측면 상의 리드 구조의 오프셋 경과도 또한 상호 인덕턴스 레벨을 또한 감소시킨다.

부가된 리드 구조가 상호 인덕턴스를 더 감소시키는 동안, 디바이스(38)의 각 전극 플레이트는 제조와 비용을 고려하여 4개의 리드 구조를 포함한다. 그러나, 인접 리드 구조는 전계 소거를 용이하게 하기 위해 아주 근접하여 유지되는 것이 바람직하다. 예를 들면, 인접 리드 구조는 0.03 인치 이하로 이격되어 있다.

도 8은 디바이스(38)와 그 구조가 유사한 MLC 디바이스(72)를 도시한 도면이다. 예를 들면, MLC 디바이스(72)는 복수의 제1 극성 단자(76)를 구비한 커패시터 보디(74)를 포함한다. 디바이스(38)와 같이, 디바이스(72)는 단자(76)와 교대 배치된 복수의 제2 극성 단자(78)를 포함한다.

그러나, 커패시터 보디(74)도 제1 단부 단자(80)와 대향 극성의 제2 단부 단자(82)를 포함한다. 회로 보드(40)가 모든 회로에 단자(80)의 접속을 허용하도록 적용되나, 도시된 구조에서는 적용되지 않았다. 따라서, 단자(80, 82)는 사용시 회로 보드(40)의 전류 경로와 접속되지 않은 상태로 남아있다. 그러나, 이러한 경우에도 도 1 내지 도 3에 도시된 종래의 디바이스를 테스트하는데 이전에 사용된 테스트 장치로 제조할 때, 단자(80, 82)가 디바이스(72)의 테스트를 허용한다는 이점이 있다.

도 9a 및 도 9b는 MLC 디바이스(72)의 생성시 삽입 장치에 적층된 각각의 세라믹 전극층(82, 84)을 도시한 도면이다. 층(82)은 제1 전극 플레이트(88)을 그 위에 구비한 세라믹 기판(86)을 포함한다. 전극 플레이트(88)는 메인 전극부(90)와 그 측면으로부터 연장되는 복수의 탭부(92)를 제한한다. 유사한 방식으로, 층(84)은 세라믹 기판(94) 및 제2 전극 플레이트(96)를 포함한다. 전극 플레이트(96)는 복수의 탭부(100)가 연장된 메인 전극부(98)를 제한한다.

상술한 바와 같이 세라믹 전극층(82, 84)의 구조가 MLC 디바이스(38)가 생성된 세라믹 전극층과 유사하다는 것에 유의해야 한다. 그러나, 이러한 경우, 메인 전극부(90, 98)는 각 대향 단부에서 탭(102, 104)을 제한한다. 모든 커패시터 보디에서의 각각의 탭(102)이 단자(80)로 연장되는 동안, 탭(104)은 단자(82)로 각각 연장된다.

디바이스(38, 72)는 본 발명에 따라 구성될 수 있는 이산 커패시터 성분을 예시적으로 도시한다. 그러나, 이하 설명되는 바와 같이, 본 발명의 특징은 커패시터 어레이, 즉 단일 패키지 내에 포함된 다중 커패시터 디바이스의 생성시 유용하다. 커패시터 어레이를 포함하는 보디는 상술된 실시예에서와 유사한 구조를 갖는다. 당업자는 이러한 어레이가 유사한 방식으로 인쇄된 회로에 장착된다는 것에 유의해야 한다.

도 10a 및 도 10b는, 디바이스(38)와 구별할 수 없는 외형을 갖는 커패시터 어레이를 생성하기 위해, 유사한 층의 적층에 삽입된 각각의 세라믹 전극층(106, 108)을 도시한다. 층(106)은 그 위에 단일 전극 플레이트(112)를 구비한 세라믹 기판(110)을 포함한다. 플레이트(112)는 복수의 탭부(116)가 연장되는 메인 전극부(114)를 제한한다.

반면, 층(108)은 세라믹 기판(120) 상에 배치된 복수의 전극 플레이트(118a∼118d)를 포함한다. 각 플레이트(118a∼118d)는 단일 탭부(124a∼124d)가 연장되는 각각의 메인 전극부(122a∼122d)를 포함한다. 개별 커패시터를 산출하기 위해 각각의 플레이트(118a∼118d)가 대향 플레이트(114)와 결합하여 동작한다는 것에 유의해야 한다. 따라서, 모든 디바이스는 플레이트(118)의 수와 동일한 수의 커패시터를 갖게 된다.

도 11a 및 도 11b는 조금 변형된 "밑넓이"를 갖는 또 다른 어레이 구조에서 사용될 수 있는 세라믹 전극층(126, 128)을 도시한다. 특히, 본 실시예에서의 어레이는 커패시터 보디 측면 상에서 총 3개의 단자를 갖는다. 이러한 실시예에서는 0805 또는 그 이하의 상대적으로 작은 패키지 크기를 요청하여 적용하는 것이 바람직하다.

이러한 경우, 층(126)은 그 위에 전극 플레이트(132)를 갖는 세라믹 기판(130)을 포함한다. 플레이트(132)는 한 쌍의 탭부(136)가 연장되는 메인 전극부(134)를 제한한다. 각각의 탭부(136)가 메인 전극부(134)를 가로질러 정확하게 서로 대향하여 배치되어 있다는 것이 도시되어 있다. 반면, 층(128)은 세라믹 기판(140) 상에 배치된 복수의 전극 플레이트(138a∼138d)를 포함한다. 전극 플레이트(138a∼138d)는 단일 탭부(144a∼144d)가 연장되는 각각의 메인 전극(142a∼142d)을 제한한다.

따라서, 본 발명은 상술된 다양한 목적을 달성할 수 있는 개선된 커패시터 디바이스를 제공하기 위한 것이다. 본 발명의 양호한 실시예가 설명되는 동안, 특히 청구항에 청구된 본 발명의 사상으로부터 벗어나지 않고 당업자에 의해 변형 및 변화가 가능하다. 또한, 다양한 실시예의 특징이 전체 또는 부분으로 상호 교환될 수 있다는 것이 자명하다. 또한, 당업자는 상술된 설명이 예시를 목적으로한 것일 뿐 청구항에서 청구된 본 발명을 제한하기 위한 것이 아니라는 것에 유의해야 한다.

Claims (31)

1. 표면 실장 디커플링 커패시터로서 사용하기에 적절한 다층 커패시터 디바이스에 있어서,

   대향하여 이격된 상태로 삽입된 복수의 제1 및 제2 전극 플레이트를 포함하는 저-어스팩트 커패시터 보디;

   각각의 대향하는 상기 제1 및 제2 전극 플레이트 세트간에 배치되어, 미리 결정된 유전 상수를 제공하기 위한 유전 물질;

   메인 전극부와 이로부터 연장되는 복수의 이격된 리드 구조를 포함하는 상기 제1 및 제2 전극 플레이트-상기 제1 전극 플레이트의 각각의 리드 구조는 상기 제2 전극 플레이트의 각각의 리드 구조에 인접하여 교대로 배치됨-; 및

   복수의 제1 극성 단자를 형성하는 서로 전기적으로 접속된 각각의 제1 전극 플레이트의 대응 리드 구조 및 복수의 제2 극성 단자를 형성하는 서로 전기적으로 접속된 각각의 제2 전극 플레이트의 대응 리드 구조

   를 포함하는 것을 특징으로 하는 다층 커패시터 디바이스.
2. 제1항에 있어서, 상기 저-어스팩트 커패시터는 0.5:1 이하의 어스팩트비를 갖는 것을 특징으로 하는 다층 커패시터 디바이스.
3. 제1항에 있어서, 상기 복수의 단자가 후막 단자 물질에 의해 형성되는 것을 특징으로 하는 다층 커패시터 디바이스.
4. 제1항에 있어서, 상기 메인 전극부의 각 측면이 이로부터 연장되는 상기 리드 구조의 수와 동일한 수를 갖는 것을 특징으로 하는 다층 커패시터 디바이스.
5. 제4항에 있어서, 상기 각각의 제1 전극 플레이트의 메인 전극부가 하나의 단부측으로부터 연장되는 제1 단일 리드 구조를 갖고, 상기 각각의 제2 전극 플레이트의 메인 전극부는 이로부터 연장되는 제2 단일 리드 구조를 갖는 것을 특징으로 하는 다층 커패시터 디바이스.
6. 제4항에 있어서, 상기 측면 각각이 이로부터 연장되는 총 2개의 상기 리드 구조를 갖는 것을 특징으로 하는 다층 커패시터 디바이스.
7. 제4항에 있어서, 상기 하나의 측면으로부터 연장되는 상기 각각의 리드 구조가 상기 측면의 대향측으로부터 연장되는 상기 각각의 리드 구조에 관한 하나의 단자 위치에 의해 오프셋되는 것을 특징으로 하는 다층 커패시터 디바이스.
8. 제1항에 있어서, 상기 제1 및 제2 전극 플레이트의 각각의 대향 세트간에 배치된 상기 유전 물질이 미리 결정된 세라믹 유전 물질인 것을 특징으로 하는 다층 커패시터 디바이스.
9. 제8항에 있어서, 상기 커패시터 보디가 복수의 적층 가압 소결된 세라믹 전극층의 단일 구조 특성을 갖는 것을 특징으로 하는 다층 커패시터 디바이스.
10. 전기 회로 장치에 있어서,

    복수의 전기 전류 경로가 그 위에서 제한된 일반적 평면 회로 보드; 및

    상기 회로 보드 상에 표면 실장된 커패시터 보디 및 미리 결정된 상기 전류 경로와 각각 전기 통신하는 단자를 구비한 커패시터 디바이스를 포함하되, 상기 커패시터 보디는

    (a)일반적으로 사각형의 제1 메인 전극부와 이로부터 연장되는 복수의 제1 리드 구조를 구비한 적어도 하나의 제1 전극 플레이트;

    (b)상기 제1 전극 플레이트와 대향하여 이격된 관계로 배치된 적어도 하나의 제2 전극 플레이트-상기 제2 전극 플레이트는 일반적으로 사각형의 제2 메인 전극부와 이로부터 연장되는 복수의 제2 리드 구조를 구비함-;

    (c)상기 회로 보드의 평면에 실질적으로 평행한 평면에 배치된 상기 전극 플레이트;

    (d)각각의 상기 제2 리드 구조에 인접하여 교대 배치되고 각각의 상기 단자로 연장되는 각각의 상기 제1 리드 구조; 및

    (e)미리 결정된 유전 상수를 제공하기 위해 상기 제1 및 제2 전극 플레이트의 각 대향 세트간에 배치된 세라믹 물질

    을 포함하는 것을 특징으로 하는 전기 회로 장치.
11. 제10항에 있어서, 상기 단자가 상기 커패시터 보디의 적어도 하나의 측면 상에 배치되는 것을 특징으로 하는 전기 회로 장치.
12. 제11항에 있어서, 상기 단자가 상기 커패시터 보디의 양측면 상에 배치되는 것을 특징으로 하는 전기 회로 장치.
13. 제11항에 있어서, 상기 커패시터 보디는 그 단부가 상기 회로 보드의 상기 전기 전류 경로에 전기적으로 접속되지 않은 제1 및 제2 테스팅 단자를 더 포함하고, 상기 제1 테스팅 단자가 상기 제1 전극 플레이트에 전기적으로 접속되고, 상기 제2 테스팅 단자는 상기 제2 전극 플레이트에 전기적으로 접속되는 것을 특징으로 하는 전기 회로 장치.
14. 제10항에 있어서, 상기 커패시터 보디는 대략 1:1 이하의 어스팩트비를 갖는 것을 특징으로 하는 전기 회로 장치.
15. 제14항에 있어서, 상기 커패시터 보디는 대략 0.5:1 이하의 어스팩트비를 갖는 것을 특징으로 하는 전기 회로 장치.
16. 제10항에 있어서, 상기 단자가 공융 땜납을 이용한 상기 미리 결정된 전류 경로에 전기적으로 접속되는 것을 특징으로 하는 전기 회로 장치.
17. 제10항에 있어서, 상기 제1 메인 전극부의 상기 측면이 상기 제1 리드 구조와 동일한 수를 갖고, 상기 제2 메인 전극부의 각 측면은 상기 제2 리드 구조와 동일한 수를 갖는 것을 특징으로 하는 전기 회로 장치.
18. 제17항에 있어서,

    상기 제1 메인 전극부의 제1 측면으로부터 연장되는 상기 제1 리드 구조가 상기 제1 메인 전극부의 제2 측면으로부터 연장되는 상기 제1 리드 구조에 관한 하나의 단자 위치에 의해 오프셋되고,

    상기 제2 메인 전극부의 제1 측면으로부터 연장되는 상기 제2 리드 구조는 상기 제2 메인 전극부의 제2 측면으로부터 연장되는 상기 제2 리드 구조에 관한 하나의 단자 위치에 의해 오프셋되는 것을 특징으로 하는 전기 회로 장치.
19. 제18항에 있어서, 상기 제1 및 제2 메인 전극부의 각 측면은 이로부터 연장되는 총 2개의 리드 구조를 갖는 것을 특징으로 하는 전기 회로 장치.
20. 제10항에 있어서, 복수의 상기 제2 전극 플레이트에 각각 삽입된 복수의 상기 제1 전극 플레이트를 포함하는 것을 특징으로 하는 전기 회로 장치.
21. 다층 세라믹 커패시터에 있어서,

    복수의 적층 가압 소결된 세라믹 전극층의 단일 구조 특성을 갖는 저화상 커패시터 보디-상기 커패시터 보디는 외부 표면 상에 배치되고 후막 단자 물질에 의해 형성된 복수의 제1 극성 단자와 복수의 제2 극성 단자를 포함함-; 및

    메인 전극부와 이로부터 연장되는 복수의 리드 구조를 갖는 전극 플레이트를 포함하는 각각의 세라믹 전극층-상기 전극 플레이트가 삽입되어 제1 대체 전극 플레이트의 각 리드 구조가 제1 극성 단자에 각각 전기적으로 접속되고, 제2 대체 전극 플레이트의 각 리드 구조는 제2 극성 단자에 각각 전기적으로 접속됨-

    을 포함하고, 상기 커패시터는 대략 100 피코헨리 이하의 인덕턴스를 나타내도록 구성 배열되는 것을 특징으로 하는 다층 세라믹 커패시터.
22. 제21항에 있어서, 상기 저-어스팩트 커패시터 보디가 0.5:1 이하의 어스팩트비를 갖는 것을 특징으로 하는 다층 세라믹 커패시터.
23. 제21항에 있어서, 상기 제1 대체 전극 플레이트의 상기 각각의 리드 구조가 상기 제2 대체 전극 플레이트의 상기 각각의 리드 구조에 인접하여 교대 배치되는 것을 특징으로 하는 다층 세라믹 커패시터.
24. 제23항에 있어서,

    상기 커패시터 보디가 일반적으로 큰 치수의 측면과 낮은 치수의 단부측을 제한하는 사각형 구조를 갖고,

    상기 각 측면은 상기 제1 극성 단자와 상기 제2 극성 단자와 동일한 수를 갖는 것을 특징으로 하는 다층 세라믹 커패시터.
25. 제23항에 있어서, 상기 각각의 측면은 상기 2개의 제1 극성 단자와 상기 2개의 제2 극성 단자를 구비한 것을 특징으로 하는 다층 세라믹 커패시터.
26. 제25항에 있어서, 각각의 제1 극성 단자와 인접한 제2 극성 단자간의 중앙선 공간이 대략 0.03 인치 이하인 것을 특징으로 하는 다층 세라믹 커패시터.
27. 제25항에 있어서,

    상기 커패시터 보디의 제1 측면 상의 각각의 제1 극성 단자가 상기 커패시터 보디의 제2 측면 상에 배치된 각각의 제1 극성 단자에 관한 하나의 단자 위치에 의해 오프셋되고,

    상기 제1 측면 상의 각각의 제2 극성 단자가 상기 제2 측면 상에 배치된 각각의 제2 극성 단자에 관한 하나의 단자 위치에 의해 오프셋되는 것을 특징으로 하는 다층 세라믹 커패시터.
28. 표면 실장 호환성 패키지에서 복수의 커패시터 디바이스를 갖는 커패시터 어레이에 있어서,

    복수의 적층 가압 소결된 복수의 제1 세라믹 전극층 및 복수의 제2 세라믹 전극층을 포함하는 세라믹 전극층의 단일 구조 특성을 갖는 커패시터 보디-상기 커패시터 보디는 그 외부 표면 상에 배치된 복수의 제1 극성 단자와 복수의 제2 극성 단자를 포함함-;

    제1 메인 전극부와 이로부터 연장되는 복수의 제1 리드 구조를 갖는 전극 플레이트를 포함하는 상기 제1 세라믹 전극층;

    상기 제1 전극 플레이트에 대향하여 이격된 상태로 배치된 복수의 동일 평면 상의 제2 전극 플레이트를 포함하는 제2 세라믹 전극층-상기 제2 전극 플레이트는 제2 메인 전극부와 이로부터 연장되는 적어도 하나의 제2 리드 구조를 구비함-; 및

    상기 제2 리드 구조에 각각 인접하여 교대 배치된 후 각각의 상기 단자로 연장되는 각각의 제1 리드 구조

    를 포함하고, 상기 커패시터 어레이는 상기 제2 전극 플레이트의 수와 동일한 수의 커패시터 디바이스를 갖는 것을 특징으로 하는 커패시터 어레이.
29. 제28항에 있어서, 상기 제2 세라믹 전극층 각각은 총 4개의 제2 메인 전극부를 갖는 것을 특징으로 하는 커패시터 어레이.
30. 제29항에 있어서, 상기 각각의 제1 메인 전극부는 이로부터 연장되는 적어도 2개의 상기 제1 리드 구조를 갖는 것을 특징으로 하는 커패시터 어레이.
31. 제30항에 있어서, 상기 각각의 제1 메인 전극부는 이로부터 연장되는 적어도 4개의 상기 제1 리드 구조를 갖는 것을 특징으로 하는 커패시터 어레이.