JP2002508114A - 表面実装積層コンデンサ - Google Patents

Abstract

(57)【要約】 積層セラミック素子（３８）は、その外側表面上に複数の電気端子を画定するコンデンサ本体（４２）を有する。これらの端子はインタデジタル形であり、第１の極性の端子（４４）がそれぞれ第２の極性の端子（４６）と隣接するようになっている（その逆も同様）。コンデンサ本体（４２）は、対向し、かつ離間した関係で交互配置された複数のコンデンサ極板（capacitor plates）を含む。第１の極性のコンデンサ極板は、複数のリード構造を介してそれぞれの第１の極性の端子に電気的に接続される。同様に、複数のリード構造は、第２の極性のコンデンサ極板をそれぞれの第２の極性の端子に電気的に接続する。

Description

【発明の詳細な説明】 表面実装積層コンデンサ 発明の背景 本発明は一般に積層コンデンサの技術に関する。特定の態様では、本発明は、 表面実装デカップリング・コンデンサとして使用するのに適した改良された積層 セラミック・コンデンサ（ＭＬＣ）に関する。 様々な電子機器は、しばしば半導体チップとこれに付随する電源との間に電気 的に接続されたデカップリング・コンデンサを利用することになる。これらのコ ンデンサは、半導体チップ内のスイッチングによって引き起こされる過渡状態の 間、エネルギ貯蔵器（reservoir）の働きをする。通常はチップ付近に位置する が、デカップリング・コンデンサはしばしば分離したコンデンサ素子（capacito r device）となる。様々な理由から、表面実装に適合するＭＬＣはこの目的のた めに広く使用されるようになっている。 ＭＬＣは、一般にスタック状に配列された複数のセラミック電極層を有するよ うに構成される。製造中に、積み重なったセラミック電極層は加圧および焼結さ れ、実質上単体のコンデンサ本体を完成する。コンデンサ本体の形状は長方形で あることが多く、逆極性の電気端子が各側縁に沿って、または対向する端縁に設 けられる。 発明の概要 本発明は、従来技術の構成および方法の様々な欠点を認識するものである。し たがって、本発明の目的は改良されたコンデンサ素子を提供することである。 本発明のさらに詳細な目的は、改良された積層セラミック・コンデンサを提供 することである。 本発明の特定の目的は、電子機器中で使用される改良された表面実装に適合す るデカップリング・コンデンサを提供することである。 また本発明の目的は、新しいコンデンサ・アレイ構造を提供することである。 以上の目的のいくつかは、表面実装デカップリング・コンデンサとして使用す るのに適した積層コンデンサ素子によって達成することができる。このコンデン サ素子は、対向し、かつ離間した関係で交互配置された複数の第１および第２の 電極プレートを持ったコンデンサ本体を含む。コンデンサ本体は縦横比が低く、 ０．５：１未満の縦横比を有することもある。電極プレートの対向する各セット 間に位置する誘電体材料は、所定の誘電率をもたらす。 第１および第２の電極プレートはそれぞれ、主電極部とそこから延びる複数の 離間したリード構造を含む。第１の電極プレートの各リード構造は、インタデジ タル配列（interdigitated）で第２の電極プレートの各リード構造と隣接して位 置する。 第１の電極プレートそれぞれの対応するリード構造は互いに電気的に接続され る。同様に、第２の電極プレートそれぞれの対応するリード構造も、互いに電気 的に接続される。したがって、この構造は第１の極性の複数の電気端子と第２の 極性の複数の電気端子を画定する。これらの電気端子は、厚膜端子材料で形成す ることができる。 主電極部の各側縁部（Iaterl side）は、同数のそこから延びるリード構造を 有することができる。例示的な構成では、各側縁部はそこから延びるリード構造 を合計２つ有する。このような実施形態では、一方の側縁部から延びる各リード 構造は、反対側の側縁部から延びる各リード構造から端子１つ分の位置だけずら すことができる。さらに、第１の単一のリード構造が第１の電極プレートの主電 極部の端縁（end）から延び、第２の単一のリード構造が第２の電極プレートの 主電極部から延びることもできる。 本発明のその他の目的は、複数の電流経路がその上に画定された、一般に平面 の回路基板を含む電気回路装置によって達成することができる。この装置は、コ ンデンサ本体が回路基板上に表面実装されたコンデンサ素子をさらに含む。コン デンサ本体の電気端子はそれぞれ、所定の電流経路に電気的に通じている。 コンデンサ本体は、対向し、かつ離間した関係で位置する少なくとも１つの第 １の電極プレートと少なくとも１つの第２の電極プレートを含み、これらの電極 プレートは回路基板の平面とほぼ平行な平面内に位置する。第１の電極プレート は、複数の第１のリード構造がそこから延びる一般に長方形の第１の主電極部を 有する。同様に、第２の電極プレートは、複数の第２のリード構造がそこから延 びる一般に長方形の第２の主電極部を有する。第１のリード構造はそれぞれ、第 ２のリード構造それぞれと隣接してインタデジタル配列で位置する。セラミック 材料は第１および第２の電極プレートの対向する各セット間に位置し、所定の誘 電率をもたらす。 電気端子はコンデンサ本体の少なくとも１つの側縁部に位置することができる 。例えば電気端子は、コンデンサ本体の両側縁部に位置することができる。電気 端子は、共晶はんだを利用して電流経路に電気的に接続されることが好ましい。 第１の主電極部の各側縁部は同数の第１のリード構造を有することができる。 同様に、第２の主電極部の各側縁部も、同数の第２のリード構造を有することが できる。それぞれ第１および第２の主電極部の反対側の側縁部に位置する第１お よび第２のリード構造は、互いに端子１つ分の位置だけずらすことができる。 現時点での好ましい実施形態では、コンデンサ本体はせいぜい約１：１の縦横 比しか有さない。コンデンサ本体は、例えばせいぜい約０．５：１の縦横比しか 有さないこともある。 本発明のさらに別の目的は、縦横比がせいぜい０．５：１であるなど、低縦横 比のコンデンサ本体を含む積層セラミック・コンデンサによって達成することが できる。コンデンサ本体は、積み重ね、加圧し、焼結した複数のセラミック電極 層が特徴的な単体構造を有するように構成される。複数の第１の極性の電気端子 と複数の第２の極性の電気端子は、コンデンサ本体の外側表面上に位置する。端 子は厚膜端子材料で形成される。 各セラミック電極層は、複数のリード構造がそこから延びる主電極部を有する 電極プレートを含む。電極プレートは交互配置され、第１の交互に配列された（ alternating）電極プレートの各リード構造は第１の極性の端子に電気的に接続 され、第２の交互に配列された電極プレートの各リード構造は第２の極性の端子 に電気的に接続される。約１００ピコヘンリ未満のインダクタンスを呈するよ うにコンデンサが構成され、配列される。 現時点での好ましいいくつかの実施形態では、第１の交互に配列された電極プ レートの各リード構造は、第２の交互に配列された電極プレートの各リード構造 と隣接してインタデジタル配列で位置する。このような実施形態では、コンデン サ本体は寸法の長い側縁部と寸法の短い端縁部を画定する一般に長方形の構成を 有することができる。各側縁部は、第１の極性の端子と第２の極性の端子を同数 ずつ有することができる。例えば、各側縁部は第１の極性の端子を２つ、第２の 極性の端子を２つ有することができる。 本発明のさらに別の目的は、表面実装に適合するパッケージ中に複数のコンデ ンサ素子を有するコンデンサ・アレイによって達成することができる。このアレ イは、積み重ね、加圧し、焼結した複数のセラミック電極層が特徴的な単体構造 を有するコンデンサ本体を含む。セラミック電極層は、複数の第１のセラミック 電極層と複数の第２のセラミック電極層を含む。コンデンサ本体は、その外側表 面上に位置する複数の第１の極性の電気端子と複数の第２の極性の電気端子をさ らに含む。 第１のセラミック電極層はそれぞれ、複数の第１のリード構造がそこから延び る第１の主電極部を有する電極プレートを含む。第２のセラミック電極層はそれ ぞれ、第１の電極プレートに対して対向し、かつ離間した関係で位置する複数の 同一面上の第２の電極プレートを含む。第２の電極プレートはそれぞれ、少なく とも１つの第２のリード構造がそこから延びる第２の主電極部を有する。 第１のリード構造はそれぞれ、インタデジタル配列で第２のリード構造それぞ れと隣接して位置する。各リード構造はそれぞれの電気端子まで延び、コンデン サ・アレイは第２の電極プレートの数と同数のコンデンサ素子を有する。 本発明のその他の目的、特徴、および態様は、以下でさらに詳細に述べる開示 の要素の様々な組合せと一部組合せ（subcombination）によって与えられる。 図面の簡単な説明 その最良の方式も含んだ当業者に対する本発明の完全かつ実施可能な開示を、 添付の図面の参照も含めて、本明細書の残りの部分にさらに詳細に記載する。 図１は、プリント回路基板上の適所にある従来技術のＭＬＣ素子の斜視図であ る。 図２は、線２−２に沿って見た図１の従来技術のＭＬＣ素子の断面図である。 図３は、図１の従来技術のＭＬＣ素子中で利用される複数の電極プレートの分 解斜視図である。 図４は、プリント回路基板上の適所にある、本発明に従って構成されたＭＬＣ 素子の斜視図である。 図５は、線５−５に沿って見た図４のＭＬＣ素子の断面図である。 図６は、図４のＭＬＣ素子中で利用される複数の電極プレートの分解斜視図で ある。 図７は、リード構造を示すための、図４のＭＬＣ素子の場合と同様に第２の電 極の上に積み重ねた第１の電極プレートの平面図である。 図８は、本発明に従って構成したＭＬＣ素子の第１の別の実施形態を示す、図 ４と同様の図である。 図９Ａおよび図９Ｂは、図８のＭＬＣ素子の製造中に積み重ねることができる 各層を示す図である。 図１０Ａおよび図１０Ｂは、本発明に従って構成したＭＬＣコンデンサ・アレ イの製造中に積み重ねることができる各層を示す図である。 図１１Ａおよび図１１Ｂは、本発明に従って構成した別の実施形態のＭＬＣコ ンデンサ・アレイの製造中に積み重ねることができる各層を示す図である。 本明細書および図面で繰り返し使用する参照符号は、本発明の同一または類似 のフィーチャまたはエレメントを表すものとする。 好ましい実施形態の詳細な説明 この記述は単なる例示的な実施形態の説明に過ぎず、これらの例示的な構成で 実施する本発明のより広範な態様を限定するものではないことを、当業者であれ ば理解するであろう。 文脈中で本発明の教示を明らかにするために、ここで表面実装デカップリング ・コンデンサに関係する従来技術についてより詳細に述べる。したがって、図１ はプリント回路基板１２に実装された従来技術のＭＬＣ素子１０を示している。 素子１０は、その両端に位置する逆極性の端子１６と１８を有するコンデンサ本 体１４を含む。端子１６と１８は、通常は当技術分野で既知の方法で、厚膜端子 として形成される。 端子１６と１８は、プリント回路基板１２の表面上に画定されたそれぞれの導 電経路２０と２２に電気的に接続される。各端子とこれが接続される導電経路の 間の電気的接続は、それぞれのはんだビーズ２４と２６によってもたらすことが できる。はんだは通常は、ウェーブ・ソルダリング技術またはリフロー・ソルダ リング技術で付着させた低温共晶はんだとして、回路基板１２は低温有機材料か ら作成することができる。 ＭＬＣの外部寸法は、その他のタイプのコンデンサに比べてしばしば非常に小 さくなる。業界の慣例に従うと、素子１０のサイズは一般に番号「ＸＸＹＹ」で 表現され、ＸＸとＸＹは百分の何インチで表す幅または長さである。端子を付着 させる側縁、すなわち幅または長さはＸＸであり、ＸＹはもう一方の寸法を表す 。この慣例によるコンデンサ本体１４の代表的ないくつかのサイズは、０６１２ 、１０１２、０５０８、０３０６、および１２１８である。さらに、コンデンサ 本体１４は、通常は低縦横比（幅または長さの長い方に対する高さの比で定義さ れる）を有する。１：１未満の縦横比も珍しくなく、０．５：１未満となること も多い。 次に図２を参照して、コンデンサ本体１４の内部構造について説明する。図か ら分かるように、コンデンサ本体１４は、対向し、かつ離間した関係で複数の第 ２の電極プレート３０と交互配置された複数の第１の電極プレート２８を含む。 電極プレートは、セラミック材料の層（層３２など）で分離され、所定の誘電率 をもたらす。コンデンサ本体１４は通常、従来のダイシング技術を使用して形成 したセラミック電極層を積み重ね、次いで炉内で加圧および焼結することによっ て作成される。 図示のように、電極プレート２８は全て端子１６に電気的に接続される。同様 に、電極プレート３０は端子１８に電気的に接続される。その結果として、素子 １０は並列に配列された複数の２プレート・コンデンサの働きをする。 電極プレート２８と３０の特定の構成は図３から容易に分かる。電極プレート ３０はそれぞれ、主電極部３４とタブ部３６を含む。タブ部３６はリード構造の 働きをし、端子１８との所望の電気的接続をもたらす。電極プレート２８は、タ ブ部が主電極部の反対側の端縁から延び、端子１６との電気的接続をもたらすこ とを除けば、同様に構成される。 次に、残りの図面に関連して、本発明の様々な素子について述べる。多くの場 合に、上述従来技術の素子の代わりにこれらの素子を利用することができる。し たがって、外部寸法や縦横比などを実施可能である限り従来技術と同様にしてお くことがしばしば望ましい。 図４は、プリント回路基板４０に実装したＭＬＣ素子３８を示している。素子 ３８は、複数の第１の極性の端子４４と複数の第２の極性の端子４６を有するコ ンデンサ本体４２を含む。この場合に、コンデンサ本体４２の各側縁部は、一対 の第１の極性の端子４４と一対の第２の極性の端子４６を含む。端子４４と４６ は通常、厚膜応用技術を使用して製造される。 図から分かるように、コンデンサ本体４２の各側縁部に位置する逆極性の端子 はインタデジタル形（interdigitated）となり、第１の極性の端子４４が常に少 なくとも１つの第２の極性の端子４６と隣接する（その逆も同様）ようになって いる。さらに、コンデンサ本体４２の対向する側縁部に位置する同一極性の端子 は、端子１つ分の位置だけずれている。したがって、コンデンサ本体４２の一方 の側縁部にある第１の極性の端子４４は、反対側の側縁部に位置する第２の極性 の端子４６と対向して位置することになる。 この場合には、プリント回路基板４０の上面上に導電経路４８を画定して端子 ４４を互いに電気的に接続することができる。端子４６は、プリント回路基板４ ０の底面に位置する同様の導電経路によって互いに電気的に接続される。ビア５ ０は、それぞれの端子４６への最終的な接続をもたらすそれぞれの足跡部（trac e）５２まで、プリント回路基板４０を通って延びる。 端子４４にはそれぞれのはんだビーズ５４を形成することができ、同様のはん だビーズ５６を各端子４６にも形成する。１つにはプリント回路基板４０がしば しば低温有機材料から作成されることになることため、はんだビーズ５４と５６ は、ウェーブ・ソルダリング技術またはリフロー・ソルダリング技術によって付 着させた低温共晶はんだで作成されることが好ましい。 次に図５を参照すると、コンデンサ本体４２は、対向し、かつ離間した関係で 複数の第２の電極プレート６０と交互配置された複数の第１の電極プレート５８ を含んでいる。電極プレート５８は各端子４４に電気的に接続され、電極プレー ト６０は端子４６に電気的に接続される。従来技術の素子１０と同様に、電極プ レートは、層６２などのセラミック材料の層で分離されることが好ましい。さら に素子１０と同様に、コンデンサ本体４２は、実質上単体の構造を生じるように 炉内で加圧および焼結した、積み重ねたセラミック電極層から形成することがで きる。 電極プレート５８と６０の構成については、図６および図７に関連して説明す ることができる。図から分かるように、電極プレート６０は主電極部６４を含み 、そこからはそれぞれ複数のリード構造６６が延びている。各電極プレート５８ も主電極部６４と位置合わせした主電極部６８を有する。複数のリード構造７０ は各主電極部６８から延びる。 リード構造６６が端子４６に接続され、リード構造７０が端子４４に接続され ることを理解できるであろう。したがって各リード構造６６は、端子４４と４６ と同様に各リード構造７０とインタデジタル形となる。インタデジタル形リード 構造は、付随する主電極部上に複数の隣接する電流注入点を提供する。図７の矢 印ＡとＢで示すように逆向きに流れる電流は、普通なら発生する可能性のある相 互インダクタンスをキャンセルする傾向がある。 この配列の特定の利点として、素子３８は一般に、同程度の寸法の素子１０に 比べて非常に低いインダクタンスを有することになる。例えば、本発明の多くの 実施形態では１００ピコヘンリ未満のインダクタンスを呈することになる。各電 極プレートの対向する側縁部のリード構造がずれているという性質も、相互イン ダクタンス・レベルを低下させる。 リード構造を追加すれば相互インダクタンスをさらに低下させることができる が、製造およびコスト面を考慮して、素子３８の各電極プレートは４つのリード 構造を含む。ただし、フィールド・キャンセル（field cancellation）を促進す るために、隣接するリード構造は接近したままであることが望ましい。例えば、 隣接するリード構造はしばしば、せいぜい０．０３インチしか離れないことにな る。 図８は、素子３８と構造が同様であるＭＬＣ素子７２を示している。例えば、 ＭＬＣ素子７２は、複数の第１の極性の端子７６を有するコンデンサ本体７４を 含む。素子３８と同様に素子７２は、端子７６とインタデジタル形となった複数 の第２の極性の端子７８を含む。 ただし、コンデンサ本体７４はさらに、逆極性の第１の端縁端子８０と第２の 端縁端子８２を含む。回路基板４０は、端子８０を回路全体に接続できるように することもできるが、図示の構成ではそのようになっていない。したがって端子 ８０と８２は、使用中に回路基板４０の電流経路に接続されないままとなる。し かし、この場合でも、端子８０と８２は図１〜３に示す従来技術の素子を試験す るために以前に使用された試験機器で製造中に素子７２を試験できるようにする のに有利である。 図９Ａおよび図９Ｂは、ＭＬＣ素子７２の製造中に交互配列（interleaved ar rngement）で積み重ねることができるセラミック電極層８２と８４をそれぞれ示 している。層８２は、第１の電極プレート８８をその上に有するセラミック基板 ８６を含む。電極プレート８８は、主電極部９０とその側縁部から延びる複数の タブ部９２を画定する。同様に、層８４はセラミック基板９４と第２の電極プレ ート９６を含む。電極プレート９６は主電極部９８を画定し、そこから複数のタ ブ部１００が延びている。 ここまでに述べたセラミック電極層８２と８４の構造はＭＬＣ素子３８を製造 するためのセラミック電極層と同様であることが理解されるであろう。ただし、 この場合に、主電極部９０と９８はさらにタブ１０２と１０４をそれぞれ反対側 の端縁に画定する。コンデンサ本体全体の各タブ１０２は端子８０まで延び、各 タブ１０４は端子８２まで延びる。 素子３８と７２は、本発明に従って構成することができる例示的なディスク リート・コンデンサ部品の例である。ただし、次に述べるように本発明の態様は 、コンデンサ・アレイ、すなわち単体パッケージ内に含まれた複数のコンデンサ 素子を製造する際に有用である。コンデンサ・アレイを含む本体は、前述の実施 形態と同様の構成を有することができる。当業者なら、このようなアレイが同様 の方法でプリント回路に実装されることになることを理解するであろう。 図１０Ａおよび図１０Ｂはそれぞれ、素子３８と区別できない外観を有するコ ンデンサ・アレイを製造するためにスタック状に交互配置することができる、同 様の層のセラミック電極層１０６と１０８を示している。層１０６は、単一の電 極プレート１１２をその上に有するセラミック基板１１０を含む。プレート１１ ２は主電極部１１４を画定し、そこからは複数のタブ部１１６が延びている。 これに対して層１０８は、セラミック基板１２０上に位置する複数の電極プレ ート１１８ａ〜ｄを含む。各プレート１１８ａ〜ｄは主電極部１２２ａ〜ｄを含 み、そこからはそれぞれ単一のタブ部１２４ａ〜ｄが延びている。各プレート１ １８ａ〜ｄが対向するプレート１１４とともに動作して別個のコンデンサを生じ ることが理解できるであろう。したがって、素子全体では、このようなプレート １１８の数と同数のコンデンサを有することになる。 図１１Ａおよび図１１Ｂは、わずかに修正した「フットプリント」を有する別 のアレイ構造で利用することができるセラミック電極層１２６と１２８をそれぞ れ示している。具体的に言うと、この実施形態の例では、コンデンサ本体の各側 縁部に合計３つの端子を有することになる。このような実施形態は、０８０５ま たはそれ未満など、比較的小さなパッケージ・サイズを必要とする適用分野で望 ましいことがある。 この場合には、層１２６は電極プレート１３２をその上に有するセラミック基 板１３０を含む。プレート１３２は主電極部１３４を画定し、そこからは一対の タブ部１３６が延びている。各タブ部１３６は主電極部１３４を横切って互いに 正反対の位置にあることが分かるであろう。これに対して、層１２８はセラミッ ク基板１４０上に位置する複数の電極プレート１３８ａ〜ｄを含む。電極プレー ト１３８ａ〜ｄは主電極１４２ａ〜ｄを画定し、そこからは単一のタブ部１４４ ａ〜ｄが延びている。 こうして、本発明が前述の様々な目的を達成する改良されたコンデンサ素子を 提供することが分かる。本発明の好ましい実施形態を図示し、それらについて述 べたが、当業者なら、添付の請求の範囲により詳細に記載する本発明の趣旨およ び範囲を逸脱することなく、これらに修正および変更を加えることができる。さ らに、様々な実施形態の態様を完全に、または部分的に入れ替えることもできる ことを理解されたい。さらに、前述の説明は例示のみを目的とするものであり、 添付の請求の範囲でさらに述べる本発明を限定するものではないことを当業者な ら理解するであろう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ， ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，Ｌ Ｓ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，Ｖ Ｎ，ＹＵ，ＺＷ (72)発明者 リター，アンドリュー，ピー. アメリカ合衆国 29575 サウスカロライ ナ州 サーフサイド ビーチ ベイ ツリ ー レーン 1474

Claims (1)

1. 【特許請求の範囲】 １．表面実装デカップリング・コンデンサとして使用するのに適した積層コンデ ンサ素子であって、 対向し、かつ離間した関係で交互配置された複数の第１および第２の電極プレ ートを含む低縦横比のコンデンサ本体と、 前記第１および第２の電極プレートの対向する各セット間に位置し、所定の誘 電率をもたらす誘電体材料とを含み、 前記第１および第２の電極プレートはそれぞれ、主電極部とそこから延びる複 数の離間したリード構造を含み、前記第１の電極プレートの各リード構造が前記 第２の電極プレートの各リード構造と隣接してインタデジタル配列で位置してお り、 第１の電極プレートそれぞれの対応するリード構造は互いに電気的に接続され 、第２の電極プレートそれぞれの対応するリード構造は互いに電気的に接続され て第１の極性の複数の電気端子および第２の極性の複数の電気端子をそれぞれ画 定する ことを特徴とする積層コンデンサ素子。 ２．前記低縦横比のコンデンサ本体は、せいぜい０．５：１の縦横比しか有さな いことを特徴とする請求項１に記載の積層コンデンサ素子。 ３．前記複数の電気端子が厚膜端子材料で形成されることを特徴とする請求項１ に記載の積層コンデンサ素子。 ４．前記主電極部の各側縁部は、そこから延びる同数の前記リード構造をそれぞ れ有することを特徴とする請求項１に記載の積層コンデンサ素子。 ５．第１の電極プレートそれぞれの前記主電極部は、その一方の端縁部から延び る第１の単一のリード構造を有し、第２の電極プレートそれぞれの前記主電極部 は、そこから延びる第２の単一のリード構造を有することを特徴とする請求項４ に記載の積層コンデンサ素子。 ６．前記側縁部はそれぞれ、そこから延びる前記リード構造を合計２つ有するこ とを特徴とする請求項４に記載の積層コンデンサ素子。 ７．前記側縁部の一方から延びる前記リード構造はそれぞれ、前記側縁部の反対 側から延びる前記リード構造それぞれに対して端子１つ分の位置だけずれている ことを特徴とする請求項４に記載の積層コンデンサ素子。 ８．前記第１および第２の電極プレートの対向する各セット間に位置する誘電体 材料は、所定のセラミック誘電体材料であることを特徴とする請求項１に記載の 積層コンデンサ素子。 ９．前記コンデンサ本体は、積み重ね、加圧し、焼結した複数のセラミック電極 層が特徴的な単体構造を有することを特徴とする請求項８に記載の積層コンデン サ素子。 １０．複数の電流経路がその上に画定された一般に平面の回路基板と、 前記回路基板上に表面実装され、かつ所定の前記電流経路とそれぞれ電気的に 通じた電気端子を有するコンデンサ本体を有するコンデンサ素子と を含む電気回路装置であって、 前記コンデンサ本体は、 （ａ）複数の第１のリード構造がそこから延びる一般に長方形の第１の主電極 部を有する少なくとも１つの第１の電極プレート、および （ｂ）前記第１の電極プレートに対して対向し、かつ離間した関係で位置する 、複数の第２のリード構造がそこから延びる一般に長方形の第２の主電極部を有 する少なくとも１つの第２の電極プレートを含み、 （ｃ）前記電極プレートが前記回路基板の平面とほぼ平行な平面内に位置し、 （ｄ）前記第１のリード構造がそれぞれ、前記第２のリード構造それぞれと隣 接してインタデジタル配列で位置し、それぞれの前記電気端子まで延びており、 さらに （ｅ）前記第１および第２の電極プレートの対向する各セット間に位置し、所 定の誘電率をもたらすセラミック材料を含む ことを特徴とする電気回路装置。 １１．前記電気端子は、前記コンデンサ本体の少なくとも１つの側縁部に位置す ることを特徴とする請求項１０に記載の電気回路装置。 １２．前記電気端子は、前記コンデンサ本体の両側縁部に位置することを特徴と する請求項１１に記載の電気回路装置。 １３．前記コンデンサ本体はその各端縁に、前記回路基板の前記電流経路に電気 的に接続されていない第１および第２のテスト端子をさらに含み、前記第１のテ スト端子が前記第１の電極プレートに電気的に接続され、前記第２のテスト端子 が前記第２の電極プレートに電気的に接続されることを特徴とする請求項１１に 記載の電気回路装置。 １４．前記コンデンサ本体はせいぜい約１：１の縦横比しか有さないことを特徴 とする請求項１０に記載の電気回路装置。 １５．前記コンデンサ本体は、せいぜい約０．５：１の縦横比しか有さないこと を特徴とする請求項１４に記載の電気回路装置。 １６．前記電気端子は、共晶はんだを利用して所定の前記電流経路に電気的に接 続されることを特徴とする請求項１０に記載の電気回路装置。 １７．前記第１の主電極部の各側縁部は同数の前記第１のリード構造を有し、前 記第２の主電極部の各側縁部は同数の前記第２のリード構造を有することを特徴 とする請求項１０に記載の電気回路装置。 １８．前記第１の主電極部の第１の側縁部から延びる前記第１のリード構造は、 前記第１の主電極部の第２の側縁部から延びる前記第１のリード構造に対して端 子１つ分の位置だけずれており、 前記第２の主電極部の第１の側縁部から延びる前記第２のリード構造は、前記 第２の主電極部の第２の側縁部から延びる前記第２のリード構造に対して端子１ つ分の位置だけずれている ことを特徴とする請求項１７に記載の電気回路装置。 １９．前記第１および第２の主電極部の各側縁部は、そこから延びるリード構造 を合計２つ有することを特徴とする請求項１８に記載の電気回路装置。 ２０．複数の前記第２の電極プレートとそれぞれ交互配置された複数の前記第１ の電極プレートを含むことを特徴とする請求項１０に記載の電気回路装置。 ２１．積み重ね、加圧し、焼結した複数のセラミック電極層が特徴的な単体構造 を有する低縦横比のコンデンサ本体を含み、 前記コンデンサ本体は、その外側表面上に位置する複数の第１の極性の電気端 子と複数の第２の極性の電気端子を含み、前記複数の電気端子が厚膜端子材料で 形成されており、 各セラミック電極層は複数のリード構造がそこから延びる主電極部を有する電 極プレートを含み、前記電極プレートが交互配置されて、第１の交互に配列され た電極プレートの各リード構造がそれぞれの第１の極性の端子に電気的に接続さ れ、第２の交互に配列された電極プレートの各リード構造がそれぞれの第２の極 性の端子に電気的に接続されるようにした積層セラミック・コンデンサであって 、 約１００ピコヘンリ未満のインダクタンスを呈するように構成され、配列され たことを特徴とする積層セラミック・コンデンサ。 ２２．前記低縦横比のコンデンサ本体は、せいぜい０．５：１の縦横比しか有さ ないことを特徴とする請求項２１に記載の積層セラミック・コンデンサ。 ２３．前記第１の交互に配列された電極プレートの前記各リード構造は、前記第 ２の交互に配列された電極プレートの前記各リード構造と隣接してインタデジタ ル配列で位置することを特徴とする請求項２１に記載の積層セラミック・コンデ ンサ。 ２４．前記コンデンサ本体は、寸法の長い側縁部と寸法の短い端縁部を画定する 一般に長方形の構成を有し、 前記側縁部はそれぞれ、前記第１の極性の端子と前記第２の極性の端子を同数 ずつ有することを特徴とする請求項２３に記載の積層セラミック・コンデンサ。 ２５．前記側縁部はそれぞれ、前記第１の極性の端子を２つと、前記第２の極性 の端子を２つ有することを特徴とする請求項２３に記載の積層セラミック・コン デンサ。 ２６．第１の極性の端子それぞれと隣接する第２の極性の端子との間の中心線の 間隔は約０．０３インチを超えないことを特徴とする請求項２５に記載の積層セ ラミック・コンデンサ。 ２７．前記コンデンサ本体の第１の側縁部にある第１の極性の端子はそれぞれ、 前記コンデンサ本体の第２の側縁部に位置するそれぞれの第１の極性の端子に対 して端子１つ分の位置だけずれており、 前記第１の側縁部にある第２の極性の端子はそれぞれ、前記第２の側縁部に位 置するそれぞれの第２の極性の端子に対して端予１つ分の位置だけずれているこ とを特徴とする請求項２５に記載の積層セラミック・コンデンサ。 ２８．表面実装に適合するパッケージ中に複数のコンデンサ素子を有するコンデ ンサ・アレイであって、 積み重ね、加圧し、焼結した複数のセラミック電極層が特徴的な、前記セラミ ック電極層が複数の第１のセラミック電極層と複数の第２のセラミック電極層を 有する単体構造を備えたコンデンサ本体を含んでおり、 前記コンデンサ本体は、その外側表面上に位置する複数の第１の極性の電気端 子と複数の第２の極性の電気端子を含み、 前記第１のセラミック電極層は、複数の第１のリード構造がそこから延びる第 １の主電極部を有する電極プレートを含み、 前記第２のセラミック電極層は、前記第１の電極プレートに対して対向し、か つ離間した関係で位置する複数の同一面上の第２の電極プレートを含み、前記第 ２の電極プレートはそれぞれ、少なくとも１つの第２のリード構造がそこから延 びる第２の主電極部を有しており、 前記第１のリード構造はそれぞれ、前記第２のリード構造それぞれと隣接して インタデジタル配列で位置し、それぞれの前記電気端子まで延びており、 前記コンデンサ・アレイは、前記第２の電極プレートの数と同数のコンデンサ 素子を有する ことを特徴とするコンデンサ・アレイ。 ２９．前記第２のセラミック電極層はそれぞれ、合計４つの第２の主電極部を有 することを特徴とする請求項２８に記載のコンデンサ・アレイ。 ３０．前記第１の主電極部はそれぞれ、そこから延びる前記第１のリード構造を 少なくとも２つ有することを特徴とする請求項２９に記載のコンデンサ・アレイ 。 ３１．前記第１の主電極部は、そこから延びる前記第１のリード構造を少なくと も４つ有することを特徴とする請求項３０に記載のコンデンサ・アレイ。