JP2001167969A - 三次元搭載用多端子積層セラミックコンデンサ - Google Patents

三次元搭載用多端子積層セラミックコンデンサ

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JP2001167969A JP34558299A JP34558299A JP2001167969A JP 2001167969 A JP2001167969 A JP 2001167969A JP 34558299 A JP34558299 A JP 34558299A JP 34558299 A JP34558299 A JP 34558299A JP 2001167969 A JP2001167969 A JP 2001167969A
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electrodes
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泰介 安彦
Masaaki Togashi
正明 富樫
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    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers

Abstract

(57)【要約】 （修正有） 【課題】 低ＥＳＬで、且つ、低ＥＳＲなコンデンサと
して動作周波数が高速化する電子機器搭載用に好適で、
三次元の多層プリント基板等に表面実装するのに好適な
多端子積層セラミックコンデンサを構成する。 【解決手段】 正方形に形成されたセラミック層２の面
内で中央に位置する正方形の主要部１ａを有し、その主
要部１ａの各辺からセラミック層２の各辺まで延びる複
数の引出し部１ｂ〜１ｇを設けた第１の内部電極１
１と、前記主要部１ａと同じ形状の主要部１ａ’をセラ
ミック層２の面内に有し、前記引出し部１ｂ〜１ｇと互
い違いの異なる位置からセラミック層２の各辺まで延び
る複数の引出し部１ｂ’〜１ｍ’を設けた第２の内部電
極１２…とを備え、第１，第２の内部電極１１…，１２
…をセラミック層２…と交互に複数積層させて積層チッ
プ素体を形成すると共に、第１，第２の各内部電極１１
…，１２…と電気的に導通する外部電極を積層チップ素
子の各側面に設けた構造とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低ＥＳＬで低ＥＳ
Ｒなコンデンサとしてパソコン等の動作周波数が高速化
する電子機器搭載用に好適で、電子機器の小型化から高
さ方向を低く保って三次元の多層プリント基板等に表面
実装するのに適する三次元搭載用の多端子積層セラミッ
クコンデンサに関するものである。
【０００２】
【従来の技術】従来、多端子の積層セラミックコンデン
サとしては、図５で示すように長方形に形成されたセラ
ミック層１０の面内で長手方向に亘る長方形の主要部１
１ａを有し、且つ、その主要部１１ａの各辺からセラミ
ック層１０の各辺まで延びる複数の引出し部１１ｂ〜１
１ｇを設けた第１の内部電極１１１と、第１の内部電極
１１１の主要部と相対位置する同じ形状の主要部１１
ａ’をセラミック層１０の面内に有し、且つ、この主要
部１１ａ’の各辺で第１の内部電極１１１に設けた引出
し部１１ｂ〜１１ｇと互い違いの異なる位置からセラミ
ック層１０の各長辺まで延びる複数の引出し部１１ｂ’
〜１１ｇ’を設けた第２の内部電極１１２とを備えて構
成するものが知られている（ＵＳＰ５，８８０，９２
５）。
【０００３】その多端子の積層セラミックコンデンサ
は、第１，第２の内部電極１１１，１１２をセラミック
層１０と交互に複数積層させて積層チップ素体を形成す
ると共に、第１，第２の各内部電極１１１，１１２と積
層方向に並ぶ同列の引出し部１１ｂ〜１１ｇ、１１ｂ’
〜１１ｇ’で電気的に導通する複数の外部電極をセラミ
ック層１０の長辺並びに短辺による積層チップ素子の積
層面に設けることにより構成されている。
【０００４】その多端子積層セラミックコンデンサは、
図６で示すように各外部電極１２ａ〜１２ｆ（一部のみ
図示）を回路基板１３の板面より直立方向に位置させて
部品全体を回路基板１３の板面上に載置し、内部電極１
１１，１１２並びにセラミック層１０の積層方向を部品
全体の高さ方向Ｈとして外部電極１２ａ〜１２ｆの側面
と回路パターン１４ａ〜１４ｆのランド部とを半田盛り
１５…で接合固定することにより表面実装されている。
【０００５】その積層セラミックコンデンサでは、内部
電極１１１，１１２がセラミック層の長手方向で片方の
外部電極１２ａから他方の外部電極１２ｆに向って細長
く延び、セラミック層１０を隔て隣り合う内部電極１１
１，１１２の重なり長さが長いことから、インダクタン
ス成分が大きくなる。また、外部電極１２ａ，１２ｆの
間隔Ｌが長いため、回路基板１３に形成する回路パター
ン１１４ａ〜１４ｆが長くなり、ランド部の引回しが長
くなることによりインダクタンス成分に影響を与える。
【０００６】それに加えて、上述した多端子積層セラミ
ックコンデンサでは、外部電極が積層チップ素体のコー
ナー部に設けられていないため、電流を正，負と隣り合
う外部端子に流すと、コーナー部のショート不具合が発
生する場合がある。また、回路基板のランド設計上部品
下のランド回り込みを大きく取ることができないため、
実装時に部品の実装ズレを生ずる虞れもある。
【０００７】ところで、パソコン等の電子機器において
は動作周波数が５００ＭＨｚから1ＧＨｚへと高速化が
進んでおり、その電源回路には低ＥＳＬで、且つ、低Ｅ
ＳＲな積層セラミックコンデンサで、三次元のプリント
基板等に確実に表面実装できて所定の特性も得られる多
端子の積層セラミックコンデンサが要請されている。
【０００８】然し、上述した多端子の積層セラミックコ
ンデンサでは、三次元の多層プリント基板等に三次元搭
載すると、回路基板に形成する回路パターンが長くな
り、ランド部の引回しが長くなってインダクタンス成分
に影響を与える。特に、上部位置のランド部と下部位置
のランド部とで構成される回路パターンが長くなり、ラ
ンド部の引回しが長くなってインダクタンス成分に影響
を与えることとなり、ノイズの発生を避けられない。
【０００９】また、ＥＳＬを低くし、例えば、半導体等
の端子近傍に表面実装搭載すると、三次元のプリント基
板等に実装時におけるランド部の引回しによるインダク
タンス成分の影響を無視できず、三次元搭載用の多端子
積層セラミックコンデンサとして適さない。
【００１０】
【発明が解決しようとする課題】本発明は、低ＥＳＬ
で、且つ、低ＥＳＲなコンデンサとしてパソコン等の動
作周波数が高速化する電子機器搭載用に好適で、電子機
器の小型化から部品全体の高さ方向を低く抑えて三次元
の多層プリント基板等に表面実装するのに好適な三次元
搭載用多端子積層セラミックコンデンサを提供すること
を目的とする。
【００１１】また、本発明は電流を正，負と隣り合う外
部端子に流しても、コーナー部のショート不具合が発生
せず、また、実装の部品ズレ等が生ずるのを防げる三次
元搭載用多端子積層セラミックコンデンサを提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】本発明の請求項１に係る
三次元搭載用多端子積層セラミックコンデンサにおいて
は、正方形に形成されたセラミック層の面内で中央に位
置する正方形の主要部を有し、且つ、その主要部の各辺
からセラミック層の各辺まで延びる複数の引出し部を設
けた第１の内部電極と、第１の内部電極の主要部と相対
位置する同じ形状の主要部をセラミック層の面内に有
し、且つ、この主要部の各辺で第１の内部電極に設けた
引出し部と互い違いの異なる位置からセラミック層の各
辺まで延びる複数の引出し部を設けた第２の内部電極と
を備え、その第１，第２の内部電極をセラミック層と交
互に複数積層させて積層チップ素体を形成すると共に、
第１，第２の各内部電極と積層方向に並ぶ同列の引出し
部で電気的に導通する外部電極を積層チップ素子の各側
面に設け、外部電極を回路基板の異なる回路パターンと
電気的に接合し、且つ、正，負の電流を相隣り合う外部
端子に流す多端子の三次元搭載用として構成されてい
る。
【００１３】本発明の請求項２に係る三次元搭載用多端
子積層セラミックコンデンサにおいては、主要部の各辺
からセラミック層の各辺まで延びる複数の引出し部と、
主要部の各コーナー部からセラミック層の各コーナー部
に延びる引出し部とを設けた内部電極を備え、外部電極
を積層チップ素子の各側面と共に、当該積層チップ素体
のコーナー部に設け、外部電極を回路基板の異なる回路
パターンと電気的に接合し、且つ、正，負の電流を相隣
り合う外部端子に流す多端子の三次元搭載用として構成
されている。
【００１４】
【発明の実施の形態】以下、図１〜図４を参照して説明
すると、図示実施に形態に係る三次元搭載用の多端子積
層セラミックコンデンサは、図１，図２で示すように所
定パターンの内部電極１１，１２…を正方形に形成され
たセラミック層２…と交互に複数積層させて積層チップ
素体を形成し、内部電極１１，１２…と電気的に導通す
る外部電極３ａ〜３ｆ，４ａ〜４ｆを積層チップ素体の
積層面に設け、その外部電極３ａ〜３ｆ，４ａ〜４ｆを
回路基板の異なる回路パターンと電気的に接合し、且
つ、正，負の電流を相隣り合う外部端子に流す多端子の
三次元搭載用として構成されている。
【００１５】内部電極１１，１２…は、Ｎｉ等の導電性
ペーストをセラミックグリーンシートのシート面に塗
布，焼付処理することによりＮｉ若しくはＮｉ合金層等
として形成でき、また、卑金属のＣｕ，貴金属のＰｄ若
しくはＰｄ−Ａｇ合金層等でも形成できる。セラミック
層２…は、チタン酸バリウム系，チタン系，ジルコン酸
系等のセラミック材料を主成分とするセラミックペース
トをベースフィルムのフィルム面上に塗布，積層，切断
してから焼成処理することにより形成される。
【００１６】内部電極１１，１２…は、正方形に形成さ
れたセラミック層２…の面内で正方形の主要部１ａを有
し、且つ、その主要部１ａの各辺からセラミック層２…
の各辺まで延びる複数の引出し部１ｂ〜１ｇを設けた第
１の内部電極１１と、第１の内部電極１１の主要部と相
対位置する同じ形状の主要部１ａ’をセラミック層２…
の面内に有し、且つ、この主要部１ａ’の各辺で第１の
内部電極１１に設けた引出し部１ｂ〜１ｇと互い違いの
異なる位置からセラミック層２…の各辺まで延びる複数
の引出し部１ｂ’〜１ｇ’を設けた第２の内部電極１２
とから形成されている。
【００１７】その内部電極１１，１２…には、第１の内
部電極は、主要部１ａ，１ａ’の各辺からセラミック層
２…の各辺まで延びる複数の引出し部１ｂ〜１ｅ、１
ｂ’〜１ｅ’と、主要部１ａ，１ａ’のコーナー部から
セラミック層２…のコーナー部に延びる引出し部１ｆ，
１ｇ、１ｆ’，１ｇ’とを設けたものが備え付けられて
いる。この内部電極１１，１２…と正方形のセラミック
層２…を隔て交互に複数積層させて積層チップ素体を形
成し、更には内部電極を設けないセラミック層を最外層
の保護層として積層することにより多端子積層コンデン
サ用の積層チップ素体として構成できる。
【００１８】その積層チップ素体を部品本体とし、図２
で示すように第１の内部電極１１…並びに第２の内部電
極１２…と積層方向に並ぶ同列の各引出し部１ｂ〜１
ｇ、１ｂ’〜１ｇ’で電気的に導通する外部電極３ａ〜
３ｄ、４ａ〜４ｄを積層チップ素体の側端面に設けると
共に、当該積層チップ素体のコーナー部に位置する外部
電極３ｅ，３ｆ、４ｅ，４ｆを設け、この外部電極３ａ
〜３ｆ、４ａ〜４ｆを回路基板の異なる回路パターンと
電気的に接合し、且つ、正，負の電流を相隣り合う外部
端子３ａ〜３ｆ、４ａ〜４ｆに流す多端子の三次元搭載
用として構成されている。
【００１９】その外部電極３ａ〜３ｆ、４ａ〜４ｆはＣ
ｕペーストを塗布，乾燥することにより下地層とし、Ｎ
ｉ及びＳｎのメッキ層を下地層に被着することにより形
成できる。この外部電極３ａ〜３ｆ、４ａ〜４ｆによっ
ては、回路基板の異なる回路パターンと各々直に対面さ
せて電気的に接合する三次元搭載用の多端子積層セラミ
ックコンデンサとして構成されている。
【００２０】内部電極１１，１２…としては、図３で示
すように主要部１ａの各辺からセラミック層２…の各辺
まで延びる複数の引出し部１ｂ〜１ｉを設けた第１の内
部電極１１と、主要部１ａ’の各辺で第１の内部電極１
１に設けた引出し部１ｂ〜１ｉと互い違いの異なる位置
からセラミック層２…の各辺に延びる複数の引出し部１
ｂ’〜１ｅ’並びに 主要部１ａ，１ａ’のコーナー部
からセラミック層２…のコーナー部に延びる引出し部１
ｆ’〜１ｉ’を設けた第２の内部電極１２との異なる電
極パターンからでも形成できる。
【００２１】その多端子積層セラミックコンデンサは、
具体的に、部品全体の寸法を高さ０．５±０．１ｍｍ、
幅３．２±０．１ｍｍ、長さ３．２±０．１ｍｍの大き
さに構成できる。セラミック層一層分としては厚み４μ
ｍで、形状的には各辺３．２±０．１ｍｍの正方形に形
成される。外部電極の相対間隔は、セラミック層の辺相
当長さに設定できる。
【００２２】このように構成する多端子の積層セラミッ
クコンデンサＣは、図４で示すような半導体装置Ｄを備
える電源回路の回路基板５，６の間に介在させて組付け
搭載できる。この三次元搭載は、半導体装置Ｄをいずれ
かの端子で回路パターン７ａ，７ｂと接続し、積層セラ
ミックコンデンサＣの外部電極３ａ，３ｂ、４ａ，４ｂ
（一部のみ図示）を回路パターン７ｂ並びに異なる回路
パターン８と接地させて+極／―極（ＧＮＤ）として電
気的に接合することにより行える。
【００２３】その積層セラミックコンデンサＣの三次元
搭載では、部品全体が平面正方形で各外部電極の間隔を
短く設定できることから、ランド部の引回しが短くなる
ことによりインダクタンス成分の影響を少なくできる。
また、外部電極３ａ，３ｂ、４ａ，４ｂには電流を正，
負と隣り合う外部端子に流すため、電流が部品全体に均
一に流れ、磁束も均一に相殺されることからＥＳＬを低
減できる。
【００２４】それに加えて、外部電極４ａ，４ｂ（一部
のみ図示）が積層チップ素体のコーナー部に設けられて
いるため、電流を正，負と隣り合う外部端子に流して
も、コーナー部のショート不具合が発生せず、また、回
路基板５，６のランド設計上部品下のランド回り込みを
大きく取れるため、実装時に部品の実装ズレを生ずるの
を防げる。
【００２５】その回路パターンのインダクタンスを低減
させるに、ＥＳＬ値は３〜５ｐＨ、ＥＳＲ値は４〜６ｍ
Ωと低い積層セラミックコンデンサＣを回路基板５に搭
載することによりランド部のインダクタンス成分を無視
できる。これにより、静電容量が同じ従来例に係る多端
子積層セラミックコンデンサと、本発明に係る多端子積
層セラミックコンデンサ（従来例と同じ静電容量値）と
のＥＳＬ及びＥＳＲを比較すると、従来に係る多端子積
層セラミックコンデンサが８％であるのに対し、本発明
に係る多端子積層セラミックコンデンサは２〜３％と低
くできた。
【００２６】それは、本発明に係る多端子積層セラミッ
クコンデンサでは相対する外部電極の間隔を短く設定で
きるため、多層基板に搭載しても、ランド部の引回しに
よるトータルインダクタンスを少なくできて多層基板に
形成するランドも簡素化できることによる。
【００２７】
【発明の効果】以上の如く、本発明の請求項１に係る三
次元搭載用多端子積層セラミックコンデンサに依れば、
正方形に形成されたセラミック層の面内で中央に位置す
る正方形の主要部を有し、且つ、その主要部の各辺から
セラミック層の各辺まで延びる複数の引出し部を設けた
第１の内部電極と、第１の内部電極の主要部と相対位置
する同じ形状の主要部をセラミック層の面内に有し、且
つ、この主要部の各辺で第１の内部電極に設けた引出し
部と互い違いの異なる位置からセラミック層の各辺まで
延びる複数の引出し部を設けた第２の内部電極とを備
え、その第１，第２の内部電極をセラミック層と交互に
複数積層させて平面正方形の積層チップ素体を形成する
と共に、第１，第２の各内部電極と積層方向に並ぶ同列
の引出し部で電気的に導通する外部電極を積層チップ素
子の各側面に設け、外部電極を回路基板の異なる回路パ
ターンと電気的に接合し、且つ、正，負の電流を相隣り
合う外部端子に流す多端子の三次元搭載用として構成す
ることにより、外部電極の間隔を短く設定できるため、
多層基板に搭載しても、ランド部の引回しによるトータ
ルインダクタンスを少なくできて多層基板に形成するラ
ンドも簡素化でき、また、外部電極には電流を正，負と
隣り合う外部端子に流すことにより、電流が部品全体に
均一に流れ、磁束も均一に相殺されることからＥＳＬを
低減でき、低ＥＳＬで、且つ、低ＥＳＲなコンデンサと
してパソコン等の動作周波数が高速化する電子機器搭載
用に好適で、電子機器の小型化から部品全体の高さ方向
を低く抑えて三次元の多層プリント基板等に表面実装す
るのに好適なものとして構成することができる。
【００２８】本発明の請求項２に係る三次元搭載用多端
子積層セラミックコンデンサに依れば、主要部の各辺か
らセラミック層の各辺まで延びる複数の引出し部と、主
要部の各コーナー部からセラミック層の各コーナー部に
延びる引出し部とを設けた内部電極を備え、外部電極を
積層チップ素子の各側面と共に、当該積層チップ素体の
コーナー部に設け、外部電極を回路基板の異なる回路パ
ターンと電気的に接合し、且つ、正，負の電流を相隣り
合う外部端子に流す多端子の三次元搭載用として構成す
ることにより、電流を正，負と隣り合う外部端子に流し
ても、コーナー部のショート不具合が発生せず、また、
回路基板のランド設計上部品下のランド回り込みを大き
く取れるため、実装時に部品の実装ズレを生ずるのを防
ぐよう構成することができる。
【図面の簡単な説明】
【図１】本発明に係る三次元搭載用多端子積層セラミッ
クコンデンサを構成する内部電極のパターン形状を主に
示す斜視図である。
【図２】本発明に係る三次元搭載用多端子積層セラミッ
クコンデンサを構成する外部電極を主に示す説明図であ
る。
【図３】本発明に係る三次元搭載用多端子積層セラミッ
クコンデンサを構成する別の内部電極のパターン形状を
主に示す斜視図である。
【図４】本発明に係る三次元搭載用多端子積層セラミッ
クコンデンサの多層基板における挟込み搭載構造を示す
説明図である。
【図５】従来例に係る多端子積層セラミックコンデンサ
を構成する内部電極のパターン形状を示す説明図であ
る。
【図６】従来例に係る多端子積層セラミックコンデンサ
の実装構造を示す説明図である。
【符号の説明】
Ｃ 三次元搭載用多端子積層セラミックコン
デンサ １１… 第１の内部電極 １ａ 第１の内部電極の主要部 １ｂ〜１ｇ 第１の内部電極の引出し部 １２… 第２の内部電極 １ａ’ 第２の内部電極の主要部 １ｂ’〜１ｇ’ 第２の内部電極の引出し部 ２… セラミック層 ３ａ〜３ｆ、４ａ〜４ｆ 外部電極 ５、６ 回路基板 ７ａ，７ｂ、８ 回路パターン
フロントページの続き Ｆターム(参考） 5E001 AB03 AC09 AC10 AE00 AE02 AE03 AF00 AF06 AH01 AH05 AH06 AH09 AJ01 AJ03 5E082 AA01 AB03 BB10 BC36 BC40 EE04 EE23 EE26 EE35 FG06 FG26 FG27 FG46 FG54 GG10 GG11 GG28 HH43 JJ03 JJ12 JJ23 LL02 LL03

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 正方形に形成されたセラミック層の面内
    で中央に位置する正方形の主要部を有し、且つ、その主
    要部の各辺からセラミック層の各辺まで延びる複数の引
    出し部を設けた第１の内部電極と、第１の内部電極の主
    要部と相対位置する同じ形状の主要部をセラミック層の
    面内に有し、且つ、この主要部の各辺で第１の内部電極
    に設けた引出し部と互い違いの異なる位置からセラミッ
    ク層の各辺まで延びる複数の引出し部を設けた第２の内
    部電極とを備え、 その第１，第２の内部電極をセラミック層と交互に複数
    積層させて平面正方形の積層チップ素体を形成すると共
    に、第１，第２の各内部電極と積層方向に並ぶ同列の引
    出し部で電気的に導通する外部電極を積層チップ素子の
    各側面に設け、外部電極を回路基板の異なる回路パター
    ンと電気的に接合し、且つ、正，負の電流を相隣り合う
    外部端子に流す多端子の三次元搭載用として構成したこ
    とを特徴とする三次元搭載用多端子積層セラミックコン
    デンサ。
  2. 【請求項２】 主要部の各辺からセラミック層の各辺ま
    で延びる複数の引出し部と、主要部の各コーナー部から
    セラミック層の各コーナー部に延びる引出し部とを設け
    た内部電極を備え、外部電極を積層チップ素子の各側面
    と共に、当該積層チップ素体のコーナー部に設け、外部
    電極を回路基板の異なる回路パターンと電気的に接合
    し、且つ、正，負の電流を相隣り合う外部端子に流す多
    端子の三次元搭載用として構成したことを特徴とする請
    求項１に記載の三次元搭載用多端子積層セラミックコン
    デンサ。
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