JP3531860B2 - 積層セラミックコンデンサの三次元搭載構造 - Google Patents
積層セラミックコンデンサの三次元搭載構造Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低ＥＳＬで、且
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器搭載用に好適で、電子機器の小
型化から高さ方向を低く保って三次元の多層プリント基
板に表面実装するのに適する積層セラミックコンデンサ
の三次元搭載構造に関するものである。 【０００２】 【従来の技術】一般に、パソコン等の電子機器において
は動作周波数が５００ＭＨｚから１ＧＨｚへと高速化が
進んでおり、その電源回路には低ＥＳＬで、且つ、低Ｅ
ＳＲな積層セラミックコンデンサが必要とされている。
また、電子機器の小型化から高さ方向を低く抑えて三次
元のプリント基板等に確実に表面実装可能で所定の特性
も得られる積層セラミックコンデンサが要請されてい
る。 【０００３】従来、積層セラミックコンデンサは、図５
で示すように内部電極１０としてセラミック層１１の片
短辺１１ａに沿う露出部１０ａ，１０ｂから面内中央に
亘って他短辺１１ｂに至らない長さのものを形成し、セ
ラミック層１１を隔てて隣り合う内部電極１０の露出部
１０ａ，１０ｂを互い違い逆側に配置し、長方形のセラ
ミック層１１と複数交互に積層形成した積層チップ素体
を部品本体として構成されている。 【０００４】その積層セラミックコンデンサは、図６で
示すように各内部電極１０と交互逆の各露出部１０ａ，
１０ｂで電気的に導通する外部電極１２，１３を積層チ
ップ素体の両端部に設け、この外部電極１２，１３を回
路基板１４の板面より直立方向に位置させて部品全体を
回路基板１４の板面上に載置し、外部電極１２，１３の
側面と回路パターン１５，１６のランド部とを半田盛り
１７ａ，１７ｂで接合固定することにより表面実装され
ている。 【０００５】その積層セラミックコンデンサでは、内部
電極１０が片方の外部電極１２（１３）から他方の外部
電極１３（１２）に向って細長く延び、セラミック層１
１を隔て隣り合う内部電極１０の重なり長さが長く、且
つ、外部電極の引出し部までの距離が長くなるから、イ
ンダクタンス成分が大きくなる。これに加えて、外部電
極１２，１３の間が長いため、回路基板１４に形成する
回路パターン１５，１６が長くなり、ランド部の引回し
が長くなることによりインダクタンス成分に影響を与え
る。 【０００６】特に、三次元の多層プリント基板に表面実
装すると、部品全体の高さ方向を低く抑えられないばか
りでなく、上部位置のランド部と下部位置のランド部と
で構成される回路パターンが長くなるため、ランド部の
引回しが長くなってインダクタンス成分に影響を与える
こととなり、ノイズの発生を避けられない。また、ＥＳ
Ｌを低くし、例えば、半導体等の端子近傍に表面実装搭
載すると、三次元のプリント基板等に実装時におけるラ
ンド部の引回しによるインダクタンス成分の影響を無視
できないところから平面実装には適さない。 【０００７】上述した積層セラミックコンデンサの他
に、セラミック層の片長辺に沿う露出部から面内中央に
亘って他長辺に至らない幅の内部電極を設け、各内部電
極と積層するセラミック層を隔てて隣り合う内部電極の
露出部を交互逆に配置した積層チップ素体を形成し、各
内部電極を交互逆の露出部で電気的に導通する外部電極
を積層チップ素体の両側部に設けた積層セラミックコン
デンサが提案されている（特開平９−１４８１７４
号）。 【０００８】その積層セラミックコンデンサは、上述し
たものと同様に、外部電極を回路基板の板面より直立方
向に位置させて部品全体を回路基板の板面上に載置し、
外部電極の側面と回路パターンのランド部とを半田盛り
で接合固定する表面実装用として提案されている。この
積層セラミックコンデンサでは、外部電極の間隔をセラ
ミック層の短辺幅相当と狭くできるが、部品全体の高さ
方向が各層の積層方向に相当するため、各層の積層数如
何によって部品全体の高さ方向を低く抑えることができ
ない。 【０００９】 【発明が解決しようとする課題】本発明は、外部電極の
間隔を狭くし、低ＥＳＬで、且つ、低ＥＳＲなコンデン
サとしてパソコン等の動作周波数が高速化する電子機器
搭載用に好適で、電子機器の小型化から部品全体の高さ
方向を低く抑えられる積層セラミックコンデンサの三次
元搭載構造を提供することを目的とする。 【００１０】 【課題を解決するための手段】本発明に係る積層セラミ
ックコンデンサの三次元搭載構造においては、長方形の
セラミック層と、セラミック層の片長辺に沿う露出部か
ら面内中央に亘って他長辺に至らない幅の内部電極とを
交互に複数積層し、且つ、セラミック層を隔てて隣り合
う内部電極の露出部を互い違い逆に配置した積層チップ
素体を形成し、各内部電極と交互逆の露出部で電気的に
導通する外部電極を積層チップ素体の相対面に設けた積
層セラミックコンデンサを備え、上記積層セラミックコ
ンデンサの積層チップ素体を形成するセラミック層の短
辺側を高さ方向とし、積層セラミックコンデンサを相対
する回路基板の間に挟み込むと共に、外部電極を回路基
板の相対面に設けた互いに異なる回路パターンと各々直
に対接させて電気的に接合することにより構成されてい
る。 【００１１】 【発明の実施の形態】以下、図１〜図４を参照して説明
すると、図示実施の形態は、図１で示すように所定パタ
ーンの内部電極１と長方形のセラミック層２とを交互に
複数積層させて積層チップ素体を形成し、その積層チッ
プ素体の内部電極１と電気的に導通する外部電極３，４
を積層チップ素体の所定面に設けた三次元搭載用積層セ
ラミックコンデンサを備えることにより構成されてい
る。 【００１２】その積層セラミックコンデンサの内部電極
１は、Ｎｉ等の導電性ペーストをセラミックグリーンシ
ートのシート面に塗布，焼付処理することによりＮｉ若
しくはＮｉ合金層で形成されている。また、卑金属のＣ
ｕ，貴金属のＰｄ若しくはＰｄ−Ａｇ合金層によっても
できる。セラミック層２は、チタン酸バリウム系，チタ
ン系，ジルコン酸系等のセラミック材料を主成分とする
セラミックペーストをベースフィルムのフィルム面上に
塗布してから焼成，燒結処理することにより形成されて
いる。 【００１３】その内部電極１は、図２で示すようにセラ
ミック層２の片長辺２ａに沿う露出部１ａ，１ｂから面
内中央に亘って他長辺２ｂに至らない幅に設けられてい
る。また、各内部電極１と積層するセラミック層２を隔
て隣り合う内部電極１の露出部１ａ，１ｂを交互逆に配
置させてセラミック層２と複数積層することから積層チ
ップ素体として形成されている。 【００１４】図示実施の形態では、内部電極１としてセ
ラミック層２の短辺２ｃ，２ｄ寄りを除く電極パターン
のものを示したが、その内部電極１はセラミック層２の
他長辺２ｂ側を除いてセラミック層２の略全面に亘るよ
うにも設けられる。最外層には、内部電極１を設けない
セラミック層を保護層として積層される。 【００１５】その積層チップ素体を部品本体とし、セラ
ミック層２の短辺２ｃ，２ｄを高さ方向ｈとし、セラミ
ック層の積層方向を幅方向とし、各内部電極１を交互逆
の露出部１ａ，１ｂで電気的に導通する外部電極３，４
を積層チップ素体の相対面に設け、この外部電極３，４
を回路基板の異なる回路パターンと各々直に対接させて
電気的に接合する三次元搭載用の積層セラミックコンデ
ンサとして構成されている。 【００１６】その外部電極３，４は、Ｃｕペーストを塗
布，乾燥させて下地層とし、Ｎｉ及びＳｎのメッキ層を
下地層に被着することにより形成できる。この外部電極
３，４は、内部電極１の露出部１ａ，１ｂが位置する積
層チップ素体の端面全面に形成するとよい。また、多層
基板のランド形状により、外部電極３，４の広さを設定
するため、内部電極１の露出部１ａ，１ｂが位置する積
層チップ素体の端面に対して少なくとも５０％以上の面
積を保つよう形成される。 【００１７】その三次元搭載用の積層セラミックコンデ
ンサとしては、具体的には高さ０．５±０．１ｍｍ、幅
０．８±０．１ｍｍ、長さ１．６±０．１ｍｍの大きさ
に構成できる。セラミック層一層分としては、厚み４μ
ｍで、形状的には短辺０．５±０．１ｍｍ、長辺０．８
±０．１ｍｍの大きさに形成できる。内部電極は厚み
１．５〜２．０μｍに形成し、積層数は１６０層で、静
電容量値は０．２２μＦで、外部電極の間隔はセラミッ
ク層の短辺に相当する幅の０．５±０．１ｍｍに設定で
きる。 【００１８】その積層セラミックコンデンサＣは、図３
で示すような半導体装置Ｄを備える電源回路において相
対する回路基板５，６の間に挟み込むと共に、外部電極
３，４を回路基板５，６の相対面に設けた互いに異なる
回路パターン７，８と各々直に対接させて+極／−極
（ＧＮＤ）として電気的に接合することにより三次元搭
載される。この三次元搭載構造では、部品全体の高さ方
向ｈを低く抑えられしかも回路基板５，６の相対間隔を
狭く保てるため、ランド部の引回しが長くなることによ
るインダクタンス成分の影響を少なくできる。 【００１９】その三次元搭載の他に、図４に示す如く半
導体装置Ｄの端子と積層セラミックコンデンサＣの一方
の外部電極３を半田９で接続し、他方の外部電極４を抉
り貫かれた回路基板５の開口内で回路パターン７と電気
的に接続することにより組付け搭載できる。この回路パ
ターンのインダクタンスを低減させるに、ＥＳＬ値は１
０〜２０ｐＨ、ＥＳＲ値は５〜７ｍΩと低い積層セラミ
ックコンデンサＣを回路基板５に埋め込むと、ランド部
のインダクタンス成分を無視できる。 【００２０】静電容量値が０．２２μＦの積層セラミッ
クコンデンサを備え、従来例の実装構造と、本発明の三
次元搭載構造とによる積層セラミックコンデンサのＥＳ
Ｌ及びＥＳＲを比較すると、従来例による場合を１００
％すると、本発明による場合は２〜３％と低くできた。 【００２１】それは、本発明による外部電極３，４の間
隔幅が短く、部品全体の高さ方向を低く抑えられ、ま
た、外部電極３，４が幅広で表面実装し易いため、多層
基板に搭載しても、ランド部の引回しによるトータルイ
ンダクタンスを少なくでき、多層基板に形成するランド
も簡素化できるからである。 【００２２】 【発明の効果】以上の如く、本発明に係る積層セラミッ
クコンデンサの三次元搭載構造に依れば、長方形のセラ
ミック層と、セラミック層の片長辺に沿う露出部から面
内中央に亘って他長辺に至らない幅の内部電極とを交互
に複数積層し、且つ、セラミック層を隔てて隣り合う内
部電極の露出部を互い違い逆に配置した積層チップ素体
を形成し、各内部電極と交互逆の露出部で電気的に導通
する外部電極を積層チップ素体の相対面に設けた積層セ
ラミックコンデンサを備え、積層セラミックコンデンサ
の積層チップ素体を形成するセラミック層の短辺側を高
さ方向とし、積層セラミックコンデンサを相対する回路
基板の間に挟み込むと共に、外部電極を回路基板の相対
面に設けた互いに異なる回路パターンと各々直に対接さ
せて電気的に接合することにより、外部電極の間隔を短
くしかも部品全体の高さ方向を低く抑えられるから、多
層基板に搭載しても、ランド部の引回しによるトータル
インダクタンスを少なくできて多層基板に形成するラン
ドも簡素化できる。特に、低ＥＳＬで、且つ、低ＥＳＲ
なコンデンサとしてパソコン等の動作周波数が高速化す
る電子機器搭載用に好適で、電子機器の小型化から高さ
方向を低く保って三次元の多層プリント基板に表面実装
するのに好適なものにできる。
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器搭載用に好適で、電子機器の小
型化から高さ方向を低く保って三次元の多層プリント基
板に表面実装するのに適する積層セラミックコンデンサ
の三次元搭載構造に関するものである。 【０００２】 【従来の技術】一般に、パソコン等の電子機器において
は動作周波数が５００ＭＨｚから１ＧＨｚへと高速化が
進んでおり、その電源回路には低ＥＳＬで、且つ、低Ｅ
ＳＲな積層セラミックコンデンサが必要とされている。
また、電子機器の小型化から高さ方向を低く抑えて三次
元のプリント基板等に確実に表面実装可能で所定の特性
も得られる積層セラミックコンデンサが要請されてい
る。 【０００３】従来、積層セラミックコンデンサは、図５
で示すように内部電極１０としてセラミック層１１の片
短辺１１ａに沿う露出部１０ａ，１０ｂから面内中央に
亘って他短辺１１ｂに至らない長さのものを形成し、セ
ラミック層１１を隔てて隣り合う内部電極１０の露出部
１０ａ，１０ｂを互い違い逆側に配置し、長方形のセラ
ミック層１１と複数交互に積層形成した積層チップ素体
を部品本体として構成されている。 【０００４】その積層セラミックコンデンサは、図６で
示すように各内部電極１０と交互逆の各露出部１０ａ，
１０ｂで電気的に導通する外部電極１２，１３を積層チ
ップ素体の両端部に設け、この外部電極１２，１３を回
路基板１４の板面より直立方向に位置させて部品全体を
回路基板１４の板面上に載置し、外部電極１２，１３の
側面と回路パターン１５，１６のランド部とを半田盛り
１７ａ，１７ｂで接合固定することにより表面実装され
ている。 【０００５】その積層セラミックコンデンサでは、内部
電極１０が片方の外部電極１２（１３）から他方の外部
電極１３（１２）に向って細長く延び、セラミック層１
１を隔て隣り合う内部電極１０の重なり長さが長く、且
つ、外部電極の引出し部までの距離が長くなるから、イ
ンダクタンス成分が大きくなる。これに加えて、外部電
極１２，１３の間が長いため、回路基板１４に形成する
回路パターン１５，１６が長くなり、ランド部の引回し
が長くなることによりインダクタンス成分に影響を与え
る。 【０００６】特に、三次元の多層プリント基板に表面実
装すると、部品全体の高さ方向を低く抑えられないばか
りでなく、上部位置のランド部と下部位置のランド部と
で構成される回路パターンが長くなるため、ランド部の
引回しが長くなってインダクタンス成分に影響を与える
こととなり、ノイズの発生を避けられない。また、ＥＳ
Ｌを低くし、例えば、半導体等の端子近傍に表面実装搭
載すると、三次元のプリント基板等に実装時におけるラ
ンド部の引回しによるインダクタンス成分の影響を無視
できないところから平面実装には適さない。 【０００７】上述した積層セラミックコンデンサの他
に、セラミック層の片長辺に沿う露出部から面内中央に
亘って他長辺に至らない幅の内部電極を設け、各内部電
極と積層するセラミック層を隔てて隣り合う内部電極の
露出部を交互逆に配置した積層チップ素体を形成し、各
内部電極を交互逆の露出部で電気的に導通する外部電極
を積層チップ素体の両側部に設けた積層セラミックコン
デンサが提案されている（特開平９−１４８１７４
号）。 【０００８】その積層セラミックコンデンサは、上述し
たものと同様に、外部電極を回路基板の板面より直立方
向に位置させて部品全体を回路基板の板面上に載置し、
外部電極の側面と回路パターンのランド部とを半田盛り
で接合固定する表面実装用として提案されている。この
積層セラミックコンデンサでは、外部電極の間隔をセラ
ミック層の短辺幅相当と狭くできるが、部品全体の高さ
方向が各層の積層方向に相当するため、各層の積層数如
何によって部品全体の高さ方向を低く抑えることができ
ない。 【０００９】 【発明が解決しようとする課題】本発明は、外部電極の
間隔を狭くし、低ＥＳＬで、且つ、低ＥＳＲなコンデン
サとしてパソコン等の動作周波数が高速化する電子機器
搭載用に好適で、電子機器の小型化から部品全体の高さ
方向を低く抑えられる積層セラミックコンデンサの三次
元搭載構造を提供することを目的とする。 【００１０】 【課題を解決するための手段】本発明に係る積層セラミ
ックコンデンサの三次元搭載構造においては、長方形の
セラミック層と、セラミック層の片長辺に沿う露出部か
ら面内中央に亘って他長辺に至らない幅の内部電極とを
交互に複数積層し、且つ、セラミック層を隔てて隣り合
う内部電極の露出部を互い違い逆に配置した積層チップ
素体を形成し、各内部電極と交互逆の露出部で電気的に
導通する外部電極を積層チップ素体の相対面に設けた積
層セラミックコンデンサを備え、上記積層セラミックコ
ンデンサの積層チップ素体を形成するセラミック層の短
辺側を高さ方向とし、積層セラミックコンデンサを相対
する回路基板の間に挟み込むと共に、外部電極を回路基
板の相対面に設けた互いに異なる回路パターンと各々直
に対接させて電気的に接合することにより構成されてい
る。 【００１１】 【発明の実施の形態】以下、図１〜図４を参照して説明
すると、図示実施の形態は、図１で示すように所定パタ
ーンの内部電極１と長方形のセラミック層２とを交互に
複数積層させて積層チップ素体を形成し、その積層チッ
プ素体の内部電極１と電気的に導通する外部電極３，４
を積層チップ素体の所定面に設けた三次元搭載用積層セ
ラミックコンデンサを備えることにより構成されてい
る。 【００１２】その積層セラミックコンデンサの内部電極
１は、Ｎｉ等の導電性ペーストをセラミックグリーンシ
ートのシート面に塗布，焼付処理することによりＮｉ若
しくはＮｉ合金層で形成されている。また、卑金属のＣ
ｕ，貴金属のＰｄ若しくはＰｄ−Ａｇ合金層によっても
できる。セラミック層２は、チタン酸バリウム系，チタ
ン系，ジルコン酸系等のセラミック材料を主成分とする
セラミックペーストをベースフィルムのフィルム面上に
塗布してから焼成，燒結処理することにより形成されて
いる。 【００１３】その内部電極１は、図２で示すようにセラ
ミック層２の片長辺２ａに沿う露出部１ａ，１ｂから面
内中央に亘って他長辺２ｂに至らない幅に設けられてい
る。また、各内部電極１と積層するセラミック層２を隔
て隣り合う内部電極１の露出部１ａ，１ｂを交互逆に配
置させてセラミック層２と複数積層することから積層チ
ップ素体として形成されている。 【００１４】図示実施の形態では、内部電極１としてセ
ラミック層２の短辺２ｃ，２ｄ寄りを除く電極パターン
のものを示したが、その内部電極１はセラミック層２の
他長辺２ｂ側を除いてセラミック層２の略全面に亘るよ
うにも設けられる。最外層には、内部電極１を設けない
セラミック層を保護層として積層される。 【００１５】その積層チップ素体を部品本体とし、セラ
ミック層２の短辺２ｃ，２ｄを高さ方向ｈとし、セラミ
ック層の積層方向を幅方向とし、各内部電極１を交互逆
の露出部１ａ，１ｂで電気的に導通する外部電極３，４
を積層チップ素体の相対面に設け、この外部電極３，４
を回路基板の異なる回路パターンと各々直に対接させて
電気的に接合する三次元搭載用の積層セラミックコンデ
ンサとして構成されている。 【００１６】その外部電極３，４は、Ｃｕペーストを塗
布，乾燥させて下地層とし、Ｎｉ及びＳｎのメッキ層を
下地層に被着することにより形成できる。この外部電極
３，４は、内部電極１の露出部１ａ，１ｂが位置する積
層チップ素体の端面全面に形成するとよい。また、多層
基板のランド形状により、外部電極３，４の広さを設定
するため、内部電極１の露出部１ａ，１ｂが位置する積
層チップ素体の端面に対して少なくとも５０％以上の面
積を保つよう形成される。 【００１７】その三次元搭載用の積層セラミックコンデ
ンサとしては、具体的には高さ０．５±０．１ｍｍ、幅
０．８±０．１ｍｍ、長さ１．６±０．１ｍｍの大きさ
に構成できる。セラミック層一層分としては、厚み４μ
ｍで、形状的には短辺０．５±０．１ｍｍ、長辺０．８
±０．１ｍｍの大きさに形成できる。内部電極は厚み
１．５〜２．０μｍに形成し、積層数は１６０層で、静
電容量値は０．２２μＦで、外部電極の間隔はセラミッ
ク層の短辺に相当する幅の０．５±０．１ｍｍに設定で
きる。 【００１８】その積層セラミックコンデンサＣは、図３
で示すような半導体装置Ｄを備える電源回路において相
対する回路基板５，６の間に挟み込むと共に、外部電極
３，４を回路基板５，６の相対面に設けた互いに異なる
回路パターン７，８と各々直に対接させて+極／−極
（ＧＮＤ）として電気的に接合することにより三次元搭
載される。この三次元搭載構造では、部品全体の高さ方
向ｈを低く抑えられしかも回路基板５，６の相対間隔を
狭く保てるため、ランド部の引回しが長くなることによ
るインダクタンス成分の影響を少なくできる。 【００１９】その三次元搭載の他に、図４に示す如く半
導体装置Ｄの端子と積層セラミックコンデンサＣの一方
の外部電極３を半田９で接続し、他方の外部電極４を抉
り貫かれた回路基板５の開口内で回路パターン７と電気
的に接続することにより組付け搭載できる。この回路パ
ターンのインダクタンスを低減させるに、ＥＳＬ値は１
０〜２０ｐＨ、ＥＳＲ値は５〜７ｍΩと低い積層セラミ
ックコンデンサＣを回路基板５に埋め込むと、ランド部
のインダクタンス成分を無視できる。 【００２０】静電容量値が０．２２μＦの積層セラミッ
クコンデンサを備え、従来例の実装構造と、本発明の三
次元搭載構造とによる積層セラミックコンデンサのＥＳ
Ｌ及びＥＳＲを比較すると、従来例による場合を１００
％すると、本発明による場合は２〜３％と低くできた。 【００２１】それは、本発明による外部電極３，４の間
隔幅が短く、部品全体の高さ方向を低く抑えられ、ま
た、外部電極３，４が幅広で表面実装し易いため、多層
基板に搭載しても、ランド部の引回しによるトータルイ
ンダクタンスを少なくでき、多層基板に形成するランド
も簡素化できるからである。 【００２２】 【発明の効果】以上の如く、本発明に係る積層セラミッ
クコンデンサの三次元搭載構造に依れば、長方形のセラ
ミック層と、セラミック層の片長辺に沿う露出部から面
内中央に亘って他長辺に至らない幅の内部電極とを交互
に複数積層し、且つ、セラミック層を隔てて隣り合う内
部電極の露出部を互い違い逆に配置した積層チップ素体
を形成し、各内部電極と交互逆の露出部で電気的に導通
する外部電極を積層チップ素体の相対面に設けた積層セ
ラミックコンデンサを備え、積層セラミックコンデンサ
の積層チップ素体を形成するセラミック層の短辺側を高
さ方向とし、積層セラミックコンデンサを相対する回路
基板の間に挟み込むと共に、外部電極を回路基板の相対
面に設けた互いに異なる回路パターンと各々直に対接さ
せて電気的に接合することにより、外部電極の間隔を短
くしかも部品全体の高さ方向を低く抑えられるから、多
層基板に搭載しても、ランド部の引回しによるトータル
インダクタンスを少なくできて多層基板に形成するラン
ドも簡素化できる。特に、低ＥＳＬで、且つ、低ＥＳＲ
なコンデンサとしてパソコン等の動作周波数が高速化す
る電子機器搭載用に好適で、電子機器の小型化から高さ
方向を低く保って三次元の多層プリント基板に表面実装
するのに好適なものにできる。
【図面の簡単な説明】
【図１】本発明に係る三次元搭載構造を適用する積層セ
ラミックコンデンサの斜視図である。 【図２】図１の積層セラミックコンデンサを構成する内
部電極のパターン形状を示す説明図である。 【図３】本発明に係る積層セラミックコンデンサの三次
元搭載構造を多層基板における挟込み搭載構造で示す説
明図である。 【図４】別の例に係る積層セラミックコンデンサの三次
元搭載を多層基板における埋込み搭載構造で示す説明図
である。 【図５】従来例に係る積層セラミックコンデンサを構成
する内部電極のパターン形状を示す説明図である。 【図６】従来例に係る積層セラミックコンデンサの実装
構造を示す説明図である。 【符号の説明】 Ｃ 積層セラミックコンデンサ １ 内部電極 １ａ，１ｂ 内部電極の露出部 ２ セラミック層 ２ａ，２ｂ セラミック層の長辺 ２ｃ，２ｄ セラミック層の短辺 ３，４ 外部電極 ５，６ 回路基板 ７，８ 回路パターン ｈ 部品全体の高さ方向
ラミックコンデンサの斜視図である。 【図２】図１の積層セラミックコンデンサを構成する内
部電極のパターン形状を示す説明図である。 【図３】本発明に係る積層セラミックコンデンサの三次
元搭載構造を多層基板における挟込み搭載構造で示す説
明図である。 【図４】別の例に係る積層セラミックコンデンサの三次
元搭載を多層基板における埋込み搭載構造で示す説明図
である。 【図５】従来例に係る積層セラミックコンデンサを構成
する内部電極のパターン形状を示す説明図である。 【図６】従来例に係る積層セラミックコンデンサの実装
構造を示す説明図である。 【符号の説明】 Ｃ 積層セラミックコンデンサ １ 内部電極 １ａ，１ｂ 内部電極の露出部 ２ セラミック層 ２ａ，２ｂ セラミック層の長辺 ２ｃ，２ｄ セラミック層の短辺 ３，４ 外部電極 ５，６ 回路基板 ７，８ 回路パターン ｈ 部品全体の高さ方向
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(56)参考文献 特開 平８−56064（ＪＰ，Ａ)
特開 平11−67585（ＪＰ，Ａ)
特開 平２−256216（ＪＰ，Ａ)
実開 平５−4451（ＪＰ，Ｕ)
実開 昭61−65737（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01G 4/00 - 4/42
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 長方形のセラミック層と、セラミック層
の片長辺に沿う露出部から面内中央に亘って他長辺に至
らない幅の内部電極とを交互に複数積層し、且つ、セラ
ミック層を隔てて隣り合う内部電極の露出部を互い違い
逆に配置した積層チップ素体を形成し、各内部電極と交
互逆の露出部で電気的に導通する外部電極を積層チップ
素体の相対面に設けた積層セラミックコンデンサを備
え、 上記積層セラミックコンデンサの積層チップ素体を形成
するセラミック層の短辺側を高さ方向とし、積層セラミ
ックコンデンサを相対する回路基板の間に挟み込むと共
に、外部電極を回路基板の相対面に設けた互いに異なる
回路パターンと各々直に対接させて電気的に接合したこ
とを特徴とする積層セラミックコンデンサの三次元搭載
構造。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32689099A JP3531860B2 (ja) | 1999-11-17 | 1999-11-17 | 積層セラミックコンデンサの三次元搭載構造 |
| US09/611,310 US6292351B1 (en) | 1999-11-17 | 2000-07-06 | Multilayer ceramic capacitor for three-dimensional mounting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32689099A JP3531860B2 (ja) | 1999-11-17 | 1999-11-17 | 積層セラミックコンデンサの三次元搭載構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001143954A JP2001143954A (ja) | 2001-05-25 |
| JP3531860B2 true JP3531860B2 (ja) | 2004-05-31 |
Family
ID=18192897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32689099A Expired - Fee Related JP3531860B2 (ja) | 1999-11-17 | 1999-11-17 | 積層セラミックコンデンサの三次元搭載構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531860B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102013102278A1 (de) | 2013-03-07 | 2014-09-11 | Epcos Ag | Kondensatoranordnung |
-
1999
- 1999-11-17 JP JP32689099A patent/JP3531860B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001143954A (ja) | 2001-05-25 |
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