JP2008078664A - 積層型チップキャパシタ - Google Patents

Abstract

【課題】積層型チップキャパシタに関する。
【解決手段】本発明による積層型チップキャパシタは、複数の誘電体層が積層されて形成され、相互対向する第１及び第２側面と相互対向する第３及び第４側面を有するキャパシタ本体と、上記キャパシタ本体内で上記誘電体層によって分離されて積層された複数の内部電極層と、上記第１側面に形成された一つ以上の第１外部電極と、上記第２側面に形成された一つ以上の第２外部電極とを含む。上記第１外部電極と第２外部電極は相互オフセットされるよう配置されて上記第１側面の長さ方向に所定の間隔だけ離隔されている。
【選択図】図２

Description

本発明は、積層型チップキャパシタに関するもので、特に小型化に適合し対向の側面上の外部電極間ショートの可能性が防止された高信頼性の積層型チップキャパシタに関する。

積層型チップキャパシタは、ＬＳＩの電源回路などの高周波回路内に配置されるデカップリングキャパシタとして有用に用いられている。電源回路を安定化させるためには、積層型チップキャパシタのＥＳＬ（ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｉｎｄｕｃｔａｎｃｅ：等価直列インダクタンス）がより低くなるべきであり、並列連結された多数のキャパシタが使用できるようキャパシタの小型化が求められる。このような要求は電子装置の高周波、高電流化の傾向に伴ってさらに増加している。

高速ＭＰＵ（ｍｉｃｒｏ ｐｒｏｃｅｓｓｏｒ ｕｎｉｔ）のパッケージに使用されるデカップリングキャパシタとしては、２端子及び多端子の積層型チップキャパシタがある。またＥＭＩフィルターなどに使用される３端子貫通積層型チップキャパシタもデカップリングキャパシタとして利用可能である。このような２端子、３端子または多端子の積層型チップキャパシタにおいて、小型化及び低ＥＳＬ化の要求が増加するにつれ、対向側面の外部電極間のショート不良が発生する問題がある。

図１ａは、２端子の低インダクタンスセラミックキャパシタを表した斜視図である。図１ａを参照すると、キャパシタ１０はキャパシタ本体１１と２つの外部電極１３，１４を含む。キャパシタ本体１１は複数の誘電体層が積層されて形成されたものである。キャパシタ本体１１の内部には、誘電体層によって分離され外部電極１３，１４と連結された複数の内部電極（未図示）が積層されている。２つの外部電極１３，１４は相互対向する側面Ｂ１，Ｂ２に形成されている。

低ＥＳＬ化のためには相対的に広い面積の側面Ｂ１，Ｂ２に外部電極１３，１４を塗布することが有利である。側面Ｂ１，Ｂ２に外部電極を塗布する時、塗布工程方式の特性により外部電極１３，１４がキャパシタ本体の上面Ａ１にまで延長される。キャパシタが小型化されることにより、上面Ａ１での外部電極１３，１４間の離隔距離ｄが段々短くなり、外部電極１３，１４間のショート（ｅｌｅｃｔｒｉｃａｌ ｓｈｏｒｔ）の可能性が高くなる。特に、外部電極の塗布工程上の限界により上面Ａ１での各外部電極１３，１４の延長の長さが０．１〜０．２ｍｍ程度であることを踏まえると、上面Ａ１での外部電極間のショートの可能性により０３０６サイズ（０．３ｍｍの幅Ｗ、０．６ｍｍの長さＬ）の小型化された２端子積層型チップキャパシタの開発が非常に困難となる。また、開発者以外の使用者の観点でも、非常に隣接した外部電極を有する積層型チップキャパシタをＰＣＢ（ｐｒｉｎｔ ｃｉｒｃｕｉｔ ｂｏａｒｄ）の上に実装することは非常に困難である。実装位置の微細な誤差によっても深刻な不良をもたらすことがあるためである。このような問題は、多端子及び３端子貫通キャパシタでも同様に発生する。

図１ｂは、多端子積層型チップキャパシタの斜視図である。図１ｂを参照すると、キャパシタ２０はキャパシタ本体２１と複数の外部電極２３，２４を含む。４個の外部電極２３と他の４個の外部電極２４は相互対向する側面Ｂ１，Ｂ２上に配置されている。本体２１の内部にはリードを通して外部電極２３，２４と連結される内部電極（未図示）が積層されている。

低ＥＳＬ化及び小型化によって上面Ａ１での対向側面Ｂ１，Ｂ２上の外部電極２３，２４間の離隔距離ｄ'は短くなり、これにより外部電極２３，２４間のショートの可能性はさらに高くなる。特に、多端子キャパシタ２０が１６０８サイズから１００５サイズに小型化され、また０６０３サイズ（０．６ｍｍの長さＬ'及び０．３ｍｍの幅Ｗ'）に小型化される場合、このような外部電極間のショートの可能性は非常に高くなる。異なる極性の外部電極がショートすると、正常のキャパシタの動作が期待できなくなる。

図１ｃは、３端子貫通積層型チップキャパシタの斜視図である。図１ｃを参照すると、キャパシタ３０はキャパシタ本体３１と外部電極３３，３４，３５，３６を含む。一極性の外部電極３３，３４が相互対向する２つの側面Ｂ１，Ｂ２に配置され、他の一極性の外部電極３５，３６が相互対向する残りの２つの側面Ｃ１，Ｃ２に配置されている。このような３端子キャパシタは、ＥＭＩフィルター用として用いられるだけでなく、デカップリング用として用いられることが出来る。

３端子貫通キャパシタ３０においても、１００５サイズから０６０３サイズ（０．６ｍｍの長さＬ''及び０．３ｍｍの幅Ｗ''）に小型化される場合、上面Ａ１での外部電極３３，３４間の離隔距離ｄ''は短くなり、これにより外部電極３３，３４間のショートの可能性は非常に高くなる。このような外部電極３３，３４間のショート現象はキャパシタの特性を劣化させることがある。

本発明は、上記の問題点を解決するためのもので、その目的は、キャパシタ本体の対向側面上に配置された外部電極間のショートの可能性を効果的に低減させることにより、小型化に適合し高い信頼性を有する積層型チップキャパシタを提供することにある。

上述の技術的課題を達成すべく、本発明による積層型チップキャパシタは、
複数の誘電体層が積層されて形成され、相互対向する第１及び第２側面と相互対向する第３及び第４側面を有するキャパシタ本体と、
上記キャパシタ本体内で上記誘電体層によって分離され積層された複数の内部電極層と、
上記第１側面に形成された一つ以上の第１外部電極と、
上記第２側面に形成された一つ以上の第２外部電極とを含み、
上記第１外部電極と第２外部電極は相互オフセットされるよう配置されて上記第１側面の長さ方向に所定の間隔だけ離隔されている。

好ましくは、上記第３側面（または第４側面）の長さは上記第１側面（または第２側面）の長さより短い。

本発明の一実施形態によると、上記積層型チップキャパシタは２端子積層型チップキャパシタである。この場合、上記複数の内部電極は複数の第１及び第２内部電極を含み、上記第１内部電極と第２内部電極は相互交代に配置され、上記第１内部電極のそれぞれは第１側面に延長されて第１外部電極に連結されたリードを有し、上記第２内部電極のそれぞれは第２側面に延長されて第２外部電極に連結されたリードを有することが出来る。

上記２端子積層型チップキャパシタにおいて、上記第１側面に延長された第１内部電極のリードは上記第３側面にも延長され、上記第２側面に延長された第２内部電極のリードは上記第４側面にも延長されることが出来る。この場合、第１外部電極は第３側面に延長され第２外部電極は第４側面に延長されることが出来る。

本発明の他の実施形態によると、上記積層型チップキャパシタは４端子以上の多端子積層型チップキャパシタである。この場合、上記複数の内部電極は複数の第１及び第２内部電極を含み、上記第１内部電極と第２内部電極は相互交代に配置され、上記第１内部電極のそれぞれは一極性の外部電極に連結される一つ以上のリードを有し、上記第２内部電極のそれぞれは他極性が外部電極に連結される一つ以上のリードを有することが出来る。好ましくは、第１内部電極のリードは第２内部電極のリードと隣接して交代に配置される。

上記多端子積層型チップキャパシタは４端子積層型チップキャパシタであることが出来る。この場合、上記第１側面には相違する極性を有する２つの第１外部電極が配置され、上記第２側面には相違する極性を有する２つの第２外部電極が配置されることが出来る。また、上記内部電極のそれぞれは第１側面に延長された一つのリードと第２側面に延長された他の一つのリードを有することが出来る。

また上記多端子積層型チップキャパシタは８端子積層型チップキャパシタであることが出来る。この場合、上記第１側面には４個の第１外部電極−２つの第１外部電極は第１極性を有し残りの２つの第１外部電極は第２極性を有する−が配置され、上記第２側面には４個の第２外部電極−２つの第２外部電極は第１極性を有し残りの２つの第２外部電極は第２極性を有する−が配置されることが出来る。また、上記内部電極のそれぞれは第１側面に延長された２つのリードと第２側面に延長された他の２つのリードを有することが出来る。

上記多端子積層型チップキャパシタは４端子、８端子の他にも６端子、１０端子などの他の数の端子を有することも出来る。

本発明のさらに他の実施形態によると、上記積層型チップキャパシタは３端子貫通積層型チップキャパシタである。この場合、上記積層型チップキャパシタは、相互対向する上記第３及び第４側面にそれぞれ形成された第３外部電極及び第４外部電極をさらに含む。上記第１及び第２外部電極は一極性を有し、第３及び第４外部電極は他極性を有する。

上記３端子貫通積層型チップキャパシタにおいて、上記複数の内部電極は複数の第１及び第２内部電極を含み、上記第１内部電極と第２内部電極は相互交代に配置され、上記第１内部電極のそれぞれは第１及び第２側面に延長されて第１及び第２外部電極にそれぞれ連結された第１及び第２リードを有し、第２内部電極のそれぞれは第３及び第４側面に延長されて第３及び第４外部電極と連結される。

本発明によると、外部電極間のショートの可能性を効果的に減少させることが出来る。これによってキャパシタを小型化することが容易になり、電源回路などに多数のキャパシタをデカップリング用として容易に使用できるようになる。また十分低減されたＥＳＬを具現することができる。

以下、添付の図面を参照に本発明の実施形態を説明する。しかし、本発明の実施形態は様々な形態に変形することができ、本発明の範囲が以下に説明する実施形態に限定されるのではない。本発明の実施形態は当業界で平均的な知識を有している者に本発明をより完全に説明するために提供されるものである。従って、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがあり、図面上の同一符号で表される要素は同一要素である。

図２は本発明の一実施形態による積層型チップキャパシタの斜視図で、図３ａ、３ｂは図２のキャパシタの内部電極構造を表す。特に、本実施形態は２端子の低インダクタンスセラミックキャパシタ（２−Ｔｅｒｍｉｎａｌ Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）を表す。図２を参照すると、キャパシタ１００はキャパシタ本体１０１と２つの外部電極１０３，１０４を含む。キャパシタ本体１０１は複数の誘電体層の積層によって形成され、本体１０１の内部には複数の内部電極１２３，１２４が配置されている（図３参照）。外部電極１０３，１０４は本体１０１の相互対向する第１及び第２側面Ｂ１，Ｂ２に配置されており、本体１０１の上面Ａ１に延長されている。

図３を参照すると、複数の内部電極１２３，１２４は誘電体層１２１，１２２上に形成され、第１内部電極１２３と第２内部電極１２４に分けられる。第１内部電極１２３は第１側面Ｂ１に延長されたリード１２３ａを通して一極性（例えば、＋極性）の第１外部電極１０３と連結される。第２内部電極１２４は第２側面Ｂ２に延長されたリード１２４ａを通して他極性（例えば、−極性）の第２外部電極１０４と連結される。隣接した第１及び第２内部電極１２３，１２４は誘電体層１２１または１２２によって分離され一つのキャパシタ要素を成す。

図２に図示された通り、キャパシタ本体１０１の第３または第４側面Ｃ１またはＣ２の長さＷａが第１または第２側面Ｂ１またはＢ２の長さＬａより短い。即ち、第１側面Ｂ１と第２側面Ｂ２間の距離Ｗａが第３側面Ｃ１と第４側面Ｃ２間の距離Ｌａに比べて小さい。従って、第１側面Ｂ１と第２側面Ｂ２に外部電極１０３，１０４を配置すると、電流経路が短くなりキャパシタの全体的なＥＳＬが低くなる効果が得られる。しかし、外部電極を有する対向側面Ｂ１，Ｂ２間の距離が短すぎると、前述の通り本体の上面Ａ１から外部電極１０３，１０４間のショートの危険性が高くなる。本発明は外部電極の配置構造を変えることにより、このようなショートの危険性を効果的に低減させる長所を提供する。

図２に図示された通り、第１側面Ｂ１に形成された第１外部電極１０３と第２側面Ｂ２に形成された第２外部電極１０４は、相互オフセッされるよう配置されている。外部電極のオフセット配置によって、第１外部電極１０３と第２外部電極１０４は第１側面Ｂ１の長さ方向（Ｙ方向）に所定の間隔ａだけ離隔される。これによって対向側面Ｂ１，Ｂ２上の外部電極１０３，１０４は相互対向する位置から完全に外れることになり、本体１０１の上面Ａ１での外部電極１０３，１０４間のショートの可能性は著しく減ることになる。特に、０５１０サイズ（Ｗａ＝０．５ｍｍ、Ｌａ＝１．０ｍｍ）から０３６０サイズ（Ｗａ＝０．３ｍｍ、Ｌａ＝０．６ｍｍ）に小型化が求められる場合、ショートによる不良の危険性を減らすことにより、０３６０サイズの２端子の低インダクタンスセラミックキャパシタの製造及び使用が容易になる。

図４は図２の変形例であって、２端子の低インダクタンスセラミックキャパシタ１００'を表し、図５ａ、５ｂは図４のキャパシタの内部電極構造を表す。図４の実施形態では、内部電極のリードが隣接した２つの側面に連続して延長されることで、広い幅を有することになる。リードの広い幅はＥＳＬをさらに低減させる。

図４を参照すると、キャパシタ本体１０１'の相互対向する第１及び２側面Ｂ１，Ｂ２には、第１及び第２外部電極１０３'，１０４'がそれぞれ形成されている。第１外部電極１０３'は第３側面Ｃ１にまで延長され、第２外部電極１０４'は第４側面Ｃ２にまで延長されている。これによって外部電極１０３'，１０４'は広い面積を有することになる。広い面積の外部電極１０３'，１０４'は広い幅のリード（図５の１２３ａ'及び１２４ａ'参照）と共にＥＳＬの減少に寄与する。

図５を参照すると、第１内部電極１２３'は、誘電体層１２１上に形成されて第１側面Ｂ１及び第３側面Ｃ１に延長された一つのリード１２３ａ'を有する。広い幅のリード１２３ａ'を通して第１内部電極１２３'は第１外部電極１０３'に連結される。第２内部電極１２４'は誘電体層１２２上に形成され第２側面Ｂ２及び第４側面Ｃ２に延長された一つのリード１２４ａ'を有する。広い幅のリード１２４ａ'を通して第２内部電極１２４'は第２外部電極１０４'に連結される。

この実施形態においても、対向側面Ｂ１，Ｂ２上の第１及び第２外部電極１０３'，１０４'はオフセットされるよう配置され、第１側面Ｂ１の長さ方向（Ｙ方向）に所定の間隔ａ'だけ離隔される。従って、外部電極１０３'，１０４'間のショートの可能性が減ることになる。さらに、それぞれのリード１２３ａ'，１２４ａ'が隣り合う２側面にわたって延長されることで、広い幅を有することになり、これによってキャパシタ１００'全体のＥＳＬはさらに低減する。

図６は、本発明の一実施形態による多端子積層型チップキャパシタの外形を表した斜視図で、図７ａ、７ｂは図６のキャパシタの内部電極構造を表した平面図である。この実施形態は４端子キャパシタに該当するが、本発明はこれに限定されず、６端子、８端子、１０端子などさらに多い端子数のキャパシタにも適用することが出来る。

図６を参照すると、キャパシタ２００は、キャパシタの本体２０１と４個の外部電極２０３ａ，２０３ｂ，２０４ａ，２０４ｂを含む。第１側面Ｂ１には相違する極性の２つの第１外部電極２０３ａ，２０４ａが配置され、第１側面Ｂ１に対向する第２側面Ｂ２には相違する極性の２つの第２外部電極２０３ｂ，２０４ｂが配置されている。

図７を参照すると、第１内部電極２２３は誘電体層２２１上に形成され、第１側面に延長されたリード２２３ａと第２側面に延長されたリード２２３ｂを有する。第２内部電極２２４は誘電体層２２２上に形成され、第１側面に延長されたリード２２４ａと第２側面に延長されたリード２２４ｂを有する。第１内部電極２２３のリード２２３ａ，２２３ｂは一極性を有する外部電極２０３ａ，２０３ｂに連結され、第２内部電極２２４のリード２２４ａ，２２４ｂは他極性を有する外部電極２０４ａ，２０４ｂに連結される。キャパシタ本体２０１内にはこのような第１及び第２内部電極２２３，２２４が交代に積層されている。

図７に図示された通り、第１内部電極２２３のリード２２３ａ，２２３ｂは、第２内部電極２２４のリード２２４ａ，２２４ｂと隣接して交代に配置されている。このように相違する極性のリード（例えば２２３ａ、２２４ａ）が相互隣接して交代に配置されることで、高周波電流により発生した磁束が隣接したリード２２３ａ，２２４ａの間で相殺され、これによってＥＳＬが減少する。

図６に図示された通り、第１側面Ｂ１上の第１外部電極２０３ａ，２０４ａと第２側面Ｂ２上の第２外部電極２０４ｂ，２０３ｂはオフセットされるよう配置され、第１側面の長さ方向（Ｙ方向）に所定の間隔ｂだけ離隔されている。従って、本実施形態においても対向側面上の外部電極間のショートの可能性が抑制される。特に、多端子積層型チップキャパシタの１６０８サイズ（Ｌｂ＝１．６ｍｍ、Ｗｂ＝０．８ｍｍ）が１００５サイズ（Ｌｂ＝１．０ｍｍ、Ｗｂ＝０．５ｍｍ）に小型化されたり、または、さらに０６０３サイズ（Ｌｂ＝０．６ｍｍ、Ｗｂ＝０．３ｍｍ）に小型化される場合、本発明によってショートによる不良の危険性を低くすることで、０６０３サイズの多端子の積層型チップキャパシタをより容易に製造及び使用できるようになる。

図８は本発明の他の実施形態による８端子の積層型チップキャパシタの外形を表した斜視図で、図９ａ、９ｂは図８のキャパシタの内部電極構造を表した平面図である。

図８を参照すると、キャパシタ３００はキャパシタ本体３０１と８個の外部電極３０３ａ，３０３ｂ，３０３ｃ，３０３ｄ，３０４ａ，３０４ｂ，３０４ｃ，３０４ｄを含む。第１側面Ｂ１には４個の第１外部電極３０３ａ，３０３ｃ，３０４ｂ，３０４ｄ−２つの第１外部電極３０３ａ，３０３ｃの極性は他の２つの第１外部電極３０４ｂ，３０４ｄの極性と異なる−が配置され、第２側面Ｂ２には４個の第２外部電極３０３ｂ，３０３ｄ，３０４ａ，３０４ｃ−２つの第２外部電極３０３ｂ，３０３ｄの極性は他の２つの第２外部電極３０４ａ，３０４ｃの極性と異なる−が配置されている。

図９を参照すると、第１内部電極３２３は誘電体層３２１上に形成され、第１側面Ｂ１に延長されたリード３２３ａ，３２３ｃと第２側面Ｂ２に延長されたリード３２３ｂ，３２３ｄを有する。第２内部電極３２４は誘電体層３２２上に形成され、第１側面Ｂ１に延長されたリード３２４ｂ，３２４ｄと第２側面Ｂ２に延長されたリード３２４ａ，３２４ｃを有する。第１内部電極３２３のリード３２３ａ，３２３ｂ，３２３ｃ，３２３ｄは一極性を有する外部電極３０３ａ，３０３ｂ，３０３ｃ，３０３ｄに連結され、第２内部電極３２４のリード３２４ａ，３２４ｂ，３２４ｃ，３２４ｄは他極性を有する外部電極３０４ａ，３０４ｂ，３０４ｃ，３０４ｄに連結される。キャパシタ本体３０１内にはこのような第１及び第２内部電極３２３，３２４が交代に積層されている。

図９に図示された通り、第１内部電極３２３のリード３２３ａ，３２３ｂ，３２３ｃ，３２３ｄは第２内部電極３２４のリード３２４ａ，３２４ｂ，３２４ｃ，３２４ｄと隣接して交代に配置される。このように相違する極性のリード（例えば３２３ａ，３２４ｂ）が相互隣接して交代に配置されることにより、高周波電流によって発生した磁束が隣接したリード３２３ａ，３２４ｂの間で相殺され、これによってＥＳＬが減少する。

図８に図示された通り、第１側面Ｂ１上の第１外部電極３０３ａ，３０４ｂ，３０３ｃ，３０４ｄと第２側面Ｂ２上の第２外部電極３０４ａ，３０３ｂ，３０４ｃ，３０３ｄはオフセットされるよう配置され、第１側面の長さ方向（Ｙ方向）に所定の間隔ｃだけ離隔されている。従って、本実施形態でも対向側面上の外部電極間のショートの可能性が抑えられる。特に、８端子の積層型チップキャパシタの１６０８サイズ（Ｌｃ＝１．６ｍｍ、Ｗｃ＝０．８ｍｍ）が１００５サイズ（Ｌｃ＝１．０ｍｍ、Ｗｃ＝０．５ｍｍ）に小型化されたり、または、さらに０６０３サイズ（Ｌｃ＝０．６ｍｍ、Ｗｃ＝０．３ｍｍ）に小型化される場合、本発明によってショートによる不良の危険性を低くすることで、０６０３サイズの８端子の積層型チップキャパシタをより容易に製造及び使用できるようになる。

図１０は本発明の一実施形態による３端子貫通積層型チップキャパシタの斜視図で、図１１ａ、１１ｂは図１０のキャパシタの内部電極構造を表した平面図である。図１０を参照すると、キャパシタ４００はキャパシタ本体４０１と外部電極４０３ａ，４０３ｂ，４０４ａ，４０４ｂを含む。本体４０１の対向する第１及び第２側面Ｂ１，Ｂ２には一極性の第１及び第２外部電極４０３ａ，４０３ｂがそれぞれ配置され、対向する第３及び第４側面Ｃ１，Ｃ２には他極性の第３及び第４外部電極４０４ａ，４０４ｂがそれぞれ配置される−相互対向する側面に形成された外部電極（例えば４０３ａと４０３ｂ）は相互同じ極性を有する−。

図１１を参照すると、誘電体層４２１上に形成された第１内部電極４２３は第１リード４２３ａと第２リード４２３ｂを有する。第１リード４２３ａは第１側面Ｂ１に延長されて第１外部電極４０３ａに連結され、第２リード４２３ｂは第２側面Ｂ２に延長されて第２外部電極４０３ｂに連結される。従って、第１内部電極４２３は第１及び第２リード４２３ａ，４２３ｂを通して一極性の第１及び第２外部電極４０３ａ，４０３ｂに電気的に接続される。誘電体層４２２上に形成された第２内部電極４２４は第３及び第４側面Ｃ１，Ｃ２に延長されて他極性の第３及び第４外部電極４０４ａ、４０４ｂに連結される。キャパシタ本体４０１内には、このような第１及び第２内部電極４２３，４２４が交代に積層されている。

図１０に図示された通り、第１側面Ｂ１上の第１外部電極４０３ａと第２側面Ｂ２上の第２外部電極４０３ｂはオフセットされるよう配置され、第１側面Ｂ１の長さ方向（Ｙ方向）に所定の間隔ｅだけ離隔されている。従って、本実施形態においても対向側面上の外部電極間のショートの可能性が抑えられる。特に、３端子貫通積層型チップキャパシタが０６０３サイズに小型化される場合、本発明によってショートによる不良の危険性を低くすることにより、０６０３サイズの３端子の貫通積層型チップキャパシタをより容易に製造及び使用できるようになる。

本実施形態によると、外部電極間のショートの可能性を減らすだけでなく、同じサイズにおいても従来に比べてＥＳＬをさらに低減させることが出来る。これは、後述のように、種々の電流経路のうち何れか一つの電流経路が特に短くなるためである。

図１２ａは本実施形態による３端子貫通積層型チップキャパシタ（図１０、１１参照）の電流経路を概略的に表し、図１２ｂは従来の技術による３端子貫通積層型チップキャパシタ（図１ｃ参照）の電流経路を概略的に表したものである。

図１２に図示された通り、本実施形態のキャパシタ４００では、第１及び第３外部電極４０３ａ，４０４ａ間の電流経路ｌ_１が第２及び第３外部電極４０３ｂ，４０４ａ間の電流経路ｌ_２に比べて特に短い。これに対して従来のキャパシタ３０では２つの電流経路ｌ_３，ｌ_４が類似な長さを有する。２つのキャパシタ４００，３０が同一サイズである場合、経路ｌ_１は経路ｌ_３またはｌ_４より短い。２つの電流経路によるインダクタンスが相互並列に連結されている場合、全体インダクタンスは最も短い電流経路によるインダクタンスより小さい。従って、類似な長さの電流経路ｌ_３，ｌ_４を有するキャパシタ３０に比べて、相違する長さの電流経路ｌ_１，ｌ_２を有するキャパシタ４００の方がより低減されたＥＳＬを表す。

本発明者は本発明の積層型チップキャパシタのＥＳＬの適合性を確認するため、０３０６サイズの２端子積層型チップキャパシタ（実施例：図２参照）に対するＥＳＬシミュレーション実験を行った。比較のため、従来構造による０６０３サイズの２端子積層型チップキャパシタ（従来例：図１ａ参照）についてもＥＳＬシミュレーションでＥＳＬを測定した。下記の表はその結果を示したものである。

上記の表１に示されたとおり、実施例によると、従来例に比べて約１７％のＥＳＬの低減効果が得られた。このように、十分低いＥＳＬを具現することができるだけでなく、０３０６サイズ（またはそれより小さいサイズ）のように非常に小型化された場合であっても、外部電極間のショートの可能性は著しく減ることになる。相互対向する（オフセットされない）外部電極を有する０３０６サイズの２端子キャパシタは、上記実施例のＥＳＬよりは小さいＥＳＬを表すものと予想されるが、外部電極間のショートの可能性によりその製造自体が困難であり、歩留まりが非常に落ちる。これに対して実施例のキャパシタは十分小さいＥＳＬを具現しつつも外部電極間のショートの可能性が小さいため、その製造と使用が容易である。

本発明は上述の実施形態及び添付の図面により限定されず、添付の請求範囲により限定する。請求範囲に記載された本発明の技術的思想を外れない範囲内で様々な形態の置換、変形及び変更が可能ということは当技術分野の通常の知識を有している者には自明である。

２端子積層型チップキャパシタの外形を表した斜視図である。 多端子積層型チップキャパシタの外形を表した斜視図である。 ３端子貫通積層型チップキャパシタの外形を表した斜視図である。 本発明の一実施形態による２端子積層型チップキャパシタの外形を表した斜視図である。 図２の積層型チップキャパシタの内部電極構造を表した平面図である。 図２の積層型チップキャパシタの内部電極構造を表した平面図である。 図２のキャパシタの変形例による２端子積層型チップキャパシタの外形を表した斜視図である。 図４の積層型チップキャパシタの内部電極構造を表した平面図である。 図４の積層型チップキャパシタの内部電極構造を表した平面図である。 本発明の一実施形態による多端子積層型チップキャパシタの外形を表した斜視図である。 図６の積層型チップキャパシタの内部電極構造を表した平面図である。 図６の積層型チップキャパシタの内部電極構造を表した平面図である。 本発明の他の実施形態による多端子積層型チップキャパシタの外形を表した斜視図である。 図８の積層型チップキャパシタの内部電極構造を表した平面図である。 図８の積層型チップキャパシタの内部電極構造を表した平面図である。 本発明の一実施形態による３端子貫通積層型チップキャパシタの外形を表した斜視図である。 図１０の積層型チップキャパシタの内部電極構造を表した平面図である。 図１０の積層型チップキャパシタの内部電極構造を表した平面図である。 実施形態及び従来技術による３端子貫通積層型チップキャパシタの電流経路を概略的に表した平面図である。 実施形態及び従来技術による３端子貫通積層型チップキャパシタの電流経路を概略的に表した平面図である。

符号の説明

１００、１００'、２００、３００、４００ 積層型チップキャパシタ
１０１、１０１'、２０１、３０１、４０１ キャパシタ本体
１０３、１０４、２０３ａ、２０３ｂ、２０４ａ、２０４ｂ、３０３ａ、３０３ｂ、３０３ｃ、３０３ｄ、３０４ａ、３０４ｂ、３０４ｃ、３０４ｄ、４０３ａ、４０３ｂ、４０４ａ、４０４ｂ 外部電極
１２１、１２２、２２１、２２２、３２１、３２２、４２１、４２２ 誘電体層
１２３、１２４、１２３'、１２４'、２２３、２２４、３２３、３２４、４２３、４２４ 内部電極
１２３ａ、１２４ｂ、１２３ａ'、１２４ａ'、２２３ａ、２２３ｂ、２２４ａ、２２４ｂ、３２３ａ、３２３ｂ、３２３ｃ、３２３ｄ、３２４ａ、３２４ｂ、３２４ｃ、３２４ｄ、４２３ａ、４２３ｂ リード
Ａ１ キャパシタ本体の上面
Ｂ１、Ｂ２、Ｃ１、Ｃ２ キャパシタ本体の側面

Claims (16)

1. 複数の誘電体層が積層されて形成され、相互対向する第１及び第２側面と相互対向する第３及び第４側面を有するキャパシタ本体と、
   前記キャパシタ本体内で前記誘電体層によって分離されて積層された複数の内部電極層と、
   前記第１側面に形成された一つ以上の第１外部電極と、
   前記第２側面に形成された一つ以上の第２外部電極とを含み、
   前記第１外部電極と第２外部電極は相互オフセットされるよう配置され前記第１側面の長さ方向に所定の間隔だけ離隔されたことを特徴とする積層型チップキャパシタ。
2. 前記第３側面の長さは、前記第１側面の長さより短いことを特徴とする請求項１に記載の積層型チップキャパシタ。
3. 前記積層型チップキャパシタは、２端子積層型チップキャパシタであることを特徴とする請求項１に記載の積層型チップキャパシタ。
4. 前記複数の内部電極は複数の第１及び第２内部電極を含み、
   前記第１内部電極と第２内部電極は相互交代に配置され、
   前記第１内部電極のそれぞれは第１側面に延長され第１外部電極に連結されたリードを有し、前記第２内部電極のそれぞれは第２側面に延長されて第２外部電極に連結されたリードを有することを特徴とする請求項３に記載の積層型チップキャパシタ。
5. 前記第１側面に延長された第１内部電極のリードは前記第３側面にも延長され、前記第２側面に延長された第２内部電極のリードは前記第４側面にも延長されたことを特徴とする請求項４に記載の積層型チップキャパシタ。
6. 第１外部電極は第３側面に延長され、第２外部電極は第４側面に延長されたことを特徴とする請求項５に記載の積層型チップキャパシタ。
7. 前記積層型チップキャパシタは、４端子以上の多端子積層型チップキャパシタであることを特徴とする請求項１に記載の積層型チップキャパシタ。
8. 前記複数の内部電極は複数の第１及び第２内部電極を含み、
   前記第１内部電極と第２内部電極は相互交代に配置され、
   前記第１内部電極のそれぞれは一極性の外部電極に連結される一つ以上のリードを有し、前記第２内部電極のそれぞれは他極性が外部電極に連結される一つ以上のリードを有することを特徴とする請求項７に記載の積層型チップキャパシタ。
9. 第１内部電極のリードは、第２内部電極のリードと隣接して交代に配置されたことを特徴とする請求項８に記載の積層型チップキャパシタ。
10. 前記多端子積層型チップキャパシタは、４端子積層型チップキャパシタであることを特徴とする請求項７に記載の積層型チップキャパシタ。
11. 前記第１側面には相違する極性を有する２つの第１外部電極が配置され、前記第２側面には相違する極性を有する２つの第２外部電極が配置され、
    前記内部電極のそれぞれは第１側面に延長された一つのリードと第２側面に延長された他の一つのリードを有することを特徴とする請求項１０に記載の積層型チップキャパシタ。
12. 前記多端子積層型チップキャパシタは、８端子積層型チップキャパシタであることを特徴とする請求項７に記載の積層型チップキャパシタ。
13. 前記第１側面には４個の第１外部電極−２つの第１外部電極は第１極性を有し残りの２つの第１外部電極は第２極性を有する−が配置され、
    前記第２側面には４個の第２外部電極−２つの第２外部電極は第１極性を有し残りの２つの第２外部電極は第２極性を有する−が配置され、
    前記内部電極のそれぞれは第１側面に延長された２つのリードと第２側面に延長された他の２つのリードを有することを特徴とする請求項１２に記載の積層型チップキャパシタ。
14. 前記積層型チップキャパシタは、３端子貫通積層型チップキャパシタであることを特徴とする請求項１に記載の積層型チップキャパシタ。
15. 相互対向する前記第３及び第４側面にそれぞれ形成された第３外部電極及び第４外部電極をさらに含み、
    前記第１及び第２外部電極は一極性を有し、第３及び第４外部電極は他極性を有することを特徴とする請求項１４に記載の積層型チップキャパシタ。
16. 前記複数の内部電極は複数の第１及び第２内部電極を含み、
    前記第１内部電極と第２内部電極は相互交代に配置され、
    前記第１内部電極のそれぞれは第１及び第２側面に延長され第１及び第２外部電極にそれぞれ連結された第１及び第２リードを有し、第２内部電極のそれぞれは第３及び第４側面に延長され第３及び第４外部電極と連結されたことを特徴とする請求項１５に記載の積層型チップキャパシタ。

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