JP2021019183A - 積層セラミックキャパシタ - Google Patents

Abstract

【課題】クロストークによる電界特性の劣化を防止する。【解決手段】積層セラミックキャパシタは、サイズが互いに異なる第１及び第２内部電極１２１、１２２を含み、第１及び第２内部電極の積層方向に互いに対向する第１及び第２面、第１及び第２面と連結され、互いに対向する第３及び第４面、第１及び第２面と連結され、且つ第３及び第４面と連結され、互いに対向する第５及び第６面を含む本体と、第１及び第２外部電極１３１、１３２と、を含む。第１内部電極１２１の長さ方向のマージンをｂ、幅方向のマージンをｄとし、第２内部電極１２２の長さ方向のマージンをａ、幅方向のマージンをｃとしたときに、第１内部電極の長さ方向のマージンｂに対する第２内部電極の長さ方向のマージンａの比率（ａ／ｂ）は０．３３以上であるか、第１内部電極の幅方向のマージンｄに対する第２内部電極の幅方向のマージンｃの比率（ｃ／ｄ）は０．３３以上である。【選択図】図５

Description

本発明は、積層セラミックキャパシタに関するものである。

積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、受動素子部品の一つであって、回路上で電気信号を制御する役割を果たす。積層セラミックキャパシタは、主に電極内に電荷を蓄積し、直流（ＤＣ）信号を遮断し、交流（ＡＣ）信号を通過させるフィルタとしての役割を果たす。即ち、積層セラミックキャパシタは、電源ラインのＡＣノイズ（ｎｏｉｓｅ）を迂回させて除去し、ＩＣの動作を安定化させる役割を果たすといえる。

かかるＭＬＣＣ素子は、各層ごとの電磁的距離が近くなるほどクロストーク現象（ｃｒｏｓｓ ｔａｌｋ、漏話）による特性劣化が発生し得る。特に、個別単品の素子を単に並列連結する場合に比べて、一つに併合されたチップを用いる場合、電界特性が低下する可能性が高くなるという問題がある。

本発明の目的は、クロストークによる電界特性の劣化を防止することにある。

本発明の他の目的は、内部電極に加わるフリンジ電界による影響を最小限に抑えることにある。

本発明のさらに他の目的は、所望しない電界信号によるノイズを低減することにある。

本発明の一実施形態によると、誘電体層及びサイズが互いに異なる第１及び第２内部電極を含み、上記第１及び第２内部電極の積層方向に互いに対向する第１及び第２面、上記第１及び第２面と連結され、互いに対向する第３及び第４面、上記第１及び第２面と連結され、且つ上記第３及び第４面と連結され、互いに対向する第５及び第６面を含む本体と、第１及び第２外部電極と、を含み、上記第１内部電極の長さ方向のマージンをｂとし、上記第２内部電極の長さ方向のマージンをａとしたときに、上記第１内部電極の長さ方向のマージンｂに対する上記第２内部電極の長さ方向のマージンａの比率（ａ／ｂ）は０．３３以上（但し、ａ＞０、ｂ＞０）である積層セラミックキャパシタを提供することができる。

本発明の他の実施形態によると、誘電体層及びサイズが互いに異なる第１及び第２内部電極を含み、上記第１及び第２内部電極の積層方向に互いに対向する第１及び第２面、上記第１及び第２面と連結され、互いに対向する第３及び第４面、上記第１及び第２面と連結され、且つ上記第３及び第４面と連結され、互いに対向する第５及び第６面を含む本体と、第１及び第２外部電極と、を含み、上記第１内部電極の幅方向のマージンをｄとし、上記第２内部電極の幅方向のマージンをｃとしたときに、上記第１内部電極の幅方向のマージンｄに対する上記第２内部電極の幅方向のマージンｃの比率（ｃ／ｄ）は０．３３以上（但し、ｃ＞０、ｄ＞０）である積層セラミックキャパシタを提供することができる。

本発明の一実施形態によると、クロストークによる電界特性の劣化を防止することができる。

本発明の他の実施形態によると、内部電極の末端に加わるフリンジ電界による影響を最小限に抑えることができる。

本発明のさらに他の実施形態によると、所望しない電界信号によるノイズを低減させることができる積層セラミックキャパシタを提供することができる。

但し、本発明の多様で有益な利点と効果は、上述の内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解されることができる。

本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。 図１の積層セラミックキャパシタの本体を概略的に示す斜視図である。 図１の積層セラミックキャパシタに適用される第１及び第２内部電極をそれぞれ示す平面図である。 図１の積層セラミックキャパシタに適用される第１及び第２内部電極をそれぞれ示す平面図である。 図１の積層セラミックキャパシタに適用される第１及び第２内部電極を重ねて示す平面図である。 本発明の他の実施形態による積層セラミックキャパシタを概略的に示す斜視図である。 図６の積層セラミックキャパシタの本体を概略的に示す斜視図である。 図６の積層セラミックキャパシタに適用される第１及び第２内部電極を重ねて示す平面図である。 本発明のさらに他の実施形態による積層セラミックキャパシタを概略的に示す斜視図である。 本発明のさらに他の実施形態による積層セラミックキャパシタを概略的に示す斜視図である。 図９及び図１０の積層セラミックキャパシタの本体を概略的に示す斜視図である。 図９及び図１０の積層セラミックキャパシタに適用することができる一実施形態の第１及び第２内部電極を重ねて示す平面図である。 図９及び図１０の積層セラミックキャパシタに適用することができる他の実施形態の第１及び第２内部電極を重ねて示す平面図である。 図９及び図１０の積層セラミックキャパシタに適用される第２内部電極を示す平面図である。 図９及び図１０の積層セラミックキャパシタに適用することができるさらに他の実施形態の第１及び第２内部電極を重ねて示す平面図である。 本発明による積層セラミックキャパシタの長さ方向及び／または幅方向のマージンの比率によるクロストークレベル（Ｓ２１−ｐａｒａｍｅｔｅｒ）を示すグラフである。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。

そして、本発明を明確に説明するために、図面において説明と関係ない部分は省略し、複数の層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一の構成要素に対しては、同一の参照符号を用いて説明する。さらに、明細書全体において、ある部分がある構成要素を「含む」とするとき、特に反対の記載がない限り、他の構成要素を除外する意味ではなく、他の構成要素をさらに含むことができることを意味する。

以下、本発明の実施形態を明確に説明するために、キャパシタ本体１１０の方向を定義すると、図面に示されているＸ、Ｙ、Ｚはそれぞれ、キャパシタ本体１１０の長さ方向（第２方向）、幅方向（第３方向）及び厚さ方向（第１方向）を示す。また、本実施形態においてＺ方向は、誘電体層１１１、２１１、３１１、４１１が積層される積層方向と同一の概念で用いられることができる。

図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図３及び４は図１の積層セラミックキャパシタに適用される第１及び第２内部電極をそれぞれ示す平面図であり、図５は図１の積層セラミックキャパシタに適用される第１及び第２内部電極を重ねて示す平面図である。

図１〜図５を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、誘電体層１１１及びサイズが互いに異なる第１及び第２内部電極１２１、１２２を含み、上記第１及び第２内部電極１２１、１２２の積層方向に互いに対向する第１及び第２面Ｓ１、Ｓ２、上記第１及び第２面Ｓ１、Ｓ２と連結され、互いに対向する第３及び第４面Ｓ３、Ｓ４、上記第１及び第２面Ｓ１、Ｓ２と連結され、且つ上記第３及び第４面Ｓ３、Ｓ４と連結され、互いに対向する第５及び第６面Ｓ５、Ｓ６を含む本体１１０と、第１及び第２外部電極１３１、１３２と、を含む積層セラミックキャパシタを提供することができる。

このとき、上記第１内部電極１２１の長さ方向のマージンをｂとし、上記第２内部電極１２２の長さ方向のマージンをａとしたときに、上記第１内部電極１２１の長さ方向のマージンｂに対する上記第２内部電極１２２の長さ方向のマージンａの比率（ａ／ｂ）は０．３３以上の範囲を満たすことができる（但し、ａ＞０、ｂ＞０）。

本発明による積層セラミックキャパシタにおいて、上記長さ方向のマージンの比率（ａ／ｂ）及び／または後述する幅方向のマージンの比率（ｃ／ｄ）が所定の範囲内に属する場合、後述するように、フリンジング効果によって発生し得るクロストークを防止して電界特性の劣化を防止することができる。フリンジング効果とは、平行板キャパシタの電極端で円形に発散及び収束する電気力線によって発生する効果を意味し、これにより、所望しない電界信号が他のポートに移る場合、クロストークが発生し得る。かかる現象は、サイズの小さいチップを狭い面積内に複数個実装するか、または一つのチップに複数個の部品を併合する場合に発生しやすい。本発明の積層セラミックキャパシタは、このような問題点を解決することができるものであり、複数の内部電極が互いに補償パターンとして作用することにより、フリンジ電界の大きさを小さくすることができ、これにより、電界特性の劣化及びノイズの発生などを防止することができる。

本明細書において「マージン」とは、誘電体層と内部電極のサイズの差を意味することができ、内部電極の末端と誘電体層の末端との間の距離を意味することができる。また、本明細書において「長さ方向のマージン」とは、内部電極の長さ方向（第２方向、Ｘ方向）の末端から誘電体層の長さ方向（第２方向、Ｘ方向）の末端までの最短距離及び／または垂直距離を意味することができ、上述の本体の第３面Ｓ３または第４面Ｓ４までの最短距離及び／または垂直距離を意味することができる。また、本明細書において「幅方向のマージン」とは、内部電極の幅方向（第３方向、Ｙ方向）の末端から誘電体層の幅方向（第３方向、Ｙ方向）の末端までの距離を意味することができ、上述の本体の第５面Ｓ５または第６面Ｓ６までの最短距離及び／または垂直距離を意味することができる。

図１２は第１内部電極３２１と第２内部電極３２２が配置された積層セラミックキャパシタの一断面図である。図１２を参照すると、第１内部電極３２１の長さ方向のマージンｂは、
１の位置から
３の位置までの最短垂直距離を意味し、第２内部電極３２２の長さ方向のマージンａは、
２の位置から
３の位置までの最短垂直距離を意味する。また、第１内部電極３２１の幅方向のマージンｄは、ｗ１の位置からｗ３の位置までの最短垂直距離を意味し、第２内部電極３２２の幅方向のマージンｃは、ｗ２の位置からｗ３の位置までの最短垂直距離を意味する。

キャパシタ本体１１０は、複数の誘電体層１１１をＺ方向に積層した後に焼成したものであり、キャパシタ本体１１０の互いに隣接する誘電体層１１１の間の境界は、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認し難いほど一体化することができる。

上記本体の具体的な形状は特に制限がないが、図示のように、本体は六面体状やそれと類似の形状からなることができる。焼成過程において本体に含まれているセラミック粉末の収縮により、本体は完全な直線を有する六面体状ではないが、実質的に六面体状を有することができる。また、キャパシタ本体１１０の形状、寸法、及び誘電体層１１１の積層数が、本実施形態の図面に示されたものに限定されない。

本実施形態では、説明の便宜のために、キャパシタ本体１１０のＺ方向に互いに対向する両面を第１及び第２面Ｓ１、Ｓ２、第１及び第２面Ｓ１、Ｓ２と連結され、Ｘ方向に互いに対向する両面を第３及び第４面Ｓ３、Ｓ４、第１及び第２面Ｓ１、Ｓ２と連結され、且つ第３及び第４面Ｓ３、Ｓ４と連結され、Ｙ方向に互いに対向する両面を第５及び第６面Ｓ５、Ｓ６と定義する。

本発明の一実施形態によると、上記誘電体層１１１を形成する原料は、十分な静電容量を得ることができる限り、特に制限されない。例えば、チタン酸バリウム系材料、鉛複合ペロブスカイト系材料またはチタン酸ストロンチウム系材料などを用いることができる。

また、上記誘電体層１１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ_３）などのパウダーに、本発明の目的に応じて様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。

上記セラミック添加剤は、例えば、遷移金属酸化物または遷移金属炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などを用いることができる。

本発明の一例において、サイズが互いに異なる複数の内部電極１２１、１２２は、誘電体層１１１を挟んで交互に配置されることができる。このとき、第１及び第２内部電極１２１、１２２は、中間に配置された誘電体層１１１によって互いに電気的に分離されることができる。

第１及び第２内部電極１２１、１２２を形成する材料は、特に制限されず、例えば、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、錫（Ｓｎ）、タングステン（Ｗ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）及びそれらの合金のうち一つ以上の物質を含む導電性ペーストを用いて形成されることができる。上記導電性ペーストの印刷方法は、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれに限定されない。

上記第１及び第２内部電極１２１、１２２の平均厚さは０．４ｕｍ以下であることができる。上記内部電極の平均厚さは、焼成された内部電極の互いに異なる５箇所の位置で測定された値の平均であることができる。上記第１及び第２内部電極の平均厚さの下限は、特に制限されないが、例えば、０．０１ｕｍ以上であることができる。

本発明の一実施形態において、第１内部電極１２１の長さ方向のマージンｂに対する第２内部電極１２２の長さ方向のマージンａの比率（ａ／ｂ）は０．３３以上であることができる。上記第１内部電極１２１の長さ方向のマージンｂに対する第２内部電極１２２の長さ方向のマージンａの比率（ａ／ｂ）が０．３３以上の範囲である場合、上記第２内部電極が補償パターンとしての機能を十分に発揮してクロストークが低減されることができ、上記比率（ａ／ｂ）が０．３３未満である場合、外部電極との距離が過度に近くなってショートが発生し得る。

本発明の一例において、第１内部電極１２１の長さ方向のマージンｂに対する第２内部電極１２２の長さ方向のマージンａの比率（ａ／ｂ）の上限は、特に制限されないが、例えば、１未満であることができる。上記比率（ａ／ｂ）が１である場合、第２内部電極１２２が補償パターンとしての機能を果たすことができなくなる。上記第１内部電極の長さ方向のマージンｂに対する第２内部電極の長さ方向のマージンａの比率（ａ／ｂ）は、１未満、０．９５以下、０．９０以下、０．８５以下、０．８０以下、０．７５以下、０．７０以下または０．６７以下であることができる。第１内部電極の長さ方向のマージンｂに対する第２内部電極の長さ方向のマージンａの比率（ａ／ｂ）が上記範囲を満たすことにより、内部電極の末端に加わるフリンジ電界の影響を最小限に抑えることができ、クロストークを最小限に抑えることができる。

本発明による一実施形態において、第１内部電極の長さ方向のマージンｂと第２内部電極の長さ方向のマージンａとの差（ｂ−ａ）は１０ｕｍ以上であることができる。上記第１内部電極の長さ方向のマージンｂと第２内部電極の長さ方向のマージンａとの差（ｂ−ａ）は、第１内部電極の長さ方向のマージンｂの長さと第２内部電極の長さ方向のマージンａの長さとの差を意味することができ、Ｘ方向の長さの差を意味することができる。上記第１内部電極の長さ方向のマージンｂと第２内部電極の長さ方向のマージンａとの差（ｂ−ａ）が１０ｕｍ以上となるようにすることにより、積層セラミックキャパシタのノイズを効果的に低減させることができる。

上記第１内部電極の長さ方向のマージンｂと第２内部電極の長さ方向のマージンａとの差（ｂ−ａ）は、例えば、１０ｕｍ以上、１４ｕｍ以上、１８ｕｍ以上、２２ｕｍ以上、２６ｕｍ以上または３０ｕｍ以上であることができ、上限は特に制限されないが、例えば、５００ｕｍ以下であることができる。第１内部電極の長さ方向のマージンｂと第２内部電極の長さ方向のマージンａとの差（ｂ−ａ）が上述の範囲を満たす場合、ノイズ除去効果を最大化することができる。

本発明の他の実施形態において、第１内部電極の幅方向のマージンをｄとし、上記第２内部電極の幅方向のマージンをｃとしたときに、上記第１内部電極の幅方向のマージンｄに対する上記第２内部電極の幅方向のマージンｃの比率（ｃ／ｄ）は０．３３以上であることができる（但し、ｃ＞０、ｄ＞０）。上記第１内部電極の幅方向のマージンｄに対する第２内部電極の幅方向のマージンｃの比率（ｃ／ｄ）が０．３３以上の範囲ではクロストークが低減されることができ、上記比率（ｃ／ｄ）が０．３３未満である場合、外部電極との距離が過度に近くなってショートが発生し得る。

本発明の一例において、第１内部電極の幅方向のマージンｄに対する第２内部電極の幅方向のマージンｃの比率（ｃ／ｄ）の上限は、特に制限されないが、例えば、１未満であることができる。上記比率（ｃ／ｄ）が１である場合、第２内部電極が補償パターンとしての機能を果たすことができなくなる。上記第１内部電極の幅方向のマージンｄに対する第２内部電極の幅方向のマージンｃの比率（ｃ／ｄ）は、１未満、０．９５以下、０．９０以下、０．８５以下、０．８０以下、０．７５以下、０．７０以下または０．６７以下であることができる。第１内部電極の幅方向のマージンｄに対する第２内部電極の幅方向のマージンｃの比率（ｃ／ｄ）が上記範囲を満たすことにより、内部電極の末端に加わるフリンジ電界の影響を最小限に抑えることができ、クロストークを最小限に抑えることができる。

本発明による一実施形態において、第１内部電極の幅方向のマージンｄと第２内部電極の幅方向のマージンｃとの差（ｄ−ｃ）は１０ｕｍ以上であることができる。上記第１内部電極の幅方向のマージンｄと第２内部電極の幅方向のマージンｃとの差（ｄ−ｃ）は、第１内部電極の幅方向のマージンｄの幅と第２内部電極の幅方向のマージンｃの幅との差を意味することができ、Ｙ方向の幅の差を意味することができる。上記第１内部電極の幅方向のマージンｄと第２内部電極の幅方向のマージンｃとの差（ｄ−ｃ）が１０ｕｍ以上となるようにすることにより、積層セラミックキャパシタのノイズを効果的に低減させることができる。

上記第１内部電極の幅方向のマージンｄと第２内部電極の幅方向のマージンｃとの差（ｄ−ｃ）は、例えば、１０ｕｍ以上、１４ｕｍ以上、１８ｕｍ以上、２２ｕｍ以上、２６ｕｍ以上または３０ｕｍ以上であることができ、上限は、特に制限されないが、例えば、５００ｕｍ以下であることができる。第１内部電極の幅方向のマージンｄと第２内部電極の幅方向のマージンｃとの差（ｄ−ｃ）が上述の範囲を満たす場合、ノイズ除去効果を最大化することができる。

第１及び第２外部電極１３１、１３２はそれぞれ、第１及び第２内部電極と接して配置されることができる。第１及び第２外部電極がそれぞれ第１及び第２内部電極と接しているということは、第１内部電極が本体の外部に露出する部分を介して第１外部電極と電気的に接続されていることを意味することができ、第２内部電極が本体の外部に露出する部分を介して第２外部電極と電気的に接続されていることを意味することができる。上記第１及び第２外部電極１３１、１３２は、第１及び第２内部電極が露出する面と接している４つの面の一部まで延長されて配置されることができる。

第１及び第２外部電極１３１、１３２の形成方法は、特に限定する必要はなく、例えば、導電性金属及びガラスを含むペーストに本体をディッピングして形成するか、または金属ペーストを乾燥させた乾燥膜を本体上に転写して形成することができる。

本発明による一実施形態において、第１及び第２外部電極１３１、１３２は、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、錫（Ｓｎ）、タングステン（Ｗ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）及びそれらの合金のうち一つ以上を用いることができる。また、基板との実装性を向上させるために、第１及び第２外部電極１３１、１３２上にめっき層が形成されることができる。

本発明の一実施形態において、第１及び第２内部電極は、本体の第３面及び第４面にそれぞれ露出するように配置されることができる。上記第１及び第２内部電極が本体の第３面及び第４面に露出するということは、第１内部電極及び第２内部電極がＸ方向に対向するように配置されたことを意味することができ、第１及び第２内部電極が長さ方向に配置されたことを意味することができる。このとき、第１外部電極１３１及び第２外部電極１３２は、上記第１内部電極１２１及び第２内部電極１２２と接するように本体の第３面及び第４面上にそれぞれ配置されることができる。

図１〜図５は上記実施形態による積層セラミックキャパシタを示す。図１〜図５を参照すると、本実施形態による積層セラミックキャパシタ１００は、Ｘ方向（長さ方向、第２方向）に対向する第１内部電極１２１及び第２内部電極１２２が本体１１０の第３面Ｓ３及び第４面Ｓ４にそれぞれ配置されることができる。また、第１外部電極１３１及び第２外部電極１３２は、上記本体１１０の第３面Ｓ３及び第４面Ｓ４にそれぞれ配置されて、上記第１内部電極１２１及び上記第２内部電極１２２とそれぞれ電気的に接続されることができる。本実施形態による積層セラミックキャパシタが上記構造を有する場合、通常のＭＬＣＣと類似の外観を有するようになる。

本発明の他の実施形態において、第１及び第２内部電極は、本体の第５面及び第６面に露出するように配置されることができる。上記第１及び第２内部電極が本体の第５面及び第６面に露出するということは、第１内部電極及び第２内部電極がＹ方向に対向するように配置されたことを意味することができ、第１及び第２内部電極が幅方向に配置されたことを意味することができる。このとき、第１外部電極及び第２外部電極は、本体の第５面及び第６面上にそれぞれ配置されることができる。また、第１外部電極及び第２外部電極は、上記第１内部電極及び第２内部電極と接するように本体の第５面及び第６面上にそれぞれ配置されることができる。

図６〜図８は上記実施形態による積層セラミックキャパシタを示す。図６〜図８を参照すると、本実施形態による積層セラミックキャパシタ２００は、Ｙ方向（幅方向、第３方向）に対向する第１内部電極２２１及び第２内部電極２２２が本体２１０の第５面Ｓ５及び第６面Ｓ６にそれぞれ配置されることができる。また、第１外部電極２３１及び第２外部電極２３２は、上記本体２１０の第５面Ｓ５及び第６面Ｓ６にそれぞれ配置されて、上記第１内部電極２２１及び上記第２内部電極２２２とそれぞれ電気的に接続されることができる。本実施形態による積層セラミックキャパシタが上記構造を有する場合、ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）と類似の外観を有するようになる。

本発明のさらに他の実施形態において、本発明の積層セラミックキャパシタは、第３外部電極をさらに含み、第１内部電極は本体の第３面または第４面に露出し、第２内部電極は本体の第５面及び第６面に露出するように配置されることができる。このとき、第１外部電極は本体の第３面上に配置され、第２外部電極は本体の第４面上に配置され、第３外部電極は、上記第２内部電極と電気的に接続し、本体の第１面、第２面、第５面及び第６面に配置されることができる。

図９〜図１４は本実施形態による積層セラミックキャパシタを示す。図９〜図１３を参照すると、本実施形態による積層セラミックキャパシタ３００は、第１内部電極３２１が本体３１０の第３面Ｓ３または第４面Ｓ４に露出し、第２内部電極３２２は、本体３１０の第５面Ｓ５及び第６面Ｓ６に露出するように配置されることができる。また、第１外部電極３３１及び第２外部電極３３２は、上記本体３１０の第３面Ｓ３及び第４面Ｓ４にそれぞれ配置されて、上記第１内部電極３２１と電気的に接続されることができる。そして、第３外部電極３３３は、本体３１０の第１面Ｓ１、第２面Ｓ２、第５面Ｓ５及び第６面Ｓ６に配置されることができる。このとき、上記本体３１０の第５面Ｓ５及び第６面Ｓ６に露出するように配置される第２内部電極３２２は、図１３に示されたような形状を有することができ、例えば、＋状であることができる。

上記第３外部電極３３３は、図９に示すように、本体３１０の第１面Ｓ１、第２面Ｓ２、第５面Ｓ５及び第６面Ｓ６を連結するように配置されることができ、図１０に示すように、第１面Ｓ１及び第２面Ｓ２上に断絶部位を含むか、または本体３１０の第１面Ｓ１及び第２面Ｓ２上には配置されないことができるが、これに制限されるものではない。

本発明の一例において、本発明による積層セラミックキャパシタは、第３内部電極をさらに含むことができる。このとき、第１内部電極は、本体の第３面に露出し、第１外部電極と接するように配置され、上記第３内部電極は、本体の第４面に露出し、第２外部電極と接するように配置されることができる。

図９〜図１４を参照すると、上記実施形態の場合、上記積層セラミックキャパシタ３１０は、第１内部電極３２１及び第３内部電極３２３の位置に応じて多層構造を有することができる。例えば、本実施形態による積層セラミックキャパシタ３１０は、図１２に示すように第１内部電極３２１及び第２内部電極３２２が交互に複数層積層され、上記積層構造上に、図１３に示すように第２内部電極３２２及び第３内部電極３２３が複数層積層された構造を有することができる。このとき、図１２の構造の積層数及び図１３の構造の積層数は、キャパシタの使用目的に応じて適宜調節することができる。

上記実施形態では、図１２の第１内部電極３２１の積層構造が下部に配置され、図１３の第３内部電極３２３の積層構造が上部に配置される場合を例に挙げたが、逆に図１２の第１内部電極３２１の積層構造が上部に配置され、図１３の第３内部電極３２３の積層構造が下部に配置される構造も当然、上記実施形態に含まれるといえる。本実施形態による積層セラミックキャパシタが上記構造を有する場合、３端子型キャパシタの形状を有することができ、上記外部電極のうち一つは、グラウンド電極としての機能を果たすことができる。

本発明のさらに他の実施形態において、本発明による積層セラミックキャパシタは、第３外部電極をさらに含み、上記第１内部電極は、本体の第３面及び第４面に露出し、上記第２内部電極は、本体の第５面及び第６面に露出するように配置されることができる。このとき、第１外部電極は本体の第３面上に配置され、第２外部電極は本体の第４面上に配置され、上記第３外部電極は、上記第２内部電極と電気的に接続し、本体の第１面、第２面、第５面及び第６面に配置されることができる。

図１５は上記実施形態による積層セラミックキャパシタの断面図である。図１５を参照すると、第１内部電極４２１は、本体の第３面Ｓ３及び第４面Ｓ４に露出し、第１外部電極４３１及び第２外部電極４３２と接していることができる。また、第２内部電極４２２は、本体の第５面Ｓ５及び第６面Ｓ６に露出し、第３外部電極４３３と接していることができる。

積層セラミックキャパシタが第３内部電極及び第３外部電極を含む場合、上記第３内部電極及び第３外部電極の厚さ及び形成方法などは、上述の第１及び第２内部電極、第１及び第２外部電極と同一であるため、省略する。

下記表１及び図１６は、ａ／ｂの比率またはｃ／ｄの比率による散乱係数（Ｓ２１−ｐａｒａｍｅｔｅｒ）を示すものである。

表１を参照すると、ａ／ｂまたはｃ／ｄの比率が１である場合、補償パターンを適用しない場合と同一の結果が示されることが確認でき、上記比率（ａ／ｂまたはｃ／ｄ）が低くなるにつれて減少率が増加する傾向があることが確認できる。特に、０．６６７を基準に急激な数値変化が示されることが確認できる。また、上記比率（ａ／ｂまたはｃ／ｄ）が０．３３である場合、非常に高い減少率が示されることが確認できる。

上記表１から、本発明による積層セラミックキャパシタは、第２内部電極を補償パターンとして用いることにより、内部電極の末端に加わるフリンジ電界による影響を最小限に抑えることができ、クロストークによる電界特性の劣化を防止することができ、且つ所望しない電界信号によるノイズを低減させることができることが確認できる。

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００、２００、３００ 積層セラミックキャパシタ
１１０、２１０、３１０ 本体
１１１、２１１、３１１、４１１ 誘電体層
１２１、２２１、３２１、４２１ 第１内部電極
１２２、２２２、３２２、４２２ 第２内部電極
３２３ 第３内部電極
１３１、２３１、３３１、４３１ 第１外部電極
１３２、２３２、３３２、４３２第２外部電極
３３３、４３３ 第３外部電極

Claims (14)

1. 誘電体層及びサイズが互いに異なる第１及び第２内部電極を含み、前記第１及び第２内部電極の積層方向に互いに対向する第１及び第２面、前記第１及び第２面と連結され、互いに対向する第３及び第４面、前記第１及び第２面と連結され、且つ前記第３及び第４面と連結され、互いに対向する第５及び第６面を含む本体と、第１及び第２外部電極と、を含み、
   前記第１内部電極の長さ方向のマージンをｂとし、前記第２内部電極の長さ方向のマージンをａとしたときに、
   前記第１内部電極の長さ方向のマージンｂに対する前記第２内部電極の長さ方向のマージンａの比率（ａ／ｂ）は０．３３以上（但し、ａ＞０、ｂ＞０）である、積層セラミックキャパシタ。
2. 前記比率（ａ／ｂ）は１未満である、請求項１に記載の積層セラミックキャパシタ。
3. 前記比率（ａ／ｂ）は０．６７以下である、請求項１に記載の積層セラミックキャパシタ。
4. 前記第１内部電極の長さ方向のマージンｂと第２内部電極の長さ方向のマージンａとの差（ｂ−ａ）は１０ｕｍ以上である、請求項１から３のいずれか一項に記載の積層セラミックキャパシタ。
5. 誘電体層及びサイズが互いに異なる第１及び第２内部電極を含み、前記第１及び第２内部電極の積層方向に互いに対向する第１及び第２面、前記第１及び第２面と連結され、互いに対向する第３及び第４面、前記第１及び第２面と連結され、且つ前記第３及び第４面と連結され、互いに対向する第５及び第６面を含む本体と、第１及び第２外部電極と、を含み、
   前記第１内部電極の幅方向のマージンをｄとし、前記第２内部電極の幅方向のマージンをｃとしたときに、
   前記第１内部電極の幅方向のマージンｄに対する前記第２内部電極の幅方向のマージンｃの比率（ｃ／ｄ）は０．３３以上（但し、ｃ＞０、ｄ＞０）である、積層セラミックキャパシタ。
6. 前記比率（ｃ／ｄ）は１未満である、請求項５に記載の積層セラミックキャパシタ。
7. 前記比率（ｃ／ｄ）は０．６７以下である、請求項５に記載の積層セラミックキャパシタ。
8. 前記第１内部電極の幅方向のマージンｄと第２内部電極の幅方向のマージンｃとの差（ｄ−ｃ）は１０ｕｍ以上である、請求項５から７のいずれか一項に記載の積層セラミックキャパシタ。
9. 前記第１及び第２内部電極の平均厚さは０．４ｕｍ以下である、請求項１から８のいずれか一項に記載の積層セラミックキャパシタ。
10. 前記第１及び第２内部電極はそれぞれ、本体の第３面及び第４面にそれぞれ露出し、
    前記第１及び第２外部電極はそれぞれ、前記第１及び第２内部電極と接するように本体の第３面及び第４面上に配置される、請求項１から９のいずれか一項に記載の積層セラミックキャパシタ。
11. 前記第１及び第２内部電極は、本体の第５面及び第６面にそれぞれ露出し、
    前記第１及び第２外部電極はそれぞれ、前記第１及び第２内部電極と接するように本体の第５面及び第６面上に配置される、請求項１から１０のいずれか一項に記載の積層セラミックキャパシタ。
12. 第３外部電極をさらに含み、
    前記第１内部電極は、本体の第３面または第４面に露出し、
    前記第２内部電極は、本体の第５面及び第６面に露出するように配置され、
    前記第１外部電極は、本体の第３面上に配置され、
    前記第２外部電極は、本体の第４面上に配置され、
    前記第３外部電極は、前記第２内部電極と電気的に接続し、本体の第１面、第２面、第５面及び第６面に配置される、請求項１から１１のいずれか一項に記載の積層セラミックキャパシタ。
13. 第３内部電極をさらに含み、
    前記第１内部電極は本体の第３面に露出し、前記第１外部電極と接するように配置され、
    前記第３内部電極は本体の第４面に露出し、前記第２外部電極と接するように配置される、請求項１２に記載の積層セラミックキャパシタ。
14. 第３外部電極をさらに含み、
    前記第１内部電極は、本体の第３面及び第４面に露出し、
    前記第２内部電極は、本体の第５面及び第６面に露出するように配置され、
    前記第１及び第２外部電極はそれぞれ、本体の第３面及び第４面上に配置されて前記第１内部電極と電気的に接続し、
    前記第３外部電極は、前記第２内部電極と電気的に接続し、本体の第１面、第２面、第５面及び第６面に配置される、請求項１から１１のいずれか一項に記載の積層セラミックキャパシタ。