JP2016009860A - 基板内蔵用積層セラミック電子部品、その製造方法及び積層セラミック電子部品内蔵型印刷回路基板 - Google Patents
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Abstract
【課題】本発明は、基板内蔵用積層セラミック電子部品、その製造方法及び積層セラミック電子部品内蔵型印刷回路基板に関する。【解決手段】本発明は、誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面及び対向する第１及び第２の端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の第１及び第２の端面に交互に露出する第１及び第２の内部電極と、上記セラミック本体の第１及び第２の端面に配置されて上記第１及び第２の内部電極とそれぞれ連結される接続面、及び上記第１及び第２の主面の少なくとも一部まで伸びるバンド面を含む第１及び第２の外部電極と、を含み、上記第１及び第２の外部電極の接続面及びバンド面は伝導性薄膜からなり、上記バンド面の幅は上記第１の内部電極の端部と上記第２の端面との間の距離又は上記第２の内部電極の端部と上記第１の端面との間の距離より長い基板内蔵用積層セラミック電子部品を提供する。【選択図】図３
Description
本発明は、基板内蔵用積層セラミック電子部品、その製造方法及び積層セラミック電子部品内蔵型印刷回路基板に関する。
電子回路の高密度化及び高集積化に伴い、印刷回路基板に実装される電子部品の実装空間が足りなくなり、これを解決するために電子部品を印刷回路基板の内部に内蔵する方案が多様に提示されている。
一般に、積層セラミック電子部品は、セラミック材質からなる複数の誘電体層と、この複数の誘電体層の間に挿入された内部電極を備える。積層セラミック電子部品は高い静電容量を有し、このような容量性部品を印刷回路基板の内部に配置させることにより高集積化された印刷回路基板の実装空間を確保することができる。
本発明の目的は、印刷回路基板の内部に内蔵させて実装空間を確保することができる基板内蔵用積層セラミック電子部品、その製造方法、及び積層セラミック電子部品内蔵型印刷回路基板を提供することである。
本発明の一実施形態によれば、誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面及び対向する第１及び第２の端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の第１及び第２の端面に交互に露出する第１及び第２の内部電極と、上記セラミック本体の第１及び第２の端面に配置されて上記第１及び第２の内部電極とそれぞれ連結される接続面、及び上記第１及び第２の主面の少なくとも一部まで伸びるバンド面を含む第１及び第２の外部電極と、を含み、上記第１及び第２の外部電極の接続面及びバンド面は伝導性薄膜からなり、上記バンド面の幅は上記第１の内部電極の端部と上記第２の端面との間の距離又は上記第２の内部電極の端部と上記第１の端面との間の距離より長い基板内蔵用積層セラミック電子部品が提供される。
上記伝導性薄膜の厚さは１ｎｍ〜１０μｍであり、上記伝導性薄膜はスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スピンコーティング（ｓｐｉｎ ｃｏａｔｉｎｇ）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）等の薄膜工法又は無電解メッキ工法を行って形成される。
本発明の一実施形態によれば、外部電極を薄膜に蒸着させることにより、外部の配線をビアを介して連結させるために一定幅以上を有する外部電極のバンド面を形成し且つ外部電極の厚さを減少させることができる。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
基板内蔵用積層セラミック電子部品
以下、本発明の一実施形態による基板内蔵用積層セラミック電子部品を説明するにあたり、特に、基板内蔵用積層セラミックキャパシタを例に挙げて説明するが、これに限定されない。
以下、本発明の一実施形態による基板内蔵用積層セラミック電子部品を説明するにあたり、特に、基板内蔵用積層セラミックキャパシタを例に挙げて説明するが、これに限定されない。
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図であり、図２は図１のＩ‐Ｉ’線に沿う断面図である。
図１を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品１００は、セラミック本体１１０と、上記セラミック本体１１０の外部に配置された第１及び第２の外部電極３１、３２と、を含む。
本発明の一実施形態による基板内蔵用積層セラミック電子部品１００において、長さ方向は図１のＬ方向、幅方向はＷ方向、厚さ方向はＴ方向である。
上記セラミック本体１１０は、厚さ（Ｔ）方向に対向する第１の主面Ｓ１及び第２の主面Ｓ２と、幅（Ｗ）方向に対向する第１の側面Ｓ５及び第２の側面Ｓ６と、長さ（Ｌ）方向に対向する第１の端面Ｓ３及び第２の端面Ｓ４と、を有する。
上記第１及び第２の外部電極３１、３２は、セラミック本体１１０の第１及び第２の端面Ｓ３、Ｓ４に形成され、第１及び第２の主面Ｓ１、Ｓ２の一部まで伸びる。本発明の一実施形態による上記第１及び第２の外部電極３１、３２は伝導性薄膜からなる。
図２を参照すると、上記セラミック本体１１０は、誘電体層１１と、上記誘電体層１１を介して対向して配置された第１の内部電極２１と第２の内部電極２２と、を含む。
上記セラミック本体１１０は複数の誘電体層１１を厚さ（Ｔ）方向に積層した後に焼成して形成され、その形状、寸法及び誘電体層１１の積層数は本実施形態に限定されない。
上記セラミック本体１１０を形成する複数の誘電体層１１は焼成された状態で、隣接する誘電体層１１間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いなくては確認できないほど一体化されることができる。
上記誘電体層１１を形成する原料は、十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であれば良い。
上記誘電体層１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーに本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤等が添加されたものであれば良い。
上記第１及び第２の内部電極２１、２２は、相違する極性を有する一対の電極であり、誘電体層１１の積層方向に沿ってセラミック本体１１０の第１及び第２の端面Ｓ３、Ｓ４に交互に露出し、中間に配置された誘電体層１１によって互いに電気的に絶縁される。
上記第１及び第２の内部電極２１、２２は、セラミック本体１１０の第１及び第２の端面Ｓ３、Ｓ４に交互に露出し、セラミック本体１１０の第１及び第２の端面Ｓ３、Ｓ４に配置された第１及び第２の外部電極３１、３２とそれぞれ連結される。
上記第１及び第２の内部電極２１、２２の幅は、用途に応じて決定され、例えば、セラミック本体１１０のサイズを考慮して０．２〜１．０μｍの範囲を満たすことができるが、これに限定されない。
上記第１及び第２の内部電極２１、２２は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、鉛（Ｐｂ）又は白金（Ｐｔ）等の単独又はこれらの合金の導電性金属を含むことができる。
上記第１及び第２の外部電極３１、３２は、セラミック本体１１０の第１及び第２の端面Ｓ３、Ｓ４に形成されて上記第１及び第２の内部電極２１、２２と連結される接続面３１ａ、３２ａと、セラミック本体１１０の第１及び第２の主面Ｓ１、Ｓ２の一部まで伸びて形成されたバンド面３１ｂ、３２ｂと、を含む。
本発明の一実施形態では、上記接続面３１ａ、３２ａとバンド面３１ｂ、３２ｂを含む第１及び第２の外部電極３１、３２が伝導性薄膜からなる。
従来は、外部電極を形成するとき、導電性金属が含まれたペーストを用いてディッピング（ｄｉｐｐｉｎｇ）する方法が主に用いられていた。
基板内蔵用積層セラミックキャパシタの外部電極と外部の配線をビアを介して連結させるためには一定幅以上の外部電極のバンド面を形成する必要があるが、従来のディッピング（ｄｉｐｐｉｎｇ）方法を用いて一定幅以上のバンド面を形成する場合はペーストの界面張力によってバンド面が厚くなりすぎるという問題があった。
このように外部電極の厚さが厚くなると、外部電極の厚さが厚くなる分だけセラミック本体の厚さは薄くなり、特に、基板内蔵用積層セラミック電子部品は、非内蔵型積層セラミック電子部品に比べてチップ全体の厚さが薄いため、セラミック本体の厚さが薄くなりすぎてチップの強度が弱くなり破損が発生するという問題があった。
よって、本発明の一実施形態では、接続面３１ａ、３２ａとバンド面３１ｂ、３２ｂを含む第１及び第２の外部電極３１、３２を伝導性薄膜で形成することで外部電極の厚さを減少させた。
上記伝導性薄膜は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スピンコーティング（ｓｐｉｎ ｃｏａｔｉｎｇ）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）等の薄膜工法又は無電解メッキ工法を行って形成されることができる。
このようにスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法等により形成される伝導性薄膜からなる本発明の一実施形態による第１及び第２の外部電極３１、３２は、ビアを連結するための一定幅以上のバンド面を有し且つ平坦で厚さが薄い。
上記バンド面３１ｂ、３２ｂの幅ＢＷは、第１の内部電極２１の端部と第２の端面Ｓ４との間の距離ｌ１又は第２の内部電極２２の端部と第１の端面Ｓ３との間の距離ｌ２より長いことが好ましい。上記ｌ１又はｌ２よりバンド面３１ｂ、３２ｂの幅ＢＷが長くなければ、外部配線との連結のためのビア加工時に不良が発生することを防止することができない。
上記バンド面３１ｂ、３２ｂの幅ＢＷは、例えば、上記セラミック本体１１０の長さの２５％以上であれば良い。バンド面３１ｂ、３２ｂの幅ＢＷがセラミック本体１１０の長さの２５％未満の場合は、外部配線との連結のためのビア加工時に不良が発生する可能性が大きくなる。
上記バンド面３１ｂ、３２ｂの幅ＢＷが広いほど、外部配線との連結のためのビア加工が有利になり、ＥＳＬが低減する効果があるため、第１及び第２の外部電極３１、３２間のショートが発生しない範囲内でバンド面３１ｂ、３２ｂの幅ＢＷを広くするのが良い。
一方、上記第１及び第２の外部電極３１、３２は、上記バンド面３１ｂ、３２ｂのみならず接続面３１ａ、３２ａも伝導性薄膜で形成される。したがって、外部電極焼成工程を省略して工程を単純化することができる。また、接続面３１ａ、３２ａ及びバンド面３１ｂ、３２ｂを全て伝導性薄膜で形成するため、接続面３１ａ、３２ａとバンド面３１ｂ、３２ｂとの連結部位がより堅固に形成されてメッキ液の浸透を防止する効果がある。
上記伝導性薄膜の厚さｔｆは１ｎｍ〜１０μｍであれば良い。伝導性薄膜を上記範囲内で薄く形成することにより、外部電極の厚さを減少させることができ、外部電極の厚さが薄くなる分だけセラミック本体の厚さを増加させて強度を向上させることができる。
伝導性薄膜の厚さが１ｎｍ未満の場合は、伝導性薄膜が均一に形成されるのが困難であり、切断現象が発生し、伝導性薄膜上に形成されるメッキ層との接着性が低下する可能性があり、伝導性薄膜の厚さが１０μｍを超える場合は、伝導性薄膜の形成にかかる時間が不要に増加し、外部電極の厚さが増加する可能性がある。
また、従来のディッピング（ｄｉｐｐｉｎｇ）方法により形成された外部電極は、ペーストの界面張力によって厚さ偏差が大きくなるが、本発明の一実施形態による伝導性薄膜は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法等により外部電極の厚さ偏差が小さくなるため、均一な厚さで形成されることができる。
上記伝導性薄膜は、上記第１及び第２の内部電極２１、２２と同じ導電性金属で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉄（Ｆｅ）、チタニウム（Ｔｉ）又は炭素（Ｃ）等の単独又はこれらの合金で形成されることができる。
一方、上記伝導性薄膜は、ガラス成分を含まなくても良い。
従来のディッピング（ｄｉｐｐｉｎｇ）方法により形成された外部電極は、緻密度を向上させて焼成を容易にするためにガラスを含むが、本発明の一実施形態による伝導性薄膜は、外部電極焼成工程を経ないため、ガラス成分を含まなくても良い。
本発明の一実施形態による伝導性薄膜は、ガラス成分を含まず、導電性金属のみからなっても良いが、これに限定されない。
図３は、本発明の他の実施形態による基板内蔵用積層セラミック電子部品の断面図である。
図３を参照すると、本発明の他の実施形態による積層セラミック電子部品は、第１及び第２の外部電極３１、３２上に形成されたメッキ層３５をさらに含む。
上記メッキ層３５は、導電性金属、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）等の単独又はこれらの合金で形成されることができるが、これに制限されない。
上記伝導性薄膜の厚さをｔｆ、上記メッキ層３５の厚さをｔｐとしたとき、ｔｐ／ｔｆは１．５≦ｔｐ／ｔｆ≦１００００を満たすことができる。
伝導性薄膜の厚さｔｆが厚すぎるか又はメッキ層３５の厚さｔｐが薄すぎてｔｐ／ｔｆが１．５未満の場合は、メッキ層の最小厚さである５μｍを満たすことができず、伝導性薄膜の厚さｔｆが薄すぎるか又はメッキ層３５の厚さが厚すぎてｔｐ／ｔｆが１００００を超える場合は、チップ全体の厚さが厚くなって基板内蔵用チップに求められる厚さを超えるか又はセラミック本体の厚さが相対的に薄くなって強度が低下する可能性がある。
上記第１及び第２の外部電極３１、３２及びメッキ層３５を含む基板内蔵用積層セラミックキャパシタ１００の全厚さｔｍは３００μｍ以下であれば良い。
印刷回路基板の内部に内蔵するためには、積層セラミックキャパシタ１００の全厚さｔｍが３００μｍ以下であるのが良い。
この際、セラミック本体１１０の厚さｔｓは、第１及び第２の外部電極３１、３２を含む積層セラミックキャパシタの全厚さｔｍの７０％以上であれば良い。
セラミック本体１１０の厚さｔｓが積層セラミックキャパシタの全厚さｔｍの７０％未満の場合は、チップの強度が弱くなって破損等の不良が発生する可能性がある。
基板内蔵用積層セラミック電子部品の製造方法
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法では、まず、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布し乾燥して複数のセラミックシートを製造する。
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法では、まず、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布し乾燥して複数のセラミックシートを製造する。
上記セラミックシートは、チタン酸バリウム（ＢａＴｉＯ３）等のセラミック粉末、バインダー、溶剤等を混合してスラリーを製造し、上記スラリーをドクターブレード法により数μｍの厚さを有するシート（ｓｈｅｅｔ）状にして製造されることができる。
次に、導電性金属を含む導電性ペーストを製造することができる。上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、鉛（Ｐｂ）又は白金（Ｐｔ）等の単独又は合金であれば良く、粒子の平均サイズが０．１〜０．２μｍであれば良い。上記導電性金属を４０〜５０重量％含む内部電極用導電性ペーストを製造することができる。
上記セラミックシート上に上記内部電極用導電性ペーストを印刷工法等で塗布して内部電極パターンを形成することができる。上記導電性ペーストの印刷方法としてはスクリーン印刷法又はグラビア印刷法等を用いることができるが、本発明はこれに限定されない。
上記内部電極パターンの印刷されたセラミックシートを２００〜３００層積層して、内部に第１及び第２の内部電極２１、２２を含む積層体を形成することができる。
次に、上記積層体を圧着し焼成してセラミック本体１１０を形成することができる。
次に、上記セラミック本体１１０の外部に伝導性薄膜からなる第１及び第２の外部電極３１、３２を形成することができる。
上記第１及び第２の外部電極３１、３２は、セラミック本体１１０の第１及び第２の端面Ｓ３、Ｓ４に形成されて上記第１及び第２の内部電極２１、２２とそれぞれ連結される接続面３１ａ、３２ａと、セラミック本体１１０の第１及び第２の主面Ｓ１、Ｓ２の少なくとも一部まで伸びるバンド面３１ｂ、３２ｂと、を含む。
伝導性薄膜からなる第１及び第２の外部電極３１、３２は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スピンコーティング（ｓｐｉｎ ｃｏａｔｉｎｇ）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）等の薄膜工法又は無電解メッキ工法を行って形成されることができる。
本発明の一実施形態によれば、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法等の薄膜工法又は無電解メッキ工法により伝導性薄膜で第１及び第２の外部電極３１、３２を形成するため、ビアを連結するための一定幅以上のバンド面を形成し且つ平坦で厚さの薄い外部電極を形成することができる。
また、本発明の一実施形態によれば、第１及び第２の外部電極３１、３２のバンド面３１ｂ、３２ｂのみならず接続面３１ａ、３２ａもスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法等の薄膜工法又は無電解メッキ工法により伝導性薄膜で形成するため、外部電極焼成工程を省略して工程を単純化することができる。
また、接続面３１ａ、３２ａ及びバンド面３１ｂ、３２ｂを全て伝導性薄膜で形成するため、接続面３１ａ、３２ａとバンド面３１ｂ、３２ｂとの連結部位がより堅固に形成されてメッキ液の浸透を防止する効果がある。
また、従来のディッピング（ｄｉｐｐｉｎｇ）方法により形成された外部電極は、緻密度を向上させて焼成を容易にするためにガラスを含むが、本発明の一実施形態によるスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法等の薄膜工法又は無電解メッキ工法により形成された第１及び第２の外部電極３１、３２は、外部電極焼成工程を経ないため、ガラス成分を含まなくても良い。
次に、上記第１及び第２の外部電極３１、３２上にメッキ層３５をさらに形成することができる。
他に、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じ部分については、その詳細な説明を省略する。
積層セラミック電子部品内蔵型印刷回路基板
図４は、本発明の一実施形態による積層セラミック電子部品の内蔵型印刷回路基板を示す断面図である。
図４は、本発明の一実施形態による積層セラミック電子部品の内蔵型印刷回路基板を示す断面図である。
図４を参照すると、本発明の一実施形態による積層セラミック電子部品の内蔵型印刷回路基板２００は、絶縁層２１０と、絶縁層２１０の一面に配置された導電性パターン２３０と、上記絶縁層２１０の内部に内蔵された基板内蔵用積層セラミック電子部品と、を含む。
上記基板内蔵用積層セラミック電子部品は、誘電体層１１を含むセラミック本体１１０と、上記誘電体層１１を介して上記セラミック本体１１０の第１及び第２の端面Ｓ３、Ｓ４に交互に露出する第１及び第２の内部電極２１、２２と、上記セラミック本体１１０の第１及び第２の端面Ｓ３、Ｓ４に配置されて上記第１及び第２の内部電極２１、２２とそれぞれ連結される接続面３１ａ、３２ａ、及び上記第１及び第２の主面Ｓ１、Ｓ２の少なくとも一部まで伸びるバンド面３１ｂ、３２ｂを含む第１及び第２の外部電極３１、３２と、を含み、上記第１及び第２の外部電極の接続面３１ａ、３２ａ及びバンド面３１ｂ、３２ｂは伝導性薄膜からなり、上記バンド面３１ｂ、３２ｂの幅は上記第１の内部電極２１の端部と上記第２の端面Ｓ４との間の距離又は上記第２の内部電極２２の端部と上記第１の端面Ｓ３との間の距離より長い。
上記印刷回路基板２００の絶縁層２１０の内部には、上記基板内蔵用積層セラミック電子部品の外部電極のバンド面３１ｂ、３２ｂと導電性パターン２３０とを連結するビア２４０が形成される。
上記ビア２４０によって印刷回路基板２００の外部配線と上記基板内蔵用積層セラミック電子部品とが電気的に連結される。
この際、ビア２４０の加工時に不良が発生することを防止するために、上記バンド面３１ｂ、３２ｂの幅ＢＷが上記ｌ１又はｌ２より長いのが良い。
一方、上記絶縁層２１０の内部に基板内蔵用積層セラミック電子部品を内蔵するために、基板内蔵用積層セラミック電子部品の全厚さｔｍが３００μｍ以下を満たすのが良い。
このように、基板内蔵用積層セラミック電子部品は、非内蔵型積層セラミック電子部品に比べてチップ全体の厚さが薄く形成されなければならないため、外部電極の厚さが厚くなる場合は、セラミック本体の厚さが薄くなりすぎてチップの強度が弱くなり破損が発生する。したがって、基板内蔵用積層セラミック電子部品においては、外部電極の厚さを薄くする必要がある。
しかしながら、従来は、ビア２４０の連結のためにバンド面の幅を広くすると、外部電極の厚さが厚くなるという問題があった。
よって、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法等により第１及び第２の外部電極３１、３２を伝導性薄膜で形成することにより、ビア２４０の連結のための一定幅以上を有するバンド面を具現し且つ外部電極の厚さを減少させてチップの強度を向上させることができる。
その他の特徴は上述した本発明の一実施形態による積層セラミック電子部品の特徴と同じであるため、ここではその詳細な説明を省略する。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００ 基板内蔵用積層セラミック電子部品
２００ 印刷回路基板
１１０ セラミック本体
２１０ 絶縁層
１１ 誘電体層
２３０ 導電性パターン
２１、２２ 第１及び第２の内部電極
２４０ ビア
３１、３２ 第１及び第２の外部電極
３１ａ、３２ａ 接続面
３１ｂ、３２ｂ バンド面
３５ メッキ層
２００ 印刷回路基板
１１０ セラミック本体
２１０ 絶縁層
１１ 誘電体層
２３０ 導電性パターン
２１、２２ 第１及び第２の内部電極
２４０ ビア
３１、３２ 第１及び第２の外部電極
３１ａ、３２ａ 接続面
３１ｂ、３２ｂ バンド面
３５ メッキ層
Claims (16)
- 誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面及び対向する第１及び第２の端面を有するセラミック本体と、
前記誘電体層を介して前記セラミック本体の第１及び第２の端面に交互に露出する第１及び第２の内部電極と、
前記セラミック本体の第１及び第２の端面に配置されて前記第１及び第２の内部電極とそれぞれ連結される接続面、及び前記第１及び第２の主面の少なくとも一部まで伸びるバンド面を含む第１及び第２の外部電極と、
を含み、
前記第１及び第２の外部電極の接続面及びバンド面は伝導性薄膜からなり、前記バンド面の幅は前記第１の内部電極の端部と前記第２の端面との間の距離又は前記第２の内部電極の端部と前記第１の端面との間の距離より長い、基板内蔵用積層セラミック電子部品。 - 前記伝導性薄膜の厚さは１ｎｍ〜１０μｍである、請求項１に記載の基板内蔵用積層セラミック電子部品。
- 前記伝導性薄膜は、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉄（Ｆｅ）、チタニウム（Ｔｉ）及び炭素（Ｃ）からなる群から選択されたいずれか一つ以上を含む、請求項１に記載の基板内蔵用積層セラミック電子部品。
- 前記伝導性薄膜は、ガラス成分を含まない、請求項１に記載の基板内蔵用積層セラミック電子部品。
- 前記バンド面の幅は前記セラミック本体の長さの２５％以上である、請求項１に記載の基板内蔵用積層セラミック電子部品。
- 前記第１及び第２の外部電極上に形成されたメッキ層をさらに含む、請求項１に記載の基板内蔵用積層セラミック電子部品。
- 前記伝導性薄膜の厚さをｔｆ、前記メッキ層の厚さをｔｐとしたとき、１．５≦ｔｐ／ｔｆ≦１００００である、請求項６に記載の基板内蔵用積層セラミック電子部品。
- 前記セラミック本体の厚さは、前記第１及び第２の外部電極及びメッキ層を含む積層セラミック電子部品の全厚さの７０％以上である、請求項６に記載の基板内蔵用積層セラミック電子部品。
- 前記第１及び第２の外部電極及びメッキ層を含む積層セラミック電子部品の全厚さは３００μｍ以下である、請求項６に記載の基板内蔵用積層セラミック電子部品。
- 内部に第１及び第２の内部電極を含む積層体を形成する段階と、
前記積層体を焼成してセラミック本体を形成する段階と、
前記セラミック本体の第１及び第２の端面に形成されて前記第１及び第２の内部電極とそれぞれ連結される接続面、及び前記第１及び第２の主面の少なくとも一部まで伸びるバンド面を含む第１及び第２の外部電極を形成する段階と、
を含み、
前記第１及び第２の外部電極を形成する段階は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工法又は無電解メッキ工法を行って伝導性薄膜を形成する、基板内蔵用積層セラミック電子部品の製造方法。 - 前記伝導性薄膜の厚さは１ｎｍ〜１０μｍである、請求項１０に記載の基板内蔵用積層セラミック電子部品の製造方法。
- 前記第１及び第２の外部電極を形成する段階は、焼成工程を含まない、請求項１０に記載の基板内蔵用積層セラミック電子部品の製造方法。
- 前記バンド面の幅は前記セラミック本体の長さの２５％以上である、請求項１０に記載の基板内蔵用積層セラミック電子部品の製造方法。
- 前記第１及び第２の外部電極上にメッキ層を形成する段階をさらに含む、請求項１０に記載の基板内蔵用積層セラミック電子部品の製造方法。
- 絶縁層と、
前記絶縁層の少なくとも一面に配置された導電性パターンと、
前記絶縁層の内部に配置される基板内蔵用積層セラミック電子部品と、
を含み、
前記基板内蔵用積層セラミック電子部品は、誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面及び対向する第１及び第２の端面を有するセラミック本体と、前記誘電体層を介して前記セラミック本体の第１及び第２の端面に交互に露出する第１及び第２の内部電極と、前記セラミック本体の第１及び第２の端面に配置されて前記第１及び第２の内部電極とそれぞれ連結される接続面、及び前記第１及び第２の主面の少なくとも一部まで伸びるバンド面を含む第１及び第２の外部電極と、を含み、前記第１及び第２の外部電極の接続面及びバンド面は伝導性薄膜からなり、前記バンド面の幅は前記第１の内部電極の端部と前記第２の端面との間の距離又は前記第２の内部電極の端部と前記第１の端面との間の距離より長い、積層セラミック電子部品内蔵型印刷回路基板。 - 前記バンド面と前記導電性パターンとを連結するように前記絶縁層の内部に配置されたビアを含む、請求項１５に記載の積層セラミック電子部品内蔵型印刷回路基板。
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Legal Events
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| A521 | Request for written amendment filed |
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| A02 | Decision of refusal |
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