JP2010141300A - セラミック電子部品 - Google Patents

Abstract

【課題】特に薄型のセラミック電子部品において、実装時または実装状態において加わる応力により生じ得るクラックを抑制する。
【解決手段】第１および第２の外部端子電極２３，２４は、セラミック素体２２の実装面側に向く主面２８上において、ともに実質的に方形状の領域３５，３６を有する。主面２８上において、第１の外部端子電極２３のギャップ領域３４と接する端部３７、および第２の外部端子電極２４のギャップ領域３４と接する端部３８が、ともに凹凸状に形成される。
【選択図】図１

Description

この発明は、セラミック電子部品に関するもので、特に、セラミック電子部品に備える外部端子電極構造に関するものである。

近年、携帯電話機や携帯音楽プレイヤなどの電子機器の小型化や薄型化に伴い、電子機器に搭載されるセラミック電子部品の小型化や薄型化が急速に進んでいる。通常、セラミック電子部品は電子機器内部に搭載される配線基板上に実装されるが、セラミック電子部品の小型化や薄型化に伴って、セラミック電子部品自体の強度は低下する傾向にあり、実装時や使用時にセラミック電子部品にクラックが生じる場合がある。以下、このことを詳しく説明する。

図１６は、従来のセラミック電子部品の一例としての積層セラミックコンデンサ１を示す平面図であり、図１７は、図１６に示した積層セラミックコンデンサ１の断面図であり、実装時または実装状態において加わる応力によって引き起こされる問題を説明するためのものである。

積層セラミックコンデンサ１に備えるセラミック素体２は、互いに対向する第１の主面３および第２の主面４を有するが、図１６では、実装面側に向く第２の主面４が示されている。図１６に示すように、第２の主面４において対向する第１および第２の外部端子電極５および６の各端部は直線状に形成されている。

たとえば、この積層セラミックコンデンサ１を配線基板（図示せず。）上に実装する際には、実装機の吸着ヘッド（図示せず。）により第１の主面３を吸着し、配線基板のランド上にマウントするが、図１７に示すように、第１の主面３にはマウント時の慣性による応力が加わり、力点７が形成される。そして、積層セラミックコンデンサ１の両端に形成された第１および第２の外部端子電極５および６と配線基板との接点が支点８および９となる。この結果、実装面における外部端子電極５および６の各々の主面４上への回り込み部の端部（点線で囲んだ部分）が作用点１０および１１となり、この部分を起点として、セラミック素体２の内部にクラックが生じやすくなる。

なお、力点７を与える応力は、上述したような実装時のものだけでなく、使用時の配線基板のたわみなどによるものも含まれる。

この現象は、セラミック素体２の主面３および４と実装面とが平行になる場合に生じやすく、中でも、積層セラミックコンデンサ１の高さ方向の寸法が薄くなるほど生じやすい。

上述した問題を解決するため、たとえば特開２００１−１２６９５０号公報（特許文献１）には、図１８に示すように、セラミック電子部品１４に備えるセラミック素体１５の実装面側に向く主面１６に三角形状の外部端子電極１７および１８を形成することにより、応力を分散することが提案されている。

しかし、上記特許文献１に記載のような電極形状には、以下のような問題がある。

（１）実装面側に向く主面１６における外部端子電極１７および１８の面積が小さくなるため、外部端子電極１７および１８のセラミック素体１５に対する固着力が低下する。

（２）実装面側に向く主面１６における外部端子電極１７および１８の面積が小さくなるため、はんだなどの接合材との接触面積が小さくなり、セラミック電子部品１４の配線基板に対する接続信頼性が低下する。

（３）たとえば特開２００３−３０９３７３号公報（特許文献２）に記載されるように、近年では、電子部品を配線基板に埋め込んで実装を行なうことが提案されている。この技術が適用されると、配線基板側から電子部品の外部端子電極を狙ってレーザ光を照射するによりビアホールを形成し、ビアホール内部に導電体を充填して配線基板の回路と接続することが行なわれる。この場合、図１８に示したセラミック電子部品１４のように、実装面側に向く主面１６における外部端子電極１７および１８の面積が小さいと、レーザ光を精度良く外部端子電極１７および１８に到達させることが困難となる。

特開２００１−１２６９５０号公報 特開２００３−３０９３７３号公報

そこで、この発明の目的は、上述したような問題を解決し得るセラミック電子部品の外部電極構造を提供しようとすることである。

この発明は、互いに対向する第１の主面および第２の主面と、互いに対向する第１の側面および第２の側面と、互いに対向する第１の端面および第２の端面とを有し、第２の主面が実装面側に向けられる、セラミック素体と、セラミック素体の少なくとも第２の主面上に配置された、第１の外部端子電極と、セラミック素体の少なくとも第２の主面上において、所定のギャップ領域を挟んで第１の外部端子電極から隔離されるように配置された、第２の外部端子電極とを備える、セラミック電子部品に向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。

すなわち、第１の外部端子電極および第２の外部端子電極は、第２の主面上において、ともに実質的に方形状の領域を有し、第２の主面上において、第１の外部端子電極のギャップ領域と接する端部、および第２の外部端子電極のギャップ領域と接する端部が、ともに凹凸状に形成されていることを特徴としている。

好ましい実施態様では、上記と同様の構成が第１の主面上でも採用される。より詳細には、第１の外部端子電極は、第１の主面上において、実質的に方形状の領域をさらに有し、第２の外部端子電極は、第１の主面上において、所定のギャップ領域を挟んで第１の外部端子電極から隔離されるように配置された、実質的に方形状の領域をさらに有し、第１の主面上において、第１の外部端子電極のギャップ領域と接する端部、および第２の外部端子電極のギャップ領域と接する端部が、ともに凹凸状に形成される。

第１の外部端子電極は、第１の端面に回り込むようにして形成され、第２の外部端子電極は、第２の端面に回り込むようにして形成されてもよい。

この発明に係るセラミック電子部品は、セラミック素体の内部に形成される第１および第２の内部電極をさらに備えていてもよい。この場合、第１の内部電極は、第１の外部端子電極と電気的に接続され、第２の内部電極は、第２の外部端子電極と電気的に接続される。

上記の実施態様において、セラミック素体は、積層された複数のセラミック層をもって構成される積層構造を有し、第１の内部電極と第２の内部電極とは、特定のセラミック層を介して対向するように配置されていると、積層型のセラミック電子部品を構成することができる。

また、前述のように、第１の外部端子電極が第１の端面に回り込むようにして形成され、第２の外部端子電極が第２の端面に回り込むようにして形成されている場合、第１の内部電極は、第１の外部端子電極と第１の端面上において電気的に接続され、第２の内部電極は、第２の外部端子電極と第２の端面上において電気的に接続されることが好ましい。

また、セラミック素体の内部において、第１および第２の内部電極に加えて、第１の内部電極と第１の外部端子電極とを電気的に接続するように少なくとも第２の主面にまで達する第１のビアホール導体と、第２の内部電極と第２の外部端子電極とを電気的に接続するように少なくとも前記第２の主面にまで達する第２のビアホール導体とがさらに形成されていてもよい。この場合、第１の外部端子電極および第２の外部端子電極は、第１の側面および第２の側面ならびに第１の端面および第２の端面のいずれ上にも回り込まないように形成されていることが好ましい。

セラミック素体が、第１の側面と第２の側面とを結ぶ方向に測定した寸法をＷとし、第１の主面と第２の主面とを結ぶ方向に測定した寸法をＴとしたとき、Ｗ＞Ｔである場合、この発明が特に有利に適用される。

前述した凹凸状は、不規則なギザギザ状であっても、実質的に三角波状であっても、実質的に正弦波状であってもよい。

凹凸状における複数の凸部の配列ピッチをＤ１とし、セラミック素体の第１の側面と第２の側面とを結ぶ方向に測定した寸法をＷとしたとき、１／５０Ｗ≦Ｄ１≦１／１０Ｗであるとき、この発明が特に有利に適用される。

第１および第２の外部端子電極は、各々の厚みの少なくとも一部がセラミック素体の内部に埋没した状態で形成されていることが好ましい。

この発明によれば、セラミック素体の実装面側に向く第２の主面において、外部端子電極の端部が凹凸状に形成されているので、外部端子電極の端部に加わる応力が分散され、クラック発生を抑制することができる。

また、実装面側に向く第２の主面において、外部端子電極が実質的に方形状の領域を有するため、セラミック素体や配線基板との接触面積を増やすことができるとともに、配線基板にセラミック電子部品を埋め込む場合、レーザ光の照準面積を増やすことができる。その結果、外部端子電極の固着力が向上し、かつ配線基板に対する接続信頼性が向上するとともに、レーザ光照射によって形成されたビアホールを外部端子電極に精度良く到達させることが容易になる。

セラミック素体の第２の主面上において実現される外部端子電極の特徴的構成が第１の主面上においても採用されると、セラミック電子部品の実装にあたって、第１の主面と第２の主面との間で方向性をなくすことができ、実装工程を能率的に進めることができる。

この発明の第１の実施形態による積層セラミックコンデンサ２１の第２の主面２８側を示す底面図である。 図１に示した積層セラミックコンデンサ２１の第１の側面２９側を示す側面図である。 図１の線Ａ‐Ａに沿う断面図である。 図１に示した積層セラミックコンデンサ２１に備えるセラミック素体２２の内部構造を示す平面図である。 この発明の第２の実施形態を説明するためのもので、外部端子電極２３の方形状の領域３５の端部３７を拡大して示す図である。 この発明の第３の実施形態を説明するためのもので、外部端子電極２３の方形状の領域３５の端部３７を拡大して示す図である。 図５に示した実施形態について、外部端子電極２３の凹凸状の端部３７が占める好ましい面積割合を説明するためのものである。 図１に示した積層セラミックコンデンサ２１の製造方法を説明するためのもので、内部電極パターン４２および４３がそれぞれ形成された状態にあるセラミックグリーンシート４１を示す平面図である。 図１に示した積層セラミックコンデンサ２１の製造方法を説明するためのもので、外部端子電極パターン４５が形成された状態にあるマザー積層体４４を示す平面図である。 この発明の第４の実施形態を説明するための図３に対応する図である。 この発明の第５の実施形態を説明するための図３に対応する図である。 この発明の第６の実施形態を説明するための図２に対応する図である。 この発明の第７の実施形態を説明するための図１に対応する図である。 この発明の第８の実施形態を説明するための図１に対応する図である。 この発明の第８の実施形態を説明するための図３に対応する図である。 従来の積層セラミック電子部品の一例としての積層セラミックコンデンサ１を示す平面図である。 図１６に示した積層セラミックコンデンサ１の断面図であり、実装時または実装状態において加わる応力によって引き起こされる問題を説明するためのものである。 この発明にとって興味ある従来の積層セラミック電子部品１４を主面１６側から示す底面図である。

図１ないし図４は、この発明の第１の実施形態を説明するためのものである。ここで、図１は、この発明に係るセラミック電子部品の一例としての積層セラミックコンデンサ２１を示す底面図であり、図２は同じく側面図であり、図３は図１の線Ａ‐Ａに沿う断面図である。積層セラミックコンデンサ２１はセラミック素体２２を備えるが、図４は、セラミック素体２２の内部状態を示す平面図である。

積層セラミックコンデンサ２１は、上述したセラミック素体２２に加えて、第１および第２の外部端子電極２３および２４ならびに第１および第２の内部電極２５および２６を備えている。

セラミック素体２２は、互いに対向する第１の主面２７および第２の主面２８と、互いに対向する第１の側面２９および第２の側面３０と、互いに対向する第１の端面３１および第２の端面３２とを有している。また、セラミック素体２２は、積層された複数のセラミック層３３をもって構成される積層構造を有している。

積層セラミックコンデンサ２１において、セラミック素体２２の第１の端面３１と第２の端面３２とを結ぶ方向に測定した寸法をＬ（図１参照）とし、同じく第１の側面２９と第２の側面３０とを結ぶ方向に測定した寸法をＷ（図１参照）とし、同じく第１の主面２７と第２の主面２８とを結ぶ方向に測定した寸法をＴ（図２参照）としたとき、Ｌ＞Ｗ＞Ｔとなっている。より具体的には、Ｔ≦０．３ｍｍといった小型のセラミック素体２２や、１／５Ｗ≦Ｔ≦２／３Ｗといった薄型のセラミック素体２２を有する場合において、この発明の効果が顕著に発揮され得る。

セラミック素体２２は、図１ないし図４に示されるように、コーナー部および稜部において丸みが付与されていることが好ましい。

セラミック層３３を構成するセラミック材料としては、たとえば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などを主成分とする誘電体セラミックを用いることができる。また、これら主成分に、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。

セラミック素体２２は、焼成工程を経て得られるものであるが、各セラミック層の焼成後の厚みは０．５〜１０μｍであることが好ましい。

なお、この実施形態では、セラミック電子部品として、積層セラミックコンデンサ２１を採り上げたため、セラミック層３３を構成するセラミックとして、誘電体セラミックを用いたが、ＰＺＴ系セラミックなどの圧電体セラミックを用いと、圧電部品として機能するセラミック電子部品を得ることができ、スピネル系セラミックなどの半導体セラミックを用いると、サーミスタとして機能するセラミック電子部品を得ることができる。

また、この実施形態では、セラミック素体２２が複数のセラミック層３３をもって構成される積層構造を有していたが、積層型のセラミック電子部品を構成しない場合には、セラミック素体は積層構造を有していなくてもよい。

次に、外部端子電極２３および２５について説明する。

第１の外部端子電極２３は、第１の主面２７、第１の端面３１および第２の主面２８にわたって形成され、第１の端面３１上において第１の内部電極２５と電気的に接続されている。他方、第２の外部端子電極２４は、第１の主面２７、第２の端面３２および第２の主面２８にわたって形成され、第２の端面３２上において第２の内部電極２６と電気的に接続されている。

この実施形態において、好ましくは、図１および図２からわかるように、第１および第２の外部端子電極２３および２４は、第１および第２の側面２９および３０上には実質的に形成されない。このため、図１に示したＷ方向に関して、積層セラミックコンデンサ２１の小型化を図ることができる。

なお、セラミック素体２２の端面３１および３２の各々と側面２９および３０の各々との間のコーナー部に丸みをつける場合、これらコーナー部に第１および第２の外部端子電極２３および２４が回り込むことがある。図２には、上記のような場合の外部端子電極２３および２４の形成状態が図示されている。また、導電性ペーストを用いて外部端子電極２３および２４を形成する場合、端面３１および３２に付与される導電性ペーストがセラミック素体２２の長手方向にそれぞれ５０μｍ以下程度回り込むことがあり、場合によっては、側面２９および３０の平坦な面にまで達することがある。

実装面側に向く第２の主面２８に注目すると、第１および第２の外部端子電極２３および２４は、所定のギャップ領域３４を挟んで対向するように配置されている。そして、第１および第２の外部端子電極２３および２４は、第２の主面２８上において、ともに実質的に方形状の領域３５および３６を有している。ここで、「実質的」としたのは、後述するように、端部が凹凸状であることに関係するが、そのほかにも、セラミック素体２２の丸みを受けてコーナー部が丸くなる場合がある、といった事情を考慮している。

上述の方形状の領域３５および３６は、この実施形態では、第２の主面２８と第１および第２の側面２９および３０の各々とが交わる稜線にまで届くように形成されている。また、第２の主面２８における方形状の領域３５および３６の各々が占める割合は、Ｗ方向で見て８０％以上、Ｌ方向で見て２０％以上であることが好ましい。

第１および第２の外部端子電極２３および２４の各々の端部３７および３８は、ともに凹凸状に形成されている。この第１の実施形態では、凹凸状は、図１によく示されているように、不規則なギザギザ状である。

図５および図６は、それぞれ、この発明の第２および第３の実施形態を説明するためのものであり、第１の外部端子電極２３の端部３７を拡大して示している。凹凸状は、図５に示すように、実質的に三角波状であっても、図６に示すように、実質的に正弦波状であってもよい。

応力分散の観点からすると、図５に示すような三角波状の場合は、各凸部の形状が正三角形であることが好ましい。また、図６に示すような正弦波状も、応力分散の観点から好ましい。また、外部端子電極２３上にめっき膜が形成される場合、過度のめっき成長を抑制する観点からすると、凹凸状の各凸部の先端が鋭利にならないようにすることが好ましい。また、外部端子電極２３の凹凸状の端部３７において、凸部の個数は１０〜５０個であることが好ましい。

図５および図６に示すように、外部端子電極２３の凹凸状の端部３７における複数の凸部の配列ピッチＤ１は、セラミック素体２２の寸法Ｗに対して、１／５０Ｗ≦Ｄ１≦１／１０Ｗの関係にあることが好ましい。たとえば、Ｗが０．５ｍｍである場合、１０μｍ≦Ｄ１≦５０μｍであることが好ましい。なお、図１では配列ピッチＤ１を図示していないが、図１に示した凹凸状の端部３７および３８についても、凸部の配列ピッチが寸法Ｗに対して同様の関係にあることが好ましい。

上述の配列ピッチＤ１を求める際、凸部の頂点が不規則に配置されている場合には、Ｗ方向に沿って任意の５箇所（たとえば、側面２９から側面３０にかけておおよそ均等な間隔をあけて５箇所）を選び、それぞれの箇所において隣り合う頂点同士の距離を求め、その平均値をもって配列ピッチＤ１とすることが好ましい。このとき、上記頂点同士の距離は、必ずしも頂点間の直線距離ではなく、頂点間のＷ方向に沿った距離とする。

また、凹凸状の端部３７における隣り合う凹部と凸部との高低差、すなわち凹凸差Ｄ２を、たとえば図５において図示したような距離であると定義したとき、３０μｍ≦Ｄ２≦６０μｍであることが好ましい。ここで、凹凸の差Ｄ２を測定する際、凸部の頂点や凹部の頂点が不規則に配置されている場合には、凸部のうち最も第２の端面３２（図１参照）に向かって突出している頂点と凹部のうち最も第１の端面３１（図１参照）に向かって陥入している頂点とを見出し、これら頂点間の、Ｌ方向（図１参照）に沿った距離を凹凸の差Ｄ２と定義する。

図７は、図５に示した実施形態について、外部端子電極２３の凹凸状の端部３７が占める好ましい面積割合を説明するためのものである。

図７を参照して、セラミック素体２２のＷ方向に延びる辺を長辺、上記Ｄ２寸法によって規定される辺を短辺として定義される長方形の領域において、外部端子電極２３の凹凸状の端部３７が占める面積割合は、４０〜６０％であることが好ましい。

なお、外部端子電極２３が側面２９および／または３０に至っていない場合は、側面２９および３０の各々に最も近い凸部あるいは凹部の頂点の間のＷ方向に沿った距離によって規定される辺をを長辺とし、上記Ｄ２寸法によって規定される辺を短辺として定義される長方形の領域に置き換えるものとする。

上述の特に図５および図６を参照しての説明ならびに図７を参照しての説明は、第１の外部端子電極２３についてのみ行なったが、同様の構成が第２の外部端子電極２４においても採用されている。

また、この実施形態では、上述した第２の主面２８上での特徴的構成は、第１の主面２７上でも採用されている。

外部端子電極２３および２４のための導電材料としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ‐Ｐｄ合金、Ａｕなどを用いることができる。外部端子電極２３および２４は、たとえば導電性ペーストの焼き付けによって形成されるものであるが、内部電極２５および２６と同時焼成するコファイアによるものでも、内部電極２５および２６の焼成後に導電性ペーストを塗布して焼き付けるポストファイアによるものでもよい。外部端子電極２３および２４の厚みは、最も厚い部分で１０〜５０μｍであることが好ましい。

外部端子電極２３および２４上にはめっき膜が形成されてもよい。めっき膜を構成する金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ‐Ｐｄ合金、Ａｕなどを用いることができる。めっき膜は単層であっても複層であってもよいが、めっき膜の１層あたりの厚みは１〜１０μｍであることが好ましい。また、外部端子電極２３および２４の各々とめっき膜との間に、応力緩和用の樹脂層が形成されてもよい。

次に、内部電極２５および２６について説明する。

図３および図４に示すように、第１の内部電極２５は第１の端面３１に引き出され、第２の内部電極２６は第２の端面３２に引き出されている。その結果、前述したように、第１の内部電極２５は、第１の外部端子電極２３と第１の端面３１上において電気的に接続され、第２の内部電極２６は、第２の外部端子電極２４と第２の端面３２上において電気的に接続されている。

第１の内部電極２５と第２の内部電極２６とは、特定のセラミック層３３を介して対向するように配置されている。そして、第１の内部電極２５と第２の内部電極２６とが対向する部分において所定の電気的特性が発現される。この実施形態のように、積層セラミックコンデンサ２１の場合には、第１の内部電極２５と第２の内部電極２６とが対向する部分に静電容量が形成される。

内部電極２５および２６を構成する導電材料としては、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ‐Ｐｄ合金、Ａｕなどを用いることができる。

内部電極２５および２６の各々の焼成後の厚みは０．３〜２．０μｍであることが好ましい。

なお、この発明が積層セラミックコンデンサ以外のセラミック電子部品に適用される場合、内部電極を備えないものもあり得る。

次に、図８および図９をも参照しながら、上述した積層セラミックコンデンサ２１の製造方法について説明する。

まず、セラミック層３３となるべきセラミックグリーンシート、内部電極用導電性ペーストおよび外部端子電極用導電性ペーストをそれぞれ準備する。セラミックグリーンシートおよび導電性ペーストには、バインダおよび溶剤が含まれるが、これらについては、公知の有機バインダおよび有機溶剤を用いることができる。

次に、図８（ａ）および（ｂ）に示すように、セラミックグリーンシート４１上に、たとえばスクリーン印刷などにより、所定のパターンをもって導電性ペーストを印刷し、第１および第２の内部電極２５および２６とそれぞれなるべき第１および第２の内部電極パターン４２および４３をそれぞれ形成する。

次に、上記内部電極パターン４２および４３が形成されていない外層用セラミックグリーンシートを所定枚数積層し、その上に、第１の内部電極パターン４２が印刷されたセラミックグリーンシート４１と第２の内部電極パターン４３が印刷されたセラミックグリーンシート４１とを交互に所定枚数ずつ積層し、その上に、外層用セラミックグリーンシートを再び所定枚数積層し、マザー積層体を作製する。この時点で、必要に応じて、マザー積層体を静水圧プレスなどの手段により積層方向にプレスしてもよい。

次に、図９に示すように、マザー積層体４４の上下面に、スクリーン印刷などにより第１および第２の外部端子電極２３および２４となるべき外部端子電極パターン４５を形成する。

次に、マザー積層体４４を、図９において破線で示したカットライン４６に沿って所定のサイズにカットし、個々のセラミック素体２２となるべき生のセラミック素体４７を切り出す。

次に、生のセラミック素体にバレル研磨を施す。このとき、外部端子電極２３および２４の端部３７および３８に凹凸状が形成されるように、研磨量を調整する。

次に、生のセラミック素体４７の両端面に導電性ペーストを塗布し、外部端子電極２３および２４の、端面３１および３２に回り込む部分を形成する。

次に、生のセラミック積層体４７を焼成する。焼成温度は、用いられるセラミック材料や導電材料にもよるが、９００〜１３００℃であることが好ましい。これによって、セラミックグリーンシート、内部電極用導電性ペーストおよび外部端子電極用導電性ペーストが同時焼成され、焼結した状態にある積層セラミックコンデンサ２１が得られる。その後、必要に応じて、外部端子電極２３および２４の表面にめっきを施す。

上述した製造方法においては、バレル研磨により外部端子電極２３および２４の端部３７および３８に凹凸形状を付与しているが、このほかにも、印刷版の加工により印刷時に凹凸状を付与することも可能であり、導電性ペーストの溶剤量を増やして印刷図形をにじませることにより凹凸状を付与することも可能である。特に図５および図６にそれぞれ示した外部端子電極２３の端部３７に備える凹凸状は、印刷版の加工により印刷時に形成することが適している。

以下、この発明のさらに他の実施形態について説明する。

図１０は、この発明の第４の実施形態を説明するための図３に対応する図である。図１０において、図３に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図１０に示した積層セラミックコンデンサ２１ａでは、外部端子電極２３および２４は、各々の厚みの少なくとも一部がセラミック素体２２の内部に埋没した状態で形成されていることを特徴としている。これにより、積層セラミックコンデンサ２１ａの薄型化を図ることができる。

なお、上記構造は、前述した第１の実施形態による積層セラミックコンデンサ２１の製造方法において、図９に示すように、外部端子電極パターン４５を形成した後に、マザー積層体４４を積層方向にプレスすることにより実現できる。

図１１は、この発明の第５の実施形態を説明するための図３に対応する図である。図１１において、図３に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図１１に示した積層セラミックコンデンサ２１ｂでは、外部端子電極２３および２４が第１の主面２７上には形成されていないことを特徴としている。これにより、積層セラミックコンデンサ２１ｂの薄型化を図ることができる。

図１２は、この発明の第６の実施形態を説明するための図２に対応する図である。図１２において、図２に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図１２に示した積層セラミックコンデンサ２１ｃでは、外部端子電極２３および２４が第１および第２の側面２９および３０上にも形成されていることを特徴としている。実装時において、半田の濡れ上がり面積を増やして、配線基板との接続信頼性を高める場合には、この実施形態を採用すればよい。

図１３は、この発明の第７の実施形態を説明するための図１に対応する図である。図１３において、図１に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図１３に示した積層セラミックコンデンサ２１ｄでは、外部端子電極２３および２４の方形状の領域３５および３６が、第２の主面２８が第１および第２の側面２９および３０と交わる稜線にまで達しておらず、側面２９および３０側に向く部分にある端部３７および３８においても凹凸状に形成されていることを特徴としている。これにより、応力分散効果を高めることができる。

なお、図１３では、第２の主面２８側を図示したが、図示しない第１の主面２７側においても同様に構成されることが好ましい。

図１４および図１５は、この発明の第８の実施形態を説明するためのもので、図１４は図１に対応し、図１５は図３に対応している。図１４および図１５において、図１または図３に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図１４および図１５に示した積層セラミックコンデンサ２１ｅでは、外部端子電極２３および２４の方形状の領域３５および３６は、第２の主面２８における第１および第２の側面２９および３０との稜線にまで達していないばかりでなく、第１および第２の端面３１および３２との稜線にも達していないことを特徴としている。そして、方形状の領域３５および３６の各々の全周にわたる端部３７および３８に凹凸状が付与されている。

また、セラミック素体２２の内部には、第１の内部電極２５と第１の外部端子電極２３とを電気的に接続するように第１および第２の主面２７および２８の各々にまで達する第１のビアホール導体４８と、第２の内部電極２６と第２の外部端子電極２４とを電気的に接続するように第１および第２の主面２７および２８の各々にまで達する第２のビアホール導体４９とが形成されている。

なお、上記第８の実施形態の変形例として、外部端子電極２３および２４が第１の主面２７上には形成されず、ビアホール導体４８および４９が第２の主面２８にのみ達するように形成されてもよい。

２１，２１ａ，２１，２１ｃ，２１ｄ，２１ｅ 積層セラミックコンデンサ
２２ セラミック素体
２３ 第１の外部端子電極
２４ 第２の外部端子電極
２５ 第１の内部電極
２６ 第２の内部電極
２７ 第１の主面
２８ 第２の主面
２９ 第１の側面
３０ 第２の側面
３１ 第１の端面
３２ 第２の端面
３３ セラミック層
３４ ギャップ領域
３５，３６ 方形状の領域
３７，３８ 端部
４８ 第１のビアホール導体
４９ 第２のビアホール導体

Claims (14)

1. 互いに対向する第１の主面および第２の主面と、互いに対向する第１の側面および第２の側面と、互いに対向する第１の端面および第２の端面とを有し、前記第２の主面が実装面側に向けられる、セラミック素体と、
   前記セラミック素体の少なくとも前記第２の主面上に配置された、第１の外部端子電極と、
   前記セラミック素体の少なくとも前記第２の主面上において、所定のギャップ領域を挟んで前記第１の外部端子電極から隔離されるように配置された、第２の外部端子電極と
   を備え、
   前記第１の外部端子電極および前記第２の外部端子電極は、前記第２の主面上において、ともに実質的に方形状の領域を有し、
   前記第２の主面上において、前記第１の外部端子電極の前記ギャップ領域と接する端部、および前記第２の外部端子電極の前記ギャップ領域と接する端部が、ともに凹凸状に形成されていることを特徴とする、セラミック電子部品。
2. 前記第１の外部端子電極は、前記第１の主面上において、実質的に方形状の領域をさらに有し、
   前記第２の外部端子電極は、前記第１の主面上において、所定のギャップ領域を挟んで前記第１の外部端子電極から隔離されるように配置された、実質的に方形状の領域をさらに有し、
   前記第１の主面上において、前記第１の外部端子電極の前記ギャップ領域と接する端部、および前記第２の外部端子電極の前記ギャップ領域と接する端部が、ともに凹凸状に形成されていることを特徴とする、請求項１に記載のセラミック電子部品。
3. 前記第１の外部端子電極は、前記第１の端面に回り込むようにして形成され、
   前記第２の外部端子電極は、前記第２の端面に回り込むようにして形成されていることを特徴とする、請求項１または２に記載のセラミック電子部品。
4. 前記セラミック素体の内部に形成される第１および第２の内部電極をさらに備え、前記第１の内部電極は、前記第１の外部端子電極と電気的に接続され、前記第２の内部電極は、前記第２の外部端子電極と電気的に接続されていることを特徴とする、請求項１ないし３のいずれかに記載のセラミック電子部品。
5. 前記セラミック素体は、積層された複数のセラミック層をもって構成される積層構造を有し、前記第１の内部電極と前記第２の内部電極とは、特定の前記セラミック層を介して対向するように配置されていることを特徴とする、請求項４に記載のセラミック電子部品。
6. 前記セラミック素体の内部に形成される第１および第２の内部電極をさらに備え、前記第１の内部電極は、前記第１の外部端子電極と前記第１の端面上において電気的に接続され、前記第２の内部電極は、前記第２の外部端子電極と前記第２の端面上において電気的に接続されていることを特徴とする、請求項３に記載のセラミック電子部品。
7. 前記セラミック素体の内部にそれぞれ形成される、第１および第２の内部電極と、前記第１の内部電極と前記第１の外部端子電極とを電気的に接続するように少なくとも前記第２の主面にまで達する第１のビアホール導体と、前記第２の内部電極と前記第２の外部端子電極とを電気的に接続するように少なくとも前記第２の主面にまで達する第２のビアホール導体とをさらに備えることを特徴とする、請求項１または２に記載のセラミック電子部品。
8. 前記第１の外部端子電極および前記第２の外部端子電極は、前記第１の側面および前記第２の側面ならびに前記第１の端面および前記第２の端面のいずれ上にも回り込まないように形成されていることを特徴とする、請求項７に記載のセラミック電子部品。
9. 前記セラミック素体は、前記第１の側面と前記第２の側面とを結ぶ方向に測定した寸法をＷとし、前記第１の主面と前記第２の主面とを結ぶ方向に測定した寸法をＴとしたとき、Ｗ＞Ｔであることを特徴とする、請求項１ないし８のいずれかに記載のセラミック電子部品。
10. 前記凹凸状は不規則なギザギザ状であることを特徴とする、請求項１ないし９のいずれかに記載のセラミック電子部品。
11. 前記凹凸状は実質的に三角波状であることを特徴とする、請求項１ないし９のいずれかに記載のセラミック電子部品。
12. 前記凹凸状は実質的に正弦波状であることを特徴とする、請求項１ないし９のいずれかに記載のセラミック電子部品。
13. 前記凹凸状における複数の凸部の配列ピッチをＤ１とし、前記セラミック素体の前記第１の側面と前記第２の側面とを結ぶ方向に測定した寸法をＷとしたとき、１／５０Ｗ≦Ｄ１≦１／１０Ｗであることを特徴とする、請求項１ないし１２のいずれかに記載のセラミック電子部品。
14. 前記第１および第２の外部端子電極は、各々の厚みの少なくとも一部が前記セラミック素体の内部に埋没した状態で形成されていることを特徴とする、請求項１ないし１３のいずれかに記載のセラミック電子部品。

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