KR20100054726A - 세라믹 전자부품 - Google Patents

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KR20100054726A
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

특히 박형의 세라믹 전자부품에 있어서, 실장시 또는 실장상태에 있어서 가해지는 응력에 의해 생길 수 있는 크랙을 억제한다.
제1 및 제2의 외부 단자 전극(23,24)은, 세라믹 소체(22)의 실장면측을 향하는 주면(28)상에 있어서, 모두 실질적으로 사각형상의 영역(35,36)을 가진다. 주면(28)상에 있어서, 제1의 외부 단자 전극(23)의 갭 영역(34)과 접하는 단부(37), 및 제2의 외부 단자 전극(24)의 갭 영역(34)과 접하는 단부(38)가 모두 요철상으로 형성된다.
세라믹 전자부품, 외부 단자 전극, 세라믹 소체, 내부전극

Description

세라믹 전자부품{CERAMIC ELECTRONIC COMPONENT}
이 발명은, 세라믹 전자부품에 관한 것으로서, 특히 세라믹 전자부품에 포함하는 외부 단자 전극 구조에 관한 것이다.
최근, 휴대 전화기나 휴대 음악 플레이어 등의 전자기기의 소형화나 박형화에 따라, 전자기기에 탑재되는 세라믹 전자부품의 소형화나 박형화가 급속히 진행되고 있다. 통상, 세라믹 전자부품은 전자기기 내부에 탑재되는 배선 기판상에 실장되는데, 세라믹 전자부품의 소형화나 박형화에 따라, 세라믹 전자부품 자체의 강도는 저하하는 경향이 있고, 실장시나 사용시에 세라믹 전자부품에 크랙이 발생하는 경우가 있다. 이하, 이것을 상세하게 설명한다.
도 16은, 종래의 세라믹 전자부품의 일례로서의 적층 세라믹 콘덴서(1)를 나타내는 평면도이고, 도 17은, 도 16에 나타낸 적층 세라믹 콘덴서(1)의 단면도이며, 실장시 또는 실장상태에 있어서 가해지는 응력에 따라 일어나는 문제를 설명하기 위한 것이다.
적층 세라믹 콘덴서(1)에 포함하는 세라믹 소체(2)는, 서로 대향하는 제1의 주면(3) 및 제2의 주면(4)을 가지는데, 도 16에서는, 실장면측을 향하는 제2의 주 면(4)이 나타나 있다. 도 16에 나타내는 바와 같이, 제2의 주면(4)에 있어서 대향하는 제1 및 제2의 외부 단자 전극(5 및 6)의 각 단부는 직선상으로 형성되어 있다.
예를 들면, 이 적층 세라믹 콘덴서(1)를 배선 기판(도시하지 않음)상에 실장할 때에는, 실장기의 흡착 헤드(도시하지 않음)에 의해 제1의 주면(3)을 흡착하여, 배선 기판의 랜드상에 마운트하는데, 도 17에 나타내는 바와 같이, 제1의 주면(3)에는 마운트시의 관성에 의한 응력이 가해져 역점(力點)(7)이 형성된다. 그리고, 적층 세라믹 콘덴서(1)의 양단에 형성된 제1 및 제2의 외부 단자 전극(5 및 6)과 배선 기판의 접점이 지점(支點)(8 및 9)이 된다. 이 결과, 실장면에서의 외부 단자 전극(5 및 6)의 각각의 주면(4)상으로의 돌아 들어가는 부분의 단부(점선으로 둘러싼 부분)가 작용점(10 및 11)이 되고, 이 부분을 기점으로 하여 세라믹 소체(2)의 내부에 크랙이 생기기 쉬워진다.
또한 역점(7)을 부여하는 응력은, 상술한 바와 같은 실장시의 것 뿐 아니라 사용시의 배선 기판의 휨 등에 의한 것도 포함된다.
이 현상은, 세라믹 소체(2)의 주면(3 및 4)과 실장면이 평행해질 경우에 생기기 쉽고, 그 중에서도 적층 세라믹 콘덴서(1)의 높이방향의 치수가 얇아질수록 생기기 쉽다.
상술한 문제를 해결하기 위해, 예를 들면 일본국 공개특허공보 2001-126950호(특허문헌 1)에는, 도 18에 나타내는 바와 같이, 세라믹 전자부품(14)에 포함하는 세라믹 소체(15)의 실장면측을 향하는 주면(16)에 삼각형상의 외부 단자 전 극(17 및 18)을 형성함으로써 응력을 분산하는 것이 제안되어 있다.
그러나 상기 특허문헌 1에 기재한 바와 같은 전극형상에는 이하와 같은 문제가 있다.
(1)실장면측을 향하는 주면(16)에서의 외부 단자 전극(17 및 18)의 면적이 작아지기 때문에 외부 단자 전극(17 및 18)의 세라믹 소체(15)에 대한 고착력이 저하한다.
(2)실장면측을 향하는 주면(16)에서의 외부 단자 전극(17 및 18)의 면적이 작아지기 때문에, 솔더 등의 접합재와의 접촉 면적이 작아져, 세라믹 전자부품(14)의 배선 기판에 대한 접속 신뢰성이 저하한다.
(3)예를 들면 일본국 공개특허공보 2003-309373호(특허문헌 2)에 기재된 바와 같이, 최근에는, 전자부품을 배선 기판에 매장하여 실장을 행하는 것이 제안되어 있다. 이 기술이 적용되면, 배선 기판측으로부터 전자부품의 외부 단자 전극을 겨냥하여 레이저광을 조사함으로써 비아홀을 형성하고, 비아홀 내부에 도전체를 충전하여 배선 기판의 회로와 접속하는 것이 행해진다. 이 경우, 도 18에 나타낸 세라믹 전자부품(14)과 같이, 실장면측을 향하는 주면(16)에서의 외부 단자 전극(17 및 18)의 면적이 작으면, 레이저광을 정밀도 높게 외부 단자 전극(17 및 18)에 도달시키는 것이 곤란해진다.
<선행기술문헌>
(특허문헌)
[특허문헌 1] 일본국 공개특허공보 2001-126950호
[특허문헌 2] 일본국 공개특허공보 2003-309373호
그리하여, 이 발명의 목적은, 상술한 바와 같은 문제를 해결할 수 있는 세라믹 전자부품의 외부 전극 구조를 제공하고자 하는 것이다.
이 발명은, 서로 대향하는 제1의 주면 및 제2의 주면과, 서로 대향하는 제1의 측면 및 제2의 측면과, 서로 대향하는 제1의 단면 및 제2의 단면을 가지고, 제2의 주면이 실장면측을 향하는 세라믹 소체와, 세라믹 소체의 적어도 제2의 주면상에 배치된 제1의 외부 단자 전극과, 세라믹 소체의 적어도 제2의 주면상에 있어서, 소정의 갭 영역을 끼고 제1의 외부 단자 전극으로부터 격리되도록 배치된 제2의 외부 단자 전극을 포함하는 세라믹 전자부품을 향하는 것으로서, 상술한 기술적 과제를 해결하기 위해, 다음과 같은 구성을 포함하는 것을 특징으로 하고 있다.
즉, 제1의 외부 단자 전극 및 제2의 외부 단자 전극은, 제2의 주면상에 있어서, 모두 실질적으로 사각형상의 영역을 가지고, 제2의 주면상에 있어서, 제1의 외부 단자 전극의 갭 영역과 접하는 단부, 및 제2의 외부 단자 전극의 갭 영역과 접하는 단부가 모두 요철상으로 형성되어 있는 것을 특징으로 하고 있다.
바람직한 실시형태에서는, 상기와 동일한 구성이 제1의 주면상에서도 채용된다. 보다 상세하게는, 제1의 외부 단자 전극은, 제1의 주면상에 있어서, 실질적으로 사각형상의 영역을 더 가지고, 제2의 외부 단자 전극은, 제1의 주면상에 있어서, 소정의 갭 영역을 끼고 제1의 외부 단자 전극으로부터 격리되도록 배치된, 실 질적으로 사각형상의 영역을 더 가지며, 제1의 주면상에 있어서, 제1의 외부 단자 전극의 갭 영역과 접하는 단부, 및 제2의 외부 단자 전극의 갭 영역과 접하는 단부가 모두 요철상으로 형성된다.
제1의 외부 단자 전극은 제1의 단면에 돌아 들어가도록 형성되고, 제2의 외부 단자 전극은 제2의 단면에 돌아 들어가도록 형성되어도 된다.
이 발명에 따른 세라믹 전자부품은, 세라믹 소체의 내부에 형성되는 제1 및 제2의 내부전극을 더 포함하고 있어도 된다. 이 경우, 제1의 내부전극은 제1의 외부 단자 전극과 전기적으로 접속되고, 제2의 내부전극은 제2의 외부 단자 전극과 전기적으로 접속된다.
상기의 실시형태에 있어서, 세라믹 소체는 적층된 복수의 세라믹층으로 구성되는 적층 구조를 가지고, 제1의 내부전극과 제2의 내부전극은 특정 세라믹층을 통해 대향하도록 배치되어 있으면, 적층형의 세라믹 전자부품을 구성할 수 있다.
또한 상술한 바와 같이, 제1의 외부 단자 전극이 제1의 단면에 돌아 들어가도록 형성되고, 제2의 외부 단자 전극이 제2의 단면에 돌아 들어가도록 형성되어 있는 경우, 제1의 내부전극은 제1의 외부 단자 전극과 제1의 단면상에 있어서 전기적으로 접속되고, 제2의 내부전극은 제2의 외부 단자 전극과 제2의 단면상에 있어서 전기적으로 접속되는 것이 바람직하다.
또한 세라믹 소체의 내부에 있어서, 제1 및 제2의 내부전극과 더불어, 제1의 내부전극과 제1의 외부 단자 전극을 전기적으로 접속하도록 적어도 제2의 주면에까지 달하는 제1의 비아홀 도체와, 제2의 내부전극과 제2의 외부 단자 전극을 전기적 으로 접속하도록 적어도 상기 제2의 주면에까지 달하는 제2의 비아홀 도체가 더 형성되어 있어도 된다. 이 경우, 제1의 외부 단자 전극 및 제2의 외부 단자 전극은, 제1의 측면 및 제2의 측면 및 제1의 단면 및 제2의 단면의 어느 것 상(上)에도 돌아 들어가지 않도록 형성되어 있는 것이 바람직하다.
세라믹 소체가, 제1의 측면과 제2의 측면을 연결하는 방향으로 측정한 치수를 W로 하고, 제1의 주면과 제2의 주면을 연결하는 방향으로 측정한 치수를 T로 했을 때, W＞T인 경우, 이 발명이 특히 유리하게 적용된다.
상술한 요철상은, 불규칙한 톱니 형상이어도 되고, 실질적으로 삼각 파상이어도 되며, 실질적으로 정현 파상이어도 된다.
요철상에서의 복수의 볼록부의 배열 피치를 D1로 하고, 세라믹 소체의 제1의 측면과 제2의 측면을 연결하는 방향으로 측정한 치수를 W로 했을 때, 1/50W≤D1≤1/10W일 때, 이 발명이 특히 유리하게 적용된다.
제1 및 제2의 외부 단자 전극은, 각각의 두께의 적어도 일부가 세라믹 소체의 내부에 매몰된 상태로 형성되어 있는 것이 바람직하다.
이 발명에 의하면, 세라믹 소체의 실장면측을 향하는 제2의 주면에 있어서, 외부 단자 전극의 단부가 요철상으로 형성되어 있으므로, 외부 단자 전극의 단부에 가해지는 응력이 분산되어 크랙 발생을 억제할 수 있다.
또한 실장면측을 향하는 제2의 주면에 있어서, 외부 단자 전극이 실질적으로 사각형상의 영역을 가지기 때문에, 세라믹 소체나 배선 기판과의 접촉 면적을 늘릴 수 있는 동시에, 배선 기판에 세라믹 전자부품을 매장하는 경우, 레이저광의 조준 면적을 늘릴 수 있다. 그 결과, 외부 단자 전극의 고착력이 향상하면서, 배선 기판에 대한 접속 신뢰성이 향상하는 동시에, 레이저광 조사에 의해 형성된 비아홀을 외부 단자 전극에 정밀도 높게 도달시키는 것이 용이해진다.
세라믹 소체의 제2의 주면상에 있어서 실현되는 외부 단자 전극의 특징적 구성이 제1의 주면상에 있어서도 채용되면, 세라믹 전자부품의 실장시에, 제1의 주면과 제2의 주면 사이에서 방향성을 없앨 수 있어 실장 공정을 능률적으로 진행할 수 있다.
도 1 내지 도 4는 이 발명의 제1의 실시형태를 설명하기 위한 것이다. 여기서, 도 1은, 이 발명에 따른 세라믹 전자부품의 일례로서의 적층 세라믹 콘덴서(21)를 나타내는 저면도이고, 도 2는 마찬가지로 측면도이며, 도 3은 도 1의 선 A-A에 따른 단면도이다. 적층 세라믹 콘덴서(21)는 세라믹 소체(22)를 포함하는데, 도 4는 세라믹 소체(22)의 내부 상태를 나타내는 평면도이다.
적층 세라믹 콘덴서(21)는, 상술한 세라믹 소체(22)와 더불어, 제1 및 제2의 외부 단자 전극(23 및 24) 및 제1 및 제2의 내부전극(25 및 26)을 포함하고 있다.
세라믹 소체(22)는, 서로 대향하는 제1의 주면(27) 및 제2의 주면(28)과, 서로 대향하는 제1의 측면(29) 및 제2의 측면(30)과, 서로 대향하는 제1의 단면(31) 및 제2의 단면(32)을 가지고 있다. 또한 세라믹 소체(22)는 적층된 복수의 세라믹층(33)으로 구성되는 적층 구조를 가지고 있다.
적층 세라믹 콘덴서(21)에 있어서, 세라믹 소체(22)의 제1의 단면(31)과 제2의 단면(32)을 연결하는 방향으로 측정한 치수를 L(도 1 참조)로 하고, 마찬가지로 제1의 측면(29)과 제2의 측면(30)을 연결하는 방향으로 측정한 치수를 W(도 1 참조)로 하며, 마찬가지로 제1의 주면(27)과 제2의 주면(28)을 연결하는 방향으로 측정한 치수를 T(도 2 참조)로 했을 때, L＞W＞T로 되어 있다. 보다 구체적으로는, T≤0.3mm인 소형의 세라믹 소체(22)나, 1/5W≤T≤2/3W인 박형의 세라믹 소체(22)를 가지는 경우에 있어서, 이 발명의 효과가 현저하게 발휘될 수 있다.
세라믹 소체(22)는, 도 1 내지 도 4에 나타내는 바와 같이, 코너부 및 모서리부에 있어서 둥그스름하게 되어 있는 것이 바람직하다.
세라믹층(33)을 구성하는 세라믹 재료로서는, 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZr03 등을 주성분으로 하는 유전체 세라믹을 사용할 수 있다. 또한 이들 주성분에 Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물 등의 부성분을 첨가한 것을 사용해도 된다.
세라믹 소체(22)는, 소성 공정을 거쳐 얻어지는 것인데, 각 세라믹층의 소성 후의 두께는 0.5~10㎛인 것이 바람직하다.
또한 이 실시형태에서는, 세라믹 전자부품으로서 적층 세라믹 콘덴서(21)를 채용했기 때문에, 세라믹층(33)을 구성하는 세라믹으로서 유전체 세라믹을 사용했는데, PZT계 세라믹 등의 압전체 세라믹을 사용하면 압전부품으로서 기능하는 세라믹 전자부품을 얻을 수 있고, 스피넬계 세라믹 등의 반도체 세라믹을 사용하면 서 미스터로서 기능하는 세라믹 전자부품을 얻을 수 있다.
또한 이 실시형태에서는, 세라믹 소체(22)가 복수의 세라믹층(33)으로 구성되는 적층 구조를 가지고 있었는데, 적층형의 세라믹 전자부품을 구성하지 않는 경우에는, 세라믹 소체는 적층 구조를 가지고 있지 않아도 된다.
다음으로, 외부 단자 전극(23 및 25)에 대하여 설명한다.
제1의 외부 단자 전극(23)은, 제1의 주면(27), 제1의 단면(31), 및 제2의 주면(28)에 걸쳐 형성되고, 제1의 단면(31)상에 있어서 제1의 내부전극(25)과 전기적으로 접속되어 있다. 한편, 제2의 외부 단자 전극(24)은, 제1의 주면(27), 제2의 단면(32), 및 제2의 주면(28)에 걸쳐 형성되고, 제2의 단면(32)상에 있어서 제2의 내부전극(26)과 전기적으로 접속되어 있다.
이 실시형태에 있어서, 바람직하게는, 도 1 및 도 2로부터 알 수 있듯이, 제1 및 제2의 외부 단자 전극(23 및 24)은 제1 및 제2의 측면(29 및 30)상에는 실질적으로 형성되지 않는다. 이 때문에, 도 2에 나타낸 W방향에 관하여, 적층 세라믹 콘덴서(21)의 소형화를 도모할 수 있다.
또한 세라믹 소체(22)의 단면(31 및 32)의 각각과 측면(29 및 30)의 각각 사이의 코너부를 둥그스름하게 할 경우, 이들 코너부에 제1 및 제2의 외부 단자 전극(23 및 24)이 돌아 들어가는 경우가 있다. 도 2에는, 상기와 같은 경우의 외부 단자 전극(23 및 24)의 형성 상태가 도시되어 있다. 또한 도전성 페이스트를 사용하여 외부 단자 전극(23 및 24)을 형성하는 경우, 단면(31 및 32)에 부여되는 도전성 페이스트가 세라믹 소체(22)의 길이방향에 각각 50㎛이하 정도 돌아 들어가는 경우가 있고, 경우에 따라서는 측면(29 및 30)이 평탄한 면에까지 달하는 경우가 있다.
실장면측을 향하는 제2의 주면(28)에 주목하면, 제1 및 제2의 외부 단자 전극(23 및 24)은 소정의 갭 영역(34)을 끼고 대향하도록 배치되어 있다. 그리고, 제1 및 제2의 외부 단자 전극(23 및 24)은, 제2의 주면(28)상에 있어서, 모두 실질적으로 사각형상의 영역(35 및 36)을 가지고 있다. 여기서, "실질적"이라고 한 것은, 후술하는 바와 같이 단부가 요철상인 것에 관계되는데, 그 이외에도, 세라믹 소체(22)의 둥그스름함으로 인해 코너부가 둥그스름해지는 경우가 있다고 하는 사정을 고려하고 있다.
상술의 사각형상의 영역(35 및 36)은, 이 실시형태에서는, 제2의 주면(28)과 제1 및 제2의 측면(29 및 30)의 각각이 교차하는 능선에까지 이르도록 형성되어 있다. 또한 제2의 주면(28)에서의 사각형상의 영역(35 및 36)의 각각이 차지하는 비율은, W방향에서 보아 80%이상, L방향에서 보아 20%이상인 것이 바람직하다.
제1 및 제2의 외부 단자 전극(23 및 24)의 각각의 단부(37 및 38)는 모두 요철상으로 형성되어 있다. 이 제1의 실시형태에서는, 요철상은, 도 1에 잘 나타나 있는 바와 같이 불규칙한 톱니 형상이다.
도 5 및 도 6은, 각각 이 발명의 제2 및 제3의 실시형태를 설명하기 위한 것으로서, 제1의 외부 단자 전극(23)의 단부(37)를 확대하여 나타내고 있다. 요철상은, 도 5에 나타내는 바와 같이 실질적으로 삼각 파상이어도 되고, 도 6에 나타내는 바와 같이 실질적으로 정현 파상이어도 된다.
응력 분산의 관점에서 보면, 도 5에 나타내는 바와 같은 삼각 파상의 경우는, 각 볼록부의 형상이 정삼각형인 것이 바람직하다. 또한 도 6에 나타내는 바와 같은 정현 파상도 응력 분산의 관점에서 바람직하다. 또한 외부 단자 전극(23)상에 도금막이 형성되는 경우, 과도한 도금 성장을 억제하는 관점에서 보면, 요철상의 각 볼록부의 선단이 예리해지지 않도록 하는 것이 바람직하다. 또한 외부 단자 전극(23)의 요철상의 단부(37)에 있어서, 볼록부의 개수는 10~50개인 것이 바람직하다.
도 5 및 도 6에 나타내는 바와 같이, 외부 단자 전극(23)의 요철상의 단부(37)에서의 복수의 볼록부의 배열 피치(D1)는, 세라믹 소체(22)의 치수(W)에 대하여 1/50W≤D1≤1/10W의 관계에 있는 것이 바람직하다. 예를 들면, W가 0.5㎜인 경우, 10㎛≤D1≤50㎛인 것이 바람직하다. 또한 도 1에서는 배열 피치(D1)를 도시하고 있지 않지만, 도 1에 나타낸 요철상의 단부(37 및 38)에 대해서도, 볼록부의 배열 피치가 치수(W)에 대하여 동일한 관계에 있는 것이 바람직하다.
상술의 배열 피치(D1)를 구할 때, 볼록부의 정점이 불규칙하게 배치되어 있는 경우에는, W방향에 따라 임의의 5군데(예를 들면, 측면(29)으로부터 측면(30)에 걸쳐 거의 균등한 간격을 두고 5군데)를 선택하고, 각각의 개소에 있어서 서로 이웃하는 정점끼리의 거리를 구하여, 그 평균치로 배열 피치(D1)로 하는 것이 바람직하다. 이 때, 상기 정점끼리의 거리는 반드시 정점간의 직선 거리가 아니라 정점간의 W방향에 따른 거리로 한다.
또한 요철상의 단부(37)에서의 서로 이웃하는 오목부와 볼록부의 고저 차, 즉 요철 차(D2)를, 예를 들면 도 5에 있어서 도시한 바와 같은 거리라고 정의했을 때, 30㎛≤D2≤60㎛인 것이 바람직하다. 여기서, 요철의 차(D2)를 측정할 때, 볼록부의 정점이나 오목부의 정점이 불규칙하게 배치되어 있는 경우에는, 볼록부 중 가장 제2의 단면(32)(도 1 참조)을 향해 돌출되어 있는 정점과 오목부 중 가장 제1의 단면(31)(도 1 참조)을 향해 함입(陷入)되어 있는 정점을 발견하여, 이들 정점간의 L방향(도 1 참조)에 따른 거리를 요철의 차(D2)로 정의한다.
도 7은 도 5에 나타낸 실시형태에 대하여, 외부 단자 전극(23)의 요철상의 단부(37)가 차지하는 바람직한 면적 비율을 설명하기 위한 것이다.
도 7을 참조하여, 세라믹 소체(22)의 W방향으로 연장되는 변을 장변(長邊), 상기 D2 치수에 의해 규정되는 변을 단변으로 하여 정의되는 장방형의 영역에 있어서, 외부 단자 전극(23)의 요철상의 단부(37)가 차지하는 면적 비율은 40~60%인 것이 바람직하다.
또한 외부 단자 전극(23)이 측면(29 및/또는 30)에 이르지 않는 경우는, 측면(29 및 30)의 각각에 가장 가까운 볼록부 혹은 오목부의 정점 사이의 W방향에 따른 거리에 의해 규정되는 변을 장변으로 하고, 상기 D2 치수에 의해 규정되는 변을 단변으로 하여, 정의되는 장방형의 영역을 대신하는 것으로 한다.
상술의 특히 도 5 및 도 6을 참조한 설명 및 도 7을 참조한 설명은, 제1의 외부 단자 전극(23)에 대해서만 행했지만, 동일한 구성이 제2의 외부 단자 전극(24)에 있어서도 채용되어 있다.
또한 이 실시형태에서는, 상술한 제2의 주면(28)상에서의 특징적 구성은 제1 의 주면(27)상에서도 채용되어 있다.
외부 단자 전극(23 및 24)을 위한 도전 재료로서는, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있다. 외부 단자 전극(23 및 24)은, 예를 들면 도전성 페이스트의 베이킹에 의해 형성되는 것인데, 내부전극(25 및 26)과 동시 소성하는 코파이어(cofired)에 의한 것이어도 되고, 내부전극(25 및 26)의 소성 후에 도전성 페이스트를 도포하여 베이킹하는 포스트파이어에 의한 것이어도 된다. 외부 단자 전극(23 및 24)의 두께는 가장 두꺼운 부분에서 10~50㎛인 것이 바람직하다.
외부 단자 전극(23 및 24)상에는 도금막이 형성되어도 된다. 도금막을 구성하는 금속으로서는, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있다. 도금막은 단층이어도 되고 복층이어도 되는데, 도금막의 1층당 두께는 1~10㎛인 것이 바람직하다. 또한 외부 단자 전극(23 및 24)의 각각과 도금막 사이에 응력 완화용의 수지층이 형성되어도 된다.
다음으로, 내부전극(25 및 26)에 대하여 설명한다.
도 3 및 도 4에 나타내는 바와 같이, 제1의 내부전극(25)은 제1의 단면(31)에 인출되고, 제2의 내부전극(26)은 제2의 단면(32)에 인출되어 있다. 그 결과, 상술한 바와 같이, 제1의 내부전극(25)은 제1의 외부 단자 전극(23)과 제1의 단면(31)상에 있어서 전기적으로 접속되고, 제2의 내부전극(26)은 제2의 외부 단자 전극(24)과 제2의 단면(32)상에 있어서 전기적으로 접속되어 있다.
제1의 내부전극(25)과 제2의 내부전극(26)은 특정 세라믹층(33)을 통해 대향하도록 배치되어 있다. 그리고, 제1의 내부전극(25)과 제2의 내부전극(26)이 대향 하는 부분에 있어서 소정의 전기적 특성이 발현된다. 이 실시형태와 같이, 적층 세라믹 콘덴서(21)의 경우에는, 제1의 내부전극(25)과 제2의 내부전극(26)이 대향하는 부분에 정전 용량이 형성된다.
내부전극(25 및 26)을 구성하는 도전 재료로서는, 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있다.
내부전극(25 및 26)의 각각의 소성 후의 두께는 0.3~2.0㎛인 것이 바람직하다.
또한 이 발명이 적층 세라믹 콘덴서 이외의 세라믹 전자부품에 적용되는 경우, 내부전극을 포함하지 않는 것도 있을 수 있다.
다음으로, 도 8 및 도 9도 참조하면서, 상술한 적층 세라믹 콘덴서(21)의 제조방법에 대하여 설명한다.
우선, 세라믹층(33)이 될 세라믹 그린시트, 내부전극용 도전성 페이스트, 및 외부 단자 전극용 도전성 페이스트를 각각 준비한다. 세라믹 그린시트 및 도전성 페이스트에는 바인더 및 용제가 포함되는데, 이들에 대해서는 공지의 유기 바인더 및 유기 용제를 사용할 수 있다.
다음으로, 도 8a 및 도 8b에 나타내는 바와 같이, 세라믹 그린시트(41)상에, 예를 들면 스크린 인쇄 등에 의해, 소정의 패턴으로 도전성 페이스트를 인쇄하고, 제1 및 제2의 내부전극(25 및 26)과 각각이 될 제1 및 제2의 내부전극 패턴(42 및 43)을 각각 형성한다.
다음으로, 상기 내부전극 패턴(42 및 43)이 형성되어 있지 않은 외층용 세라 믹 그린시트를 소정 매수 적층하고, 또한 제1의 내부전극 패턴(42)이 인쇄된 세라믹 그린시트(41)와 제2의 내부전극 패턴(43)이 인쇄된 세라믹 그린시트(41)를 교대로 소정 매수씩 적층하며, 또한 외층용 세라믹 그린시트를 다시 소정 매수 적층하여 마더 적층체를 제작한다. 이 시점에서, 필요에 따라, 마더 적층체를 정수압(靜水壓) 프레스 등의 수단에 의해 적층방향으로 프레스해도 된다.
다음으로, 도 9에 나타내는 바와 같이, 마더 적층체(44)의 상하면에, 스크린 인쇄 등에 의해 제1 및 제2의 외부 단자 전극(23 및 24)이 될 외부 단자 전극 패턴(45)을 형성한다.
다음으로, 마더 적층체(44)를, 도 9에 있어서 파선으로 나타낸 컷트 라인(46)을 따라 소정의 사이즈로 컷트하고, 각각의 세라믹 소체(22)가 될 생(生) 세라믹 소체(47)를 잘라낸다.
다음으로, 생 세라믹 소체에 배럴 연마를 실시한다. 이 때, 외부 단자 전극(23 및 24)의 단부(37 및 38)에 요철상이 형성되도록 연마량을 조정한다.
다음으로, 생 세라믹 소체(47)의 양단면에 도전성 페이스트를 도포하여, 외부 단자 전극(23 및 24)의 단면(31 및 32)에 돌아 들어가는 부분을 형성한다.
다음으로, 생 세라믹 적층체(47)를 소성한다. 소성 온도는, 사용되는 세라믹 재료나 도전 재료에 따라 다르지만 900~1300℃인 것이 바람직하다. 이것에 의해, 세라믹 그린시트, 내부전극용 도전성 페이스트, 및 외부 단자 전극용 도전성 페이스트가 동시 소성되어, 소결한 상태에 있는 적층 세라믹 콘덴서(21)가 얻어진다. 그 후, 필요에 따라 외부 단자 전극(23 및 24)의 표면에 도금을 실시한다.
상술한 제조방법에 있어서는, 배럴 연마에 의해 외부 단자 전극(23 및 24)의 단부(37 및 38)에 요철 형상을 부여하고 있는데, 그 외에도, 인쇄판의 가공에 의해 인쇄시에 요철상을 부여하는 것도 가능하고, 도전성 페이스트의 용제량을 늘려 인쇄 도형을 번지게 함으로써 요철상을 부여하는 것도 가능하다. 특히 도 5 및 도 6에 각각 나타낸 외부 단자 전극(23)의 단부(37)에 포함하는 요철상은, 인쇄판의 가공에 의해 인쇄시에 형성하는 것이 적합하다.
이하, 이 발명의 또 다른 실시형태에 대하여 설명한다.
도 10은, 이 발명의 제4의 실시형태를 설명하기 위한 도 3에 대응하는 도면이다. 도 10에 있어서, 도 3에 나타내는 요소에 상당하는 요소에는 동일한 참조부호를 부여하여 중복하는 설명은 생략한다.
도 10에 나타낸 적층 세라믹 콘덴서(21a)에서는, 외부 단자 전극(23 및 24)은, 각각의 두께의 적어도 일부가 세라믹 소체(22)의 내부에 매몰된 상태로 형성되어 있는 것을 특징으로 하고 있다. 이것에 의해, 적층 세라믹 콘덴서(21a)의 박형화를 도모할 수 있다.
또한 상기 구조는, 상술한 제1의 실시형태에 의한 적층 세라믹 콘덴서(21)의 제조방법에 있어서, 도 9에 나타내는 바와 같이, 외부 단자 전극 패턴(45)을 형성한 후에 마더 적층체(44)를 적층방향으로 프레스함으로써 실현할 수 있다.
도 11은, 이 발명의 제5의 실시형태를 설명하기 위한 도 3에 대응하는 도면이다. 도 11에 있어서, 도 3에 나타내는 요소에 상당하는 요소에는 동일한 참조부호를 부여하여 중복하는 설명은 생략한다.
도 11에 나타낸 적층 세라믹 콘덴서(21b)에서는, 외부 단자 전극(23 및 24)이 제1의 주면(27)상에는 형성되어 있지 않은 것을 특징으로 하고 있다. 이것에 의해, 적층 세라믹 콘덴서(21b)의 박형화를 도모할 수 있다.
도 12는, 이 발명의 제6의 실시형태를 설명하기 위한 도 2에 대응하는 도면이다. 도 12에 있어서, 도 2에 나타내는 요소에 상당하는 요소에는 동일한 참조부호를 부여하여 중복하는 설명은 생략한다.
도 12에 나타낸 적층 세라믹 콘덴서(21c)에서는, 외부 단자 전극(23 및 24)이 제1 및 제2의 측면(29 및 30)상에도 형성되어 있는 것을 특징으로 하고 있다. 실장시에 있어서, 솔더가 녹아드는 면적을 늘려, 배선 기판과의 접속 신뢰성을 높일 경우에는 이 실시형태를 채용하면 된다.
도 13은, 이 발명의 제7의 실시형태를 설명하기 위한 도 1에 대응하는 도면이다. 도 13에 있어서, 도 1에 나타내는 요소에 상당하는 요소에는 동일한 참조부호를 부여하여 중복하는 설명은 생략한다.
도 13에 나타낸 적층 세라믹 콘덴서(21d)에서는, 외부 단자 전극(23 및 24)의 사각형상의 영역(35 및 36)이, 제2의 주면(28)이 제1 및 제2의 측면(29 및 30)과 교차하는 능선에까지 달하고 있지 않고, 측면(29 및 30)측을 향하는 부분에 있는 단부(37 및 38)에 있어서도 요철상으로 형성되어 있는 것을 특징으로 하고 있다. 이것에 의해 응력 분산 효과를 높일 수 있다.
또한 도 13에서는, 제2의 주면(28)측을 도시했지만, 도시하지 않은 제1의 주면(27)측에 있어서도 동일하게 구성되는 것이 바람직하다.
도 14 및 도 15는, 이 발명의 제8의 실시형태를 설명하기 위한 것으로서, 도 14는 도 1에 대응하고, 도 15는 도 3에 대응하고 있다. 도 14 및 도 15에 있어서, 도 1 또는 도 3에 나타내는 요소에 상당하는 요소에는 동일한 참조부호를 부여하여 중복하는 설명은 생략한다.
도 14 및 도 15에 나타낸 적층 세라믹 콘덴서(21e)에서는, 외부 단자 전극(23 및 24)의 사각형상의 영역(35 및 36)은, 제2의 주면(28)에서의 제1 및 제2의 측면(29 및 30)과의 능선에까지 달하고 있지 않을 뿐 아니라, 제1 및 제2의 단면(31 및 32)과의 능선에도 달하고 있지 않은 것을 특징으로 하고 있다. 그리고, 사각형상의 영역(35 및 36)의 각각의 전주(全周)에 걸친 단부(37 및 38)에 요철상으로 부여되어 있다.
또한 세라믹 소체(22)의 내부에는, 제1의 내부전극(25)과 제1의 외부 단자 전극(23)을 전기적으로 접속하도록 제1 및 제2의 주면(27 및 28)의 각각에까지 달하는 제1의 비아홀 도체(48)와, 제2의 내부전극(26)과 제2의 외부 단자 전극(24)을 전기적으로 접속하도록 제1 및 제2의 주면(27 및 28)의 각각에까지 달하는 제2의 비아홀 도체(49)가 형성되어 있다.
또한 상기 제8의 실시형태의 변형예로서, 외부 단자 전극(23 및 24)이 제1의 주면(27)상에는 형성되지 않고, 비아홀 도체(48 및 49)가 제2의 주면(28)에만 달하도록 형성되어 있어도 된다.
도 1은 이 발명의 제1의 실시형태에 의한 적층 세라믹 콘덴서(21)의 제2의 주면(28)측을 나타내는 저면도이다.
도 2는 도 1에 나타낸 적층 세라믹 콘덴서(21)의 제1의 측면(29)측을 나타내는 측면도이다.
도 3은 도 1의 선 A-A에 따른 단면도이다.
도 4는 도 1에 나타낸 적층 세라믹 콘덴서(21)에 포함하는 세라믹 소체(22)의 내부 구조를 나타내는 평면도이다.
도 5는 이 발명의 제2의 실시형태를 설명하기 위한 것으로서, 외부 단자 전극(23)의 사각형상의 영역(35)의 단부(37)를 확대하여 나타내는 도면이다.
도 6은 이 발명의 제3의 실시형태를 설명하기 위한 것으로서, 외부 단자 전극(23)의 사각형상의 영역(35)의 단부(37)를 확대하여 나타내는 도면이다.
도 7은 도 5에 나타낸 실시형태에 대하여, 외부 단자 전극(23)의 요철상의 단부(37)가 차지하는 바람직한 면적 비율을 설명하기 위한 것이다.
도 8은 도 1에 나타낸 적층 세라믹 콘덴서(21)의 제조방법을 설명하기 위한 것으로서, 내부전극 패턴(42 및 43)이 각각 형성된 상태에 있는 세라믹 그린시트(41)를 나타내는 평면도이다.
도 9는 도 1에 나타낸 적층 세라믹 콘덴서(21)의 제조방법을 설명하기 위한 것으로서, 외부 단자 전극 패턴(45)이 형성된 상태에 있는 마더 적층체(44)를 나타내는 평면도이다.
도 10은 이 발명의 제4의 실시형태를 설명하기 위한 도 3에 대응하는 도면이다.
도 11은 이 발명의 제5의 실시형태를 설명하기 위한 도 3에 대응하는 도면이다.
도 12는 이 발명의 제6의 실시형태를 설명하기 위한 도 2에 대응하는 도면이다.
도 13은 이 발명의 제7의 실시형태를 설명하기 위한 도 1에 대응하는 도면이다.
도 14는 이 발명의 제8의 실시형태를 설명하기 위한 도 1에 대응하는 도면이다.
도 15는 이 발명의 제8의 실시형태를 설명하기 위한 도 3에 대응하는 도면이다.
도 16은 종래의 적층 세라믹 전자부품의 일례로서의 적층 세라믹 콘덴서(1)를 나타내는 평면도이다.
도 17은 도 16에 나타낸 적층 세라믹 콘덴서(1)의 단면도로서, 실장시 또는 실장상태에 있어서 가해지는 응력에 의해 일어나는 문제를 설명하기 위한 것이다.
도 18은 이 발명에 있어서 흥미로운 종래의 적층 세라믹 전자부품(14)을 주면(16)측으로부터 나타내는 저면도이다.
<부호의 설명>
21, 21a, 21b, 21c, 21d, 21e: 적층 세라믹 콘덴서
22: 세라믹 소체 23: 제1의 외부 단자 전극
24: 제2의 외부 단자 전극 25: 제1의 내부전극
26: 제2의 내부전극 27: 제1의 주면
28: 제2의 주면 29: 제1의 측면
30: 제2의 측면 31: 제1의 단면
32: 제2의 단면 33: 세라믹층
34: 갭 영역 35, 36: 사각형상의 영역
37, 38: 단부 48: 제1의 비아홀 도체
49: 제2의 비아홀 도체

Claims (14)

  1. 서로 대향하는 제1의 주면 및 제2의 주면과, 서로 대향하는 제1의 측면 및 제2의 측면과, 서로 대향하는 제1의 단면 및 제2의 단면을 가지고, 상기 제2의 주면이 실장면측을 향하는 세라믹 소체와,
    상기 세라믹 소체의 적어도 상기 제2의 주면상에 배치된 제1의 외부 단자 전극과,
    상기 세라믹 소체의 적어도 상기 제2의 주면상에 있어서, 소정의 갭 영역을 끼고 상기 제1의 외부 단자 전극으로부터 격리되도록 배치된 제2의 외부 단자 전극을 포함하며,
    상기 제1의 외부 단자 전극 및 상기 제2의 외부 단자 전극은, 상기 제2의 주면상에 있어서, 모두 실질적으로 사각형상의 영역을 가지고,
    상기 제2의 주면상에 있어서, 상기 제1의 외부 단자 전극의 상기 갭 영역과 접하는 단부, 및 상기 제2의 외부 단자 전극의 상기 갭 영역과 접하는 단부가, 모두 요철상으로 형성되어 있는 것을 특징으로 하는 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1의 외부 단자 전극은, 상기 제1의 주면상에 있어서 실질적으로 사각형상의 영역을 더 가지고,
    상기 제2의 외부 단자 전극은, 상기 제1의 주면상에 있어서 소정의 갭 영역 을 끼고 상기 제1의 외부 단자 전극으로부터 격리되도록 배치된 실질적으로 사각형상의 영역을 더 가지고,
    상기 제1의 주면상에 있어서, 상기 제1의 외부 단자 전극의 상기 갭 영역과 접하는 단부, 및 상기 제2의 외부 단자 전극의 상기 갭 영역과 접하는 단부가, 모두 요철상으로 형성되어 있는 것을 특징으로 하는 세라믹 전자부품.
  3. 제1항 또는 제2항에 있어서,
    상기 제1의 외부 단자 전극은 상기 제1의 단면에 돌아 들어가도록 형성되고,
    상기 제2의 외부 단자 전극은 상기 제2의 단면에 돌아 들어가도록 형성되어 있는 것을 특징으로 하는 세라믹 전자부품.
  4. 제1항 또는 제2항에 있어서,
    상기 세라믹 소체의 내부에 형성되는 제1 및 제2의 내부전극을 더 포함하고, 상기 제1의 내부전극은 상기 제1의 외부 단자 전극과 전기적으로 접속되며, 상기 제2의 내부전극은 상기 제2의 외부 단자 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 세라믹 전자부품.
  5. 제4항에 있어서,
    상기 세라믹 소체는 적층된 복수의 세라믹층으로 구성되는 적층 구조를 가지고, 상기 제1의 내부전극과 상기 제2의 내부전극은 특정 상기 세라믹층을 통해 대 향하도록 배치되어 있는 것을 특징으로 하는 세라믹 전자부품.
  6. 제3항에 있어서,
    상기 세라믹 소체의 내부에 형성되는 제1 및 제2의 내부전극을 더 포함하고, 상기 제1의 내부전극은 상기 제1의 외부 단자 전극과 상기 제1의 단면상에 있어서 전기적으로 접속되며, 상기 제2의 내부전극은 상기 제2의 외부 단자 전극과 상기 제2의 단면상에 있어서 전기적으로 접속되어 있는 것을 특징으로 하는 세라믹 전자부품.
  7. 제1항 또는 제2항에 있어서,
    상기 세라믹 소체의 내부에 각각 형성되는 제1 및 제2의 내부전극과, 상기 제1의 내부전극과 상기 제1의 외부 단자 전극을 전기적으로 접속하도록 적어도 상기 제2의 주면에까지 달하는 제1의 비아홀 도체와, 상기 제2의 내부전극과 상기 제2의 외부 단자 전극을 전기적으로 접속하도록 적어도 상기 제2의 주면에까지 달하는 제2의 비아홀 도체를 더 포함하는 것을 특징으로 하는 세라믹 전자부품.
  8. 제7항에 있어서,
    상기 제1의 외부 단자 전극 및 상기 제2의 외부 단자 전극은, 상기 제1의 측면 및 상기 제2의 측면 및 상기 제1의 단면 및 상기 제2의 단면의 어느 것 상에도 돌아 들어가지 않도록 형성되어 있는 것을 특징으로 하는 세라믹 전자부품.
  9. 제1항 또는 제2항에 있어서,
    상기 세라믹 소체는, 상기 제1의 측면과 상기 제2의 측면을 연결하는 방향으로 측정한 치수를 W로 하고, 상기 제1의 주면과 상기 제2의 주면을 연결하는 방향으로 측정한 치수를 T로 했을 때, W＞T인 것을 특징으로 하는 세라믹 전자부품.
  10. 제1항 또는 제2항에 있어서,
    상기 요철상은 불규칙한 톱니 형상인 것을 특징으로 하는 세라믹 전자부품.
  11. 제1항 또는 제2항에 있어서,
    상기 요철상은 삼각 파상인 것을 특징으로 하는 세라믹 전자부품.
  12. 제1항 또는 제2항에 있어서,
    상기 요철상은 정현(正弦) 파상인 것을 특징으로 하는 세라믹 전자부품.
  13. 제1항 또는 제2항에 있어서,
    상기 요철상에서의 복수의 볼록부의 배열 피치를 D1로 하고, 상기 세라믹 소체의 상기 제1의 측면과 상기 제2의 측면을 연결하는 방향으로 측정한 치수를 W로 했을 때, 1/50W≤D1≤1/10W인 것을 특징으로 하는 세라믹 전자부품.
  14. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2의 외부 단자 전극은, 각각의 두께의 적어도 일부가 상기 세라믹 소체의 내부에 매몰된 상태로 형성되어 있는 것을 특징으로 하는 세라믹 전자부품.
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