KR101698167B1 - 적층 세라믹 커패시터 - Google Patents

적층 세라믹 커패시터 Download PDF

Info

Publication number
KR101698167B1
KR101698167B1 KR1020150000212A KR20150000212A KR101698167B1 KR 101698167 B1 KR101698167 B1 KR 101698167B1 KR 1020150000212 A KR1020150000212 A KR 1020150000212A KR 20150000212 A KR20150000212 A KR 20150000212A KR 101698167 B1 KR101698167 B1 KR 101698167B1
Authority
KR
South Korea
Prior art keywords
multilayer ceramic
internal
internal electrodes
electrodes
internal electrode
Prior art date
Application number
KR1020150000212A
Other languages
English (en)
Other versions
KR20160083731A (ko
Inventor
오영주
윤중락
한재성
Original Assignee
삼화콘덴서공업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼화콘덴서공업주식회사 filed Critical 삼화콘덴서공업주식회사
Priority to KR1020150000212A priority Critical patent/KR101698167B1/ko
Priority to US14/972,644 priority patent/US9613755B2/en
Publication of KR20160083731A publication Critical patent/KR20160083731A/ko
Application granted granted Critical
Publication of KR101698167B1 publication Critical patent/KR101698167B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
    • H01G13/006—Apparatus or processes for applying terminals
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

본 발명은 적층 세라믹 커패시터, 적층 세라믹 커패시터를 이용한 임베디드 기판 및 그의 제조방법에 관한 것으로, 적층 세라믹 소성체와; 적층 세라믹 소성체의 내측에 위치되도록 형성되는 하나나 둘 이상의 내부전극부로 구성되며, 하나나 둘 이상의 내부전극부는 각각 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 일측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제1내부전극과, 다수개의 제1내부전극 사이에 위치되도록 상기 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 타측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제2내부전극으로 이루어는 것을 특징으로 한다.

Description

적층 세라믹 커패시터{Multi-layer ceramic capacitor}
본 발명은 적층 세라믹 커패시터에 관한 것으로, 특히 적층 세라믹 소성체의 상부면이나 하부면으로 내부전극이 노출되도록 형성하여 적층 세라믹 커패시터를 인쇄회로기판에 실장함에 의해 다수개의 내부전극이 서로 전기적으로 연결되도록 하는 적층 세라믹 커패시터에 관한 것이다.
적층 세라믹 커패시터는 표면 실장 방법을 이용하여 인쇄회로기판에 실장되거나 임베디드 인쇄회로기판의 내측에 미리 실장된 상태로 제공된다. 이러한 적층 세라믹 커패시터는 세라믹 소성체와 외부전극으로 이루어진다. 세라믹 소성체는 다수개의 내부전극층이 교대로 적층되도록 형성되며, 외부전극은 세라믹 소성체의 양단에 각각 형성되며 다수개의 도전층으로 이루어진다.
한국등록특허 제1245347호(특허문헌 1)는 적층 세라믹 커패시터에 관한 것으로, 적층 세라믹 소성체와 다수개의 외부전극으로 구성된다.
적층 세라믹 소성체는 다수개의 내부전극층이 교차되도록 형성되며, 다수개의 외부전극은 적층 세라믹 소성체의 일측이나 타측을 각각 감싸도록 형성되어 내부전극층에 연결되며, 다수개의 도전층으로 이루어진다. 다수개의 도전층은 제1도전층, 제2도전층, 제3도전층 및 제4도전층으로 이루어진다. 제1도전층은 적층 세라믹 소성체의 일측이나 타측의 둘레면과 단면을 감싸지도록 형성되어 내부전극층에 연결되며, 제2도전층은 제1도전층을 감싸지도록 적층되어 형성된다. 제3도전층은 제2도전층을 감싸지도록 적층되어 형성되며, 제4도전층은 제3도전층을 감싸지도록 적층되어 형성된다.
한국등록특허 제1245347호와 같은 종래의 적층 세라믹 커패시터는 외부전극이 내부전극층과 연결시키기 위해 적층 세라믹 소성체의 일측이나 타측의 끝단을 감싸도록 형성된다. 종래의 적층 세라믹 커패시터와 같이 외부전극이 적층 세라믹 소성체의 끝단을 감싸도록 형성되는 경우에 솔더(solder)를 이용해 적층 세라믹 커패시터를 인쇄회로기판에 실장 시 솔더가 외부전극을 타고 올라가 접착됨으로 인해 다른 전자부품과의 전기적 절연을 위한 공간이 요구되어 부품 실장 밀도를 저하시키는 문제점이 있다.
특허문헌 1: 한국등록특허 제1245347호(등록일: 2013.03.13)
본 발명의 목적은 전술한 문제점을 해결하기 위한 것으로, 적층 세라믹 소성체의 상부면이나 하부면으로 내부전극이 노출되도록 형성하여 적층 세라믹 커패시터를 인쇄회로기판에 실장함에 의해 다수개의 내부전극이 서로 전기적으로 연결되도록 하는 적층 세라믹 커패시터를 제공함에 있다.
본 발명의 다른 목적은 적층 세라믹 소성체의 상부면이나 하부면으로 노출되도록 형성된 내부전극이 서로 다른 면적을 갖도록 함으로써 적층 세라믹 커패시터를 인쇄회로기판에 실장 시 정정용량을 가변시켜 실장할 수 있는 적층 세라믹 커패시터를 제공함에 있다.
본 발명의 또 다른 목적은 적층 세라믹 소성체의 상부면이나 하부면으로 노출된 내부전극에 외부전극을 형성하여 적층 세라믹 커패시터를 인쇄회로기판에 실장 시 적층 세라믹 커패시터와 인쇄회로기판 사이의 접착력을 개선시킬 수 있는 적층 세라믹 커패시터를 제공함에 있다.
본 발명의 또 다른 목적은 적층 세라믹 소성체의 상부면이나 하부면으로 내부전극이 노출되도록 형성함에 의해 적층 세라믹 커패시터가 내장된 임베디드 기판을 용이하게 제조할 수 있는 적층 세라믹 커패시터를 제공함에 있다.
본 발명은 적층 세라믹 커패시터는 적층 세라믹 소성체와; 상기 적층 세라믹 소성체의 내측에 위치되도록 형성되는 하나나 둘 이상의 내부전극부로 구성되며, 상기 하나나 둘 이상의 내부전극부는 각각 제1내부전극부, 제2내부전극부 및 제3내부전극부로 이루어지며, 상기 제1내부전극부, 상기 제2내부전극부 및 상기 제3내부전극부는 각각 적층 세라믹 소성체에 서로 이격되어 형성되며, 상기 제1내부전극부는 각각 제1면적을 갖도록 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 일측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제1내부전극과, 상기 다수개의 제1내부전극 사이에 위치되고 각각 상기 제1면적을 갖도록 상기 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 타측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제2내부전극으로 이루어지고, 상기 제2내부전극부는 각각 상기 제1내부전극이나 다수개의 제2내부전극의 제1면적 보다 작은 제2면적을 갖도록 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 일측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제3내부전극과, 상기 다수개의 제3내부전극 사이에 위치되고 각각 상기 제2면적을 갖도록 상기 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 타측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제4내부전극으로 이루어지며, 상기 제3내부전극부는 각각 상기 제3내부전극이나 다수개의 제4내부전극의 상기 제2면적 보다 작은 제3면적을 갖도록 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 일측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제5내부전극과, 상기 다수개의 제5내부전극 사이에 위치되고 각각 상기 제3면적을 갖도록 상기 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 타측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제6내부전극으로 이루어지는 것을 특징으로 한다.
삭제
삭제
본 발명은 적층 세라믹 커패시터, 적층 세라믹 커패시터를 이용한 임베디드 기판 및 그의 제조방법은 적층 세라믹 소성체의 상부면이나 하부면으로 내부전극이 노출되도록 형성하여 적층 세라믹 커패시터를 인쇄회로기판에 실장함에 의해 다수개의 내부전극이 서로 전기적으로 연결할 수 있도록 함으로써 적층 세라믹 커패시터의 생산성 개선이나 제조원가를 절감할 수 있는 이점이 있으며, 적층 세라믹 소성체의 상부면이나 하부면으로 노출되도록 형성된 내부전극이 서로 다른 면적을 갖도록 함으로써 적층 세라믹 커패시터를 인쇄회로기판에 실장 시 정정용량을 가변시켜 실장할 수 있는 이점이 있다.
본 발명은 적층 세라믹 커패시터, 적층 세라믹 커패시터를 이용한 임베디드 기판 및 그의 제조방법은 또한, 적층 세라믹 소성체의 상부면이나 하부면으로 노출된 내부전극에 외부전극을 형성하여 적층 세라믹 커패시터를 인쇄회로기판에 실장 시 적층 세라믹 커패시터와 인쇄회로기판 사이의 접착력을 개선시킬 수 있는 이점이 있으며, 적층 세라믹 소성체의 상부면이나 하부면으로 내부전극이 노출되도록 형성함에 의해 적층 세라믹 커패시터가 내장된 임베디드 기판을 용이하게 제조할 수 있는 이점이 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 측면도,
도 2는 도 1에 도시된 인쇄회로기판과 적층 세라믹 커패시터가 분리된 상태를 나타낸 사시도,
도 3은 도 2에 도시된 적층 세라믹 커패시터의 분해 사시도,
도 4는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 측면도,
도 5는 도 4는 도 1에 도시된 적층 세라믹 커패시터의 사시도,
도 6은 도 5에 도시된 적층 세라믹 커패시터의 분해 사시도,
도 7은 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 측면도,
도 8은 도 7에 도시된 적층 세라믹 커패시터의 사시도,
도 9는 도 8에 도시된 적층 세라믹 소성체의 확대 사시도,
도 10은 도 8에 도시된 적층 세라믹 커패시터의 분해 사시도,
도 11은 도 10에 도시된 둘 이상의 내부전극부에 각각 구비되는 제1 및 제2내부전극을 나타낸 표,
도 12 및 도 13은 각각 도 7에 도시된 적층 세라믹 커패시터의 사용방법을 나타낸 측면도,
도 14는 본 발명의 적층 세라믹 커패시터를 이용한 임베디드 기판의 측단면도,
도 15는 본 발명의 적층 세라믹 커패시터의 제조방법을 나타낸 공정도.
이하, 본 발명은 적층 세라믹 커패시터, 적층 세라믹 커패시터를 이용한 임베디드 기판 및 그의 제조방법의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1 내지 도 3에 도시된 바와 같이 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 적층 세라믹 소성체(110)와 하나의 내부전극부(120)로 이루어진다.
적층 세라믹 소성체(110)는 공지된 유전재질로 형성되며, 하나의 내부전극부(120)는 적층 세라믹 소성체(110)의 내측에 위치되도록 형성된다. 하나의 내부전극부(120)는 다수개의 제1내부전극(121)과 다수개의 제2내부전극(122)으로 이루어진다. 다수개의 제1내부전극(121)은 각각 적층 세라믹 소성체(110)에 수직방향(Z)으로 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 하부면(110b)으로 일측의 양 끝단 중 하나의 끝단이 노출되도록 형성된다. 다수개의 제2내부전극(122)은 각각 다수개의 제1내부전극(121) 사이에 위치되도록 적층 세라믹 소성체(110)에 수직방향(Z)으로 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 하부면(110b)으로 타측의 양 끝단(121c,121d,122c,122d) 중 하나의 끝단(121d,122d)이 노출되도록 형성된다. 예를 들어, 다수개의 제1내부전극(121)은 각각 양 끝단(121c,121d) 중 하나의 끝단(121d)이 외부로 노출되도록 형성되며, 다수개의 제2내부전극(122)은 각각 양 끝단(122c,122d) 중 하나의 끝단(122d)이 외부로 노출되도록 형성되어 솔더링(soldering)(210a)에 의해 인쇄회로기판(210)의 솔더링 패드(soldering pad)(211,212)에 연결됨으로써 서로 전기적으로 연결된다.
도 4 내지 도 6에 도시된 바와 같이 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터(100)는 적층 세라믹 소성체(110)와 하나의 내부전극부(120)로 이루어진다.
적층 세라믹 소성체(110)는 공지된 유전재질로 형성되며, 하나의 내부전극부(120)는 적층 세라믹 소성체(110)에 서로 이격되어 형성되며 다수개의 제1내부전극(121)과 다수개의 제2내부전극(122)으로 이루어진다. 다수개의 제1내부전극(121)은 각각 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 일측의 양 끝단(121c,121d) 중 하나 이상의 끝단(121c,121d)이 노출되도록 형성된다. 다수개의 제2내부전극(122)은 각각 다수개의 제1내부전극(121) 사이에 위치되도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 타측의 양 끝단(122c,122d) 중 하나 이상의 끝단(121c,121d)이 노출되도록 형성된다. 예를 들어, 다수개의 제1내부전극(121)은 각각 적층 세라믹 소성체(110)의 상부면(110a)과 하부면(110b)으로 일측의 양 끝단(121c,121d)이 각각 외부로 노출되도록 형성되며, 다수개의 제2내부전극(122)은 각각 적층 세라믹 소성체(110)의 상부면(110a)과 하부면(110b)으로 일측의 양 끝단(122c,122d)이 각각 외부로 노출되도록 형성되어 솔더링(210a)에 의해 인쇄회로기판(210)의 솔더링 패드(211,212)에 연결됨으로써 서로 전기적으로 연결된다.
도 7 내지 도 11에 도시된 바와 같이 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터(100)는 적층 세라믹 소성체(110)와 둘 이상의 내부전극부(120,130,140)로 이루어진다.
적층 세라믹 소성체(110)는 공지된 유전재질로 형성되며, 둘 이상의 내부전극부(120,130,140)는 각각 적층 세라믹 소성체(110)에 수직방향(Z)으로 서로 이격되어 형성된다. 둘 이상의 내부전극부(120,130,140)는 각각 다수개의 제1내부전극(121,131,141)과 다수개의 제2내부전극(122,132,142)으로 이루어진다. 둘 이상의 내부전극부(120,130,140)의 각각에 구비되는 다수개의 제1내부전극(121,131,141)은 각각 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 일측의 양 끝단(121c, 131c, 141c, 121d, 131d, 141d) 중 하나 이상의 끝단(121c, 131c, 141c, 121d, 131d, 141d)이 노출되도록 형성된다. 둘 이상의 내부전극부(120,130,140)의 각각에 구비되는 다수개의 제2내부전극(122,132,142)은 다수개의 제1내부전극(121,131,141) 사이에 위치되도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 타측의 양 끝단(122c, 132c, 142c, 122d, 132d, 142d) 중 하나 이상의 끝단(122c, 132c, 142c, 122d, 132d, 142d)이 노출되도록 형성되는 다수개의 제2내부전극으로 이루어진다.
예를 들어, 다수개의 제1내부전극(121,131,141)는 일측의 양 끝단(121c, 131c, 141c, 121d, 131d, 141d) 중 하나 이상의 끝단(121c, 131c, 141c, 121d, 131d, 141d)이 외부로 노출되도록 형성되며, 다수개의 제2내부전극(122,132,142)은 각각 타측의 양 끝단(122c, 132c, 142c, 122d, 132d, 142d) 중 하나 이상의 끝단(122c, 132c, 142c, 122d, 132d, 142d)이 외부로 노출되도록 형성되어 솔더링(210a)에 의해 인쇄회로기판(210)의 솔더링 패드(211, 212, 213, 214, 215, 216)에 연결됨으로써 서로 전기적으로 연결된다. 보다 구체적으로 둘 이상의 내부전극부(120,130,140) 중 내부전극부(120)는 다수개의 제1내부전극(121)와 다수개의 제2내부전극(122)가 구비되며, 각각은 솔더링(210a)에 의해 인쇄회로기판(210)의 솔더링 패드(211,212)에 연결됨으로써 서로 전기적으로 연결된다. 내부전극부(130)는 다수개의 제1내부전극(131)와 다수개의 제2내부전극(132)가 구비되며, 각각은 솔더링(210a)에 의해 인쇄회로기판(210)의 솔더링 패드(213,214)에 연결됨으로써 서로 전기적으로 연결된다. 내부전극부(140)는 다수개의 제1내부전극(141)와 다수개의 제2내부전극(142)가 구비되며 각각은 솔더링(210a)에 의해 인쇄회로기판(210)의 솔더링 패드(215,216)에 연결됨으로써 서로 전기적으로 연결된다.
둘 이상의 내부전극부(120,130,140)는 전술한 것과 같이 둘 이상의 내부전극부(120,130,140)가 모두 인쇄회로기판(210)의 솔더링 패드(211, 212, 213, 214, 215, 216)에 연결할 수 있고, 도 12에서와 같이 두 개의 내부전극부(120,130)만 인쇄회로기판(210)의 솔더링 패드(211, 212, 213, 214)에 연결하거나 도 13에서와 같이 하나의 내부전극부(120)만 인쇄회로기판(210)의 솔더링 패드(211,212)에 연결할 수 있어 본 발명의 적층 세라믹 커패시터(100)를 인쇄회로기판(210)에 실장하는 과정에서 정전용량을 스텝(step) 간격으로 가변시켜 실장할 수 있다.
전술한 구성을 갖는 본 발명의 적층 세라믹 커패시터(100)의 구성을 보다 상세히 설명하면 다음과 같다.
적층 세라믹 소성체(110)는 공지된 유전재질로 제조되며, 적층 세라믹 소성체(110)는 하부면(110b)은 도 1, 도 4 및 도 7에서와 같이 적층 세라믹 커패시터(100)를 인쇄회로기판(210)에 실장 시 인쇄회로기판(210)과 마주대하는 적층 세라믹 소성체(110)의 일측의 표면이며, 상부면(110a)은 하부면(110b)과 수직방향으로 이격된 적층 세라믹 소성체(110)의 타측의 표면을 나타낸다.
둘 이상의 내부전극부(120,130,140)에 각각 구비되는 다수개의 제1내부전극(121,131,141)의 각각 사이와 다수개의 제2내부전극(122,132,142)의 각각의 사이의 간격(m)은 도 2, 도 5 및 도 8에서와 같이 각각 0.3 내지 5㎛로 이격되어 적층 세라믹 소성체(110)에 적층된다. 이러한 둘 이상의 내부전극부(120,130,140)가 하나의 적층 세라믹 커패시터(100)에 모두 구비되는 경우에 둘 이상의 내부전극부(120,130,140)는 도 11에서와 같이 서로 다른 면적(S1,S2,S3)을 갖는 제1내부전극(121,131,141)과 제2내부전극(122,132,142)이 다수개가 구비되며, 도 9에서와 같이 서로 10㎛ 이상의 간격(n)으로 이격되도록 형성된다.
예를 들어, 도 7 내지 도 10에서와 같이 둘 이상의 내부전극부(120,130,140)가 적용되는 경우에 적층 세라믹 커패시터(100)는 제1내부전극부(120), 제2내부전극부(130) 및 제3내부전극부(140)로 이루어진다. 이러한 제1내부전극부(120), 제2내부전극부(130) 및 제3내부전극부(140)는 각각의 일측이나 타측의 끝단(121c, 121d, 122c, 122d, 131c, 131d, 132c, 132d, 141c, 141d, 142c, 142d)이 수평방향 즉, X축방향(X)으로 서로 이격되도록 적층 세라믹 소성체(110)에 수직방향 즉, Z축방향(Z)으로 서로 이격되어 형성된다. X축방향(X)의 이격 간격(n)은 10㎛ 이상으로 이격되도록 형성된다.
제1내부전극부(120)는 다수개의 제1내부전극(121)과 다수개의 제2내부전극(122)으로 이루어진다. 다수개의 제1내부전극(121)은 도 11에서와 같이 각각 제1면적(S1)을 갖도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 일측의 양 끝단(121c,121d) 중 하나 이상의 끝단(121c,121d)이 노출되도록 형성된다. 다수개의 제2내부전극(122)은 각각 다수개의 제1내부전극(121) 사이에 위치되고, 제1내부전극(121)의 면적과 동일하게 제1면적(S1)을 갖도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 타측의 양 끝단(122c,122d) 중 하나 이상의 끝단(122c,122d)이 노출되도록 형성된다.
제2내부전극부(130)는 다수개의 제1내부전극(131)과 다수개의 제2내부전극(132)으로 이루어진다. 다수개의 제1내부전극(131)은 도 11에서와 같이 제1내부전극(121)이나 제2내부전극(122)의 제1면적(S1)보다 작은 제2면적(S2)을 갖도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 일측의 양 끝단(131c,131d) 중 하나 이상의 끝단(131c,131d)이 노출되도록 형성된다. 다수개의 제2내부전극(132)은 각각 다수개의 제1내부전극(131) 사이에 위치되고, 제1내부전극(131)의 면적과 동일하게 제2면적(S2)을 갖도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 타측의 양 끝단(132c,132d) 중 하나 이상의 끝단(132c,132d)이 노출되도록 형성된다.
제3내부전극부(140)는 다수개의 제1내부전극(141)과 다수개의 제2내부전극(142)으로 이루어진다. 다수개의 제1내부전극(141)은 도 11에서와 같이 제1내부전극(131)이나 제2내부전극(132)의 제2면적(S2)보다 작은 제3면적(S3)을 갖도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 일측의 양 끝단(141c,141d) 중 하나 이상의 끝단(141c,141d)이 노출되도록 형성된다. 다수개의 제2내부전극(142)은 각각 다수개의 제1내부전극(141) 사이에 위치되고, 제1내부전극(141)의 면적과 동일하게 제3면적(S3)을 갖도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 타측의 양 끝단(142c,142d) 중 하나 이상의 끝단(142c,142d)이 노출되도록 형성된다.
제1면적(S1), 제2면적(S2) 및 제3면적(S3)는 각각 도 10에 도시된 빗금 친 영역으로 나타낸 제1내부전극(121,131,141)과 제2내부전극(122,133,142)의 면적을 나타낸다. 이와 같이 제1내부전극(121,131,141)과 제2내부전극(122,133,142)의 면적을 제1면적(S1), 제2면적(S2) 및 제3면적(S3)으로 서로 다르게 형성함으로써 도 7 내지 도 11에 각각 도시된 적층 세라믹 커패시터(100)는 도 7, 도 12 및 도 13에서와 같이 솔더링(210a)함으로써 정전용량을 스텝 간격으로 가변시켜 인쇄회로기판(210)에 실장할 수 있다.
제1내부전극부(120), 제2내부전극부(130) 및 제3내부전극부(140)를 각각 보다 구체적인 실시예로 설명하면 도 7 내지 도 10에서와 같이 다음과 같다.
제1내부전극부(120)는 다수개의 제1내부전극(121)과 다수개의 제2내부전극(122)으로 이루어지고, 제2내부전극부(130)는 다수개의 제3내부전극(131)과 다수개의 제4내부전극(132)으로 이루어지며, 제3내부전극부(140)는 다수개의 제5부전극(141)과 다수개의 제6내부전극(142)으로 이루어진다.
제1내부전극부(120)의 다수개의 제1내부전극(121)은 도 11에서와 같이 각각 제1면적(S1)을 갖도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 일측의 양 끝단(121c,121d) 중 하나 이상의 끝단(121c,121d)이 노출되도록 형성된다. 제1내부전극부(120)의 다수개의 제2내부전극(122)은 각각 다수개의 제1내부전극(121) 사이에 위치되고, 제1내부전극(121)의 면적과 동일하게 제1면적(S1)을 갖도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 타측의 양 끝단(122c,122d) 중 하나 이상의 끝단(122c,122d)이 노출되도록 형성된다.
제2내부전극부(130)의 다수개의 제3내부전극(131)은 도 11에서와 같이 제1내부전극(121)이나 제2내부전극(122)의 제1면적(S1)보다 작은 제2면적(S2)을 갖도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 일측의 양 끝단(131c,131d) 중 하나 이상의 끝단(131c,131d)이 노출되도록 형성된다. 제2내부전극부(130)의 다수개의 제4내부전극(132)은 각각 다수개의 제3내부전극(131) 사이에 위치되고, 제3내부전극(131)의 면적과 동일하게 제2면적(S2)을 갖도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 타측의 양 끝단(132c,132d) 중 하나 이상의 끝단(132c,132d)이 노출되도록 형성된다.
제3내부전극부(140)의 다수개의 제5내부전극(141)은 도 11에서와 같이 제3내부전극(131)이나 제4내부전극(132)의 제2면적(S2)보다 작은 제3면적(S3)을 갖도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 일측의 양 끝단(141c,141d) 중 하나 이상의 끝단(141c,141d)이 노출되도록 형성된다. 제3내부전극부(140)의 다수개의 제6내부전극(142)은 각각 다수개의 제5내부전극(141) 사이에 위치되고, 제5내부전극(141)의 면적과 동일하게 제3면적(S3)을 갖도록 적층 세라믹 소성체(110)에 서로 이격되어 형성되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 타측의 양 끝단(142c,142d) 중 하나 이상의 끝단(142c,142d)이 노출되도록 형성된다.
제1면적(S1), 제2면적(S2) 및 제3면적(S3)는 각각 도 10에 도시된 빗금 친 영역으로 나타낸 제1, 제3 및 제5내부전극(121,131,141)과 제2, 제4 및 제6내부전극(122,133,142)의 면적을 나타낸다. 이와 같이 제1, 제3 및 제5내부전극내부전극(121,131,141)과 제2, 제4 및 제6내부전극(122,133,142)의 면적을 제1면적(S1), 제2면적(S2) 및 제3면적(S3)으로 서로 다르게 형성함으로써 도 7 내지 도 11에 각각 도시된 적층 세라믹 커패시터(100)는 도 7, 도 12 및 도 13에서와 같이 솔더링(210a)함으로써 정전용량을 스텝 간격으로 가변시켜 인쇄회로기판(210)에 실장할 수 있다.
둘 이상의 내부전극부(120,130,140)에 각각 적용되는 다수개의 제1내부전극(121,131,141)과 다수개의 제2내부전극(122,132,142)은 각각 내부전극 패턴층(121a, 122a, 131a, 132a, 141a, 142a)과 노출 전극패턴층(121a, 122a, 131a, 132a, 141a, 142a)으로 구성된다.
내부전극 패턴층(121a, 122a, 131a, 132a, 141a, 142a)은 적층 세라믹 소성체(110)에 수직방향 즉, Z축방향(Z)으로 서로 이격되어 중첩되도록 형성된다. 노출 전극패턴층(121a, 122a, 131a, 132a, 141a, 142a)은 내부전극 패턴층(121a, 122a, 131a, 132a, 141a, 142a)과 일체로 형성되어 연결되며, 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 양끝단(121c, 121d, 122c, 122d, 131c, 131d, 132c, 132d, 141c, 141d, 142c, 142d) 중 하나 이상이 노출되도록 형성된다. 예를 들어, 노출 전극패턴층(121a, 122a, 131a, 132a, 141a, 142a)은 적층 세라믹 소성체(110)의 상부면(110a)과 하부면(110b)을 향하는 Z축방향(Z)으로 향하도록 형성된 후 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)에 양끝단(121c, 121d, 122c, 122d, 131c, 131d, 132c, 132d, 141c, 141d, 142c, 142d) 중 하나의 끝단(121c, 121d, 122c, 122d, 131c, 131d, 132c, 132d, 141c, 141d, 142c, 142d)이 외부로 노출되도록 형성된다. 이러한 내부전극 패턴층(121a, 122a, 131a, 132a, 141a, 142a)과 노출 전극패턴층(121a, 122a, 131a, 132a, 141a, 142a)은 각각 Cu나 Ni을 이용하여 판형으로 형성된다.
노출 전극패턴층(121a, 122a, 131a, 132a, 141a, 142a)의 형성 시 폭은 내부전극 패턴층(121a, 122a, 131a, 132a, 141a, 142a)의 폭보다 작도록 30 내지 50㎛가 되도록 형성되며, 높이는 내부전극 패턴층(121a, 122a, 131a, 132a, 141a, 142a)보다 크도록 형성된다. 여기서, 내부전극 패턴층(121a, 122a, 131a, 132a, 141a, 142a)과 노출 전극패턴층(121a, 122a, 131a, 132a, 141a, 142a)은 각각 도 11에 도시된 점선으로 분할되고, 폭은 각각의 X축 방향의 길이이며, 높이는 각각의 Y축 방향의 길이는 나타낸다.
둘 이상의 내부전극부(120,130,140)에 각각 구비되는 다수개의 제1내부전극(121,131,141)과 다수개의 제2내부전극(122,132,142) 중 다수개의 제1내부전극(121,131,141)은 각각 도 4 및 도 7에서와 같이 제1외부전극(151,152,153)에 의해 연결되고, 다수개의 제2내부전극(122,132,142)은 각각 제2외부전극(161,162,163)에 연결된다.
제1외부전극(151,152,153)은 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)에 형성되어 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 일측의 양 끝단(121c, 121d, 131c, 131d, 141c, 141d) 중 하나 이상의 끝단(121c, 121d, 131c, 131d, 141c, 141d)이 노출되도록 형성되는 다수개의 제1내부전극(121,131,141)을 전기적으로 통하도록 형성된다. 제2외부전극(161,162,163)은 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)에 형성되어 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)으로 타측의 양 끝단(122c, 122d, 132c, 132d, 142c, 142d) 중 하나 이상의 끝단(122c, 122d, 132c, 132d, 142c, 142d)이 노출되도록 형성되는 다수개의 제2내부전극(122,132,142)을 전기적으로 통하도록 형성된다.
예를 들어, 도 4 및 도 5에서와 같이 적층 세라믹 소성체(110)에 하나의 내부전극부(120)가 형성되고, 하나의 내부전극부(120)에 구비되는 다수개의 제1내부전극(121)과 다수개의 제2내부전극(122)의 양 끝단(121c, 121d, 122c, 122d)이 노출되도록 형성되면 적층 세라믹 소성체(110)는 하나의 제1외부전극(151)과 하나의 제2외부전극(161)이 구비되며, 각각은 한 쌍이 구비된다. 한 쌍의 제1외부전극(151)과 한 쌍의 제2외부전극(161)은 각각 적층 세라믹 소성체(110)의 상부면(110a)과 하부면(110b)에 각각 위치되도록 형성되어 다수개의 제1내부전극(121)과 다수개의 제2내부전극(122)이 전기적으로 연결되도록 한다.
도 7 및 도 8에서와 같이 적층 세라믹 소성체(110)에 둘 이상의 내부전극부(120,130,140)가 형성되고, 각각에 구비되는 다수개의 제1내부전극(121,131,141)과 다수개의 제2내부전극(122,132,142)의 양 끝단(121c, 121d, 122c, 122d, 131c, 131d, 132c, 132d, 141c, 141d, 142c, 142d)이 노출되도록 형성되면 적층 세라믹 소성체(110)는 다수개의 제1외부전극(151,152,153)과 다수개의 제2외부전극(161,162,163)이 구비되며, 각각은 한 쌍이 구비된다. 한 쌍을 이루는 다수개의 제1외부전극(151,152,153)은 각각 다수개의 제1내부전극(121,131,141)의 양 끝단(121c, 121d, 131c, 131d, 141c, 141d)에 각각 형성되어 다수개의 제1내부전극(121,131,141)을 각각 전기적으로 연결되도록 한다. 한 쌍을 이루는 다수개의 제2외부전극(161,162,163)은 각각 다수개의 제2내부전극(122,132,142)의 양 끝단(122c, 122d, 132c, 132d, 142c, 142d)에 각각 형성되어 다수개의 제2내부전극(122,132,142)을 각각 전기적으로 연결되도록 한다. 제1외부전극(151,152,153)과 제2외부전극(161,162,163)은 각각 Au, Cu, Pt, Pd 및 Al 중 하나의 재질을 선택해 인쇄, 증착 및 도금 중 하나를 이용하여 두께(t: 도 6에 도시됨)가 1 내지 100㎛가 되는 판형상으로 형성된다. 여기서, 두께(t)는 제1내부전극(121,131,141)과 제2내부전극(122,132,142)의 Y축방향(Y)의 길이를 나타낸다.
전술한 구성을 갖는 본 발명의 적층 세라믹 커패시터(100)의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
본 발명의 적층 세라믹 커패시터(100)의 제조방법은 도 15에서와 같이 먼저, 다수개의 그린시트(green sheet)(110c: 도 3, 도 6 및 도 10에 도시됨)를 준비한다(S10). 여기서, 도 3, 도 6 및 도 10에 도시된 다수개의 그린시트(110c)의 적층 세라믹 소성체(110)의 내부 구성을 보다 용이하게 설명하기 위해 적층 세라믹 소성체(110)를 적층 이전한 상태로 나타낸 것이며, 각각에 도시된 다수개의 그린시트(110c)는 절단된 상태로 단계(S10)에서 준비되는 그린시트(110c)는 절단 이전 상태의 그린시트(110c)가 준비되며, 각각의 재질은 공지된 유전체 재질이 사용되어 제조된다.
다수개의 그린시트(110c)가 준비되면 다수개의 그린시트(110c)의 각각의 상부면(110a)에 서로 연결된 다수개의 제1내부전극(121,131,141)이나 다수개의 제2내부전극(122,132,142)을 형성한다(S20). 예를 들어, 도 3 및 도 6에서와 같이 적층 세라믹 커패시터(100)에 하나의 내부전극부(120)가 구비되는 경우에 다수개의 그린시트(110c)는 각각에 서로 연결된 다수개의 제1내부전극(121)이나 서로 연결된 다수개의 제2내부전극(122)이 형성된다. 반대로, 도 8 및 도 10에서와 같이 적층 세라믹 커패시터(100)에 둘 이상의 내부전극부(120,130,140)가 구비되는 경우에 다수개의 그린시트(110c)는 각각에 서로 연결된 다수개의 제1내부전극(121,131,141)이나 서로 연결된 다수개의 제2내부전극(122,132,142)이 형성된다.
다수개의 제1내부전극(121,131,141)이나 다수개의 제2내부전극(122,132,142)이 형성되면 도 3, 도 6 및 도 10에서와 같이 다수개의 제1내부전극(121,131,141)이나 다수개의 제2내부전극(122,132,142)이 형성된 다수개의 그린시트(110c)를 제1내부전극과 제2내부전극이 서로 대칭이 되도록 수직방향으로 순차적으로 적층한 후 압착하여 압착제(도시 않음)를 형성한다(S30). 압착제가 형성되면 다수개의 제1내부전극(121,131,141)이나 다수개의 제2내부전극(122,132,142)이 외부로 노출되도록 압착제를 절단하여 그린칩(도시 않음)을 형성한다(S40). 그린칩을 형성하기 위해 압착제를 절단 시 다수개의 제1내부전극(121,131,141)이나 다수개의 제2내부전극(122,132,142)은 각각 그린칩의 상부면(110a)이나 하부면(110b)으로 일측이나 타측의 양 끝단(121c, 121d, 122c, 122d, 131c, 131d, 132c, 132d, 141c, 141d, 142c, 142d) 중 하나 이상의 끝단(121c, 121d, 122c, 122d, 131c, 131d, 132c, 132d, 141c, 141d, 142c, 142d)이 노출되도록 절단된다.
절단 과정을 통해 그린칩이 형성되면 그린칩(green chip)을 소성하여 적층 세라믹 소성(sintering)체(110)를 형성한다(S50). 여기서 소성은 공지된 기술이 적용되어 상세한 설명을 생략한다. 적층 세라믹 소성체(110)가 형성되면 적층 세라믹 소성체(110)의 표면을 연마한다(S60). 연마는 적층 세라믹 소성체(110)의 에지를 제거하기 위한 공정이며, 적층 세라믹 소성체(110)의 연마가 완료되면 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)의 일측과 타측에 각각 금속 재질을 도포하여 제1외부전극(151,152,153)이나 제2외부전극(161,162,163)을 형성한다(S70). 제1외부전극(151,152,153)이나 다수개의 제1내부전극(121,131,141)을 전기적으로 연결되도록 적층 세라믹 소성체의 상부면(110a)이나 하부면(110b)의 일측에 형성되며, 제2외부전극(161,162,163)은 다수개의 제2내부전극(122,132,142)을 전기적으로 연결되도록 적층 세라믹 소성체의 상부면(110a)이나 하부면(110b)의 타측에 형성된다.
전술한 과정을 통해 제조되는 적층 세라믹 커패시터(100)는 도 14에서와 같이 임베디드 기판(300)에 적용된다.
적층 세라믹 커패시터(100)가 적용된 임베디드 기판(300)은 제1절연기판(310), 제2절연기판(320), 하나 이상의 적층 세라믹 커패시터(100), 하나 이상의 제1도전성 연결패드(330) 및 하나 이상의 제2도전성 연결패드(340)로 구성된다.
제1절연기판(310)과 제2절연기판(320)은 각각 공지된 인쇄회로기판의 제조에 사용되는 유리섬유와 에폭시 수지의 혼합물로 형성되며, 제2절연기판(320)은 제1절연기판(310)의 상부에 위치되도록 형성된다. 이러한 제1절연기판(310)이나 제2절연기판(320)은 제1도전성 연결패드(330)가 삽입되는 하나 이상의 제1레이저 가공홀(311,321)과 상기 제2도전성 연결패드(340)가 삽입되는 하나 이상의 제2레이저 가공홀(312,322)이 형성된다. 도 14는 하나의 적층 세라믹 커패시터(100)가 배치된 실시예를 도시하고 있어 하나의 제1레이저 가공홀(311,321)과 하나의 제2레이저 가공홀(312,322)이 형성된 실시예를 도시하고 있다.
하나 이상의 적층 세라믹 커패시터(100)는 각각 제1절연기판(310)과 제2절연기판(320) 사이에 중간 절연기판(350)을 개재하여 배치된다. 제1절연기판(310)과 제2절연기판(320) 사이에 배치되는 적층 세라믹 커패시터(100)는 중간 절연기판(350)을 개재하여 배치되며, 중간 절연기판(350)은 프리프레그(prepreg)로 형성되며, 적층 세라믹 커패시터(100)가 삽입될 삽입홀(351)이 형성된다. 적층 세라믹 커패시터(100)는 삽입홀(351)에 삽입된 상태에서 제1절연기판(310)과 제2절연기판(320) 사이에 배치된다.
하나 이상의 제1도전성 연결패드(330)는 각각 제1절연기판(310)이나 제2절연기판(320)에 삽입되어 적층 세라믹 커패시터(100)의 상부면(110a)이나 하부면(110b)의 일측에 각각 연결되며, 하나 이상의 제2도전성 연결패드(340)는 각각 제1절연기판(310)이나 제2절연기판(320)에 삽입되어 적층 세라믹 커패시터(100)의 상부면(110a)이나 하부면(110b)의 타측에 각각 연결된다. 도 14는 임베디드 기판(300)에 도 6에 도시된 하나의 내부전극부(120)가 형성된 적층 세라믹 커패시터(100)가 내장된 실시예를 도시하고 있으나 도 7 내지 도 9에 도시된 둘 이상의 내부전극부(120,130,140)가 구비된 적층 세라믹 커패시터(100)의 내장 시 제1도전성 연결패드(330)와 제2도전성 연결패드(340)는 내부전극부(120,130,140)와 동일하게 형성된다. 이러한 제1도전성 연결패드(330)와 제2도전성 연결패드(340)는 각각 제1절연기판(310)과 제2절연기판(320)에 형성된 제1레이저 가공홀(311,312)과 제2레이저 가공홀(321,322)에 삽입되도록 형성되어 적층 세라믹 커패시터(100)의 다수개의 제1내부전극(121)에 연결된 제1외부전극(151)과 다수개의 제2내부전극(122)에 연결된 제2외부전극(161)에 각각 연결된다. 적층 세라믹 커패시터(100)의 제1내부전극(121), 제2내부전극(122), 제1외부전극(151) 및 제2외부전극(161)의 구성이나 실시예는 전술한 구성과 동일함으로 상세한 설명을 생략한다.
도 14에 도시된 점선으로 표시된 하나 이상의 제1도전성 연결패드(330)와 하나 이상의 제2도전성 각각 연결패드(340)는 각각 볼그리드(ball grid)를 적용할 수 있으며, 적층 세라믹 커패시터(100)에 형성된 제1외부전극(151) 및 제2외부전극(161)이 적층 세라믹 소성체(110)의 상부면(110a)이나 하부면(110b)에 형성됨으로써 균일한 두께를 갖도록 형성할 수 있어 제1외부전극(151) 및 제2외부전극(161)의 손상 없이 제1절연기판(310)과 제2절연기판(320)에 용이하게 제1레이저 가공홀(311,321)이나 제2레이저 가공홀(312,322)을 레이저를 이용해 용이하게 형성할 수 있다.
임베디드 기판(300)의 제1도전성 연결패드(330)와 하나 이상의 제2도전성 각각 연결패드(340)는 각각 임베디드 기판(300)이 임베디드 인쇄회로기판에 적용 시 전자부품(도시 않음)의 리드(도시 않음)가 실장되며, 제1도전성 연결패드(330)나 제2도전성 각각 연결패드(340)는 패드 형상 이외에 전자부품 모듈(도시 않음) 제조를 위해 사용되는 볼 그리드 형상으로 형성될 수 있다.
이상에서와 같이 본 발명은 적층 세라믹 커패시터, 적층 세라믹 커패시터를 이용한 임베디드 기판 및 그의 제조방법은 적층 세라믹 소성체의 상부면이나 하부면으로 내부전극이 노출되도록 형성하여 적층 세라믹 커패시터를 인쇄회로기판에 실장함에 의해 다수개의 내부전극이 서로 전기적으로 연결할 수 있도록 함으로써 적층 세라믹 커패시터의 생산성 개선이나 제조원가를 절감할 수 있으며, 적층 세라믹 소성체의 상부면이나 하부면으로 노출되도록 형성된 내부전극이 서로 다른 면적을 갖도록 함으로써 적층 세라믹 커패시터를 인쇄회로기판에 실장 시 정정용량을 가변시켜 실장할 수 있다.
본 발명은 적층 세라믹 커패시터, 적층 세라믹 커패시터를 이용한 임베디드 기판 및 그의 제조방법은 또한, 적층 세라믹 소성체의 상부면이나 하부면으로 노출된 내부전극에 외부전극을 형성하여 적층 세라믹 커패시터를 인쇄회로기판에 실장 시 적층 세라믹 커패시터와 인쇄회로기판 사이의 접착력을 개선시킬 수 있으며, 적층 세라믹 소성체의 상부면이나 하부면으로 내부전극이 노출되도록 형성함에 의해 적층 세라믹 커패시터가 내장된 임베디드 기판을 용이하게 제조할 수 있다.
본 발명은 적층 세라믹 커패시터, 적층 세라믹 커패시터를 이용한 임베디드 기판 및 그의 제조방법은 적층 세라믹 커패시터, 임베디드 박막 커패시터나 임베디드 기판 제조 산업 분야에 적용할 수 있다.
100: 적층 세라믹 커패시터 110: 적층 세라믹 소성체
120,130,140: 내부전극부 121,131,141: 제1내부전극
122,132,142: 제2내부전극 210: 인쇄회로기판
300: 임베디드 기판 310: 제1절연기판
320: 제2절연기판 330: 제1도전성 연결패드
340: 제2도전성 연결패드 350: 중간 절연기판

Claims (13)

  1. 적층 세라믹 소성체와;
    상기 적층 세라믹 소성체의 내측에 위치되도록 형성되는 하나나 둘 이상의 내부전극부로 구성되며,
    상기 하나나 둘 이상의 내부전극부는 각각 제1내부전극부, 제2내부전극부 및 제3내부전극부로 이루어지며, 상기 제1내부전극부, 상기 제2내부전극부 및 상기 제3내부전극부는 각각 적층 세라믹 소성체에 서로 이격되어 형성되며,
    상기 제1내부전극부는 각각 제1면적을 갖도록 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 일측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제1내부전극과, 상기 다수개의 제1내부전극 사이에 위치되고 각각 상기 제1면적을 갖도록 상기 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 타측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제2내부전극으로 이루어지고,
    상기 제2내부전극부는 각각 상기 제1내부전극이나 다수개의 제2내부전극의 제1면적 보다 작은 제2면적을 갖도록 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 일측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제3내부전극과, 상기 다수개의 제3내부전극 사이에 위치되고 각각 상기 제2면적을 갖도록 상기 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 타측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제4내부전극으로 이루어지며,
    상기 제3내부전극부는 각각 상기 제3내부전극이나 다수개의 제4내부전극의 상기 제2면적 보다 작은 제3면적을 갖도록 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 일측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제5내부전극과, 상기 다수개의 제5내부전극 사이에 위치되고 각각 상기 제3면적을 갖도록 상기 적층 세라믹 소성체에 서로 이격되어 형성되며 적층 세라믹 소성체의 상부면이나 하부면으로 타측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제6내부전극으로 이루어지는 것을 특징으로 하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 적층 세라믹 소성체의 상부면이나 하부면 중 상기 하부면은 상기 적층 세라믹 커패시터를 인쇄회로기판에 실장 시 인쇄회로기판과 마주대하는 적층 세라믹 소성체의 일측의 표면이며, 상기 상부면은 상기 하부면과 수직방향으로 이격된 적층 세라믹 소성체의 타측의 표면을 나타내는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 다수개의 제1내부전극의 각각 사이와 상기 다수개의 제2내부전극의 각각의 사이의 간격은 0.3 내지 5㎛로 이격되어 적층 세라믹 소성체에 적층되는 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 다수개의 제1내부전극과 상기 다수개의 제2내부전극은 각각 상기 적층 세라믹 소성체에 수직방향으로 서로 이격되어 중첩되도록 형성되는 내부전극 패턴층과;
    상기 내부전극 패턴층과 연결되며 적층 세라믹 소성체의 상부면이나 하부면으로 양끝단 중 하나 이상이 노출되도록 형성되는 노출 전극패턴층으로 구성되며,
    상기 내부전극 패턴층과 상기 노출 전극패턴층은 각각 Cu나 Ni을 이용하여 판형으로 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제4항에 있어서,
    상기 노출 전극패턴층은 폭이 30 내지 50㎛이며 높이는 내부전극 패턴층보다 작도록 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 둘 이상의 내부전극부는 각각 서로 다른 면적을 갖는 제1내부전극과 제2내부전극이 다수개가 구비되며, 서로 10㎛ 이상 이격되도록 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 삭제
  8. 제1항에 있어서,
    상기 다수개의 제1내부전극과 상기 다수개의 제2내부전극 중 다수개의 제1내부전극은 각각 제1외부전극에 의해 연결되고, 다수개의 제2내부전극은 각각 제2외부전극에 연결되며, 상기 제1외부전극은 적층 세라믹 소성체의 상부면이나 하부면에 형성되어 적층 세라믹 소성체의 상부면이나 하부면으로 일측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제1내부전극을 전기적으로 통하도록 형성되며, 상기 제2외부전극은 적층 세라믹 소성체의 상부면이나 하부면에 형성되어 적층 세라믹 소성체의 상부면이나 하부면으로 타측의 양 끝단 중 하나 이상의 끝단이 노출되도록 형성되는 다수개의 제2내부전극을 전기적으로 통하도록 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 제1외부전극과 제2외부전극은 각각 Au, Cu, Pt, Pd 및 Al 중 하나의 재질을 선택해 인쇄, 증착 및 도금 중 하나를 이용하여 두께가 1 내지 100㎛가 되는 판형상으로 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
KR1020150000212A 2015-01-02 2015-01-02 적층 세라믹 커패시터 KR101698167B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150000212A KR101698167B1 (ko) 2015-01-02 2015-01-02 적층 세라믹 커패시터
US14/972,644 US9613755B2 (en) 2015-01-02 2015-12-17 Multi layer ceramic capacitor, embedded board using multi layer ceramic capacitor and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150000212A KR101698167B1 (ko) 2015-01-02 2015-01-02 적층 세라믹 커패시터

Publications (2)

Publication Number Publication Date
KR20160083731A KR20160083731A (ko) 2016-07-12
KR101698167B1 true KR101698167B1 (ko) 2017-01-19

Family

ID=56286861

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150000212A KR101698167B1 (ko) 2015-01-02 2015-01-02 적층 세라믹 커패시터

Country Status (2)

Country Link
US (1) US9613755B2 (ko)
KR (1) KR101698167B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117153563A (zh) * 2017-05-15 2023-12-01 京瓷Avx元器件公司 多层电容器和包括其的电路板
KR102538906B1 (ko) 2017-09-27 2023-06-01 삼성전기주식회사 복합 전자부품 및 그 실장 기판
KR20210075670A (ko) * 2019-12-13 2021-06-23 삼성전기주식회사 적층형 커패시터
KR20210075668A (ko) * 2019-12-13 2021-06-23 삼성전기주식회사 적층형 커패시터 및 그 실장 기판

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249414A (ja) 2002-02-25 2003-09-05 Kyocera Corp コンデンサ素子およびコンデンサ素子内蔵多層配線基板
JP2014017470A (ja) * 2012-06-12 2014-01-30 Murata Mfg Co Ltd 積層コンデンサ

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3665267A (en) * 1970-09-16 1972-05-23 Sprague Electric Co Ceramic capacitor terminals
US4831495A (en) * 1987-07-20 1989-05-16 Harding Ade Yemi S K Unitized packaging arrangement for an energy dissipating device
US4831494A (en) * 1988-06-27 1989-05-16 International Business Machines Corporation Multilayer capacitor
JPH11288839A (ja) * 1998-03-31 1999-10-19 Tdk Corp 積層チップ型電子部品及びその製造方法
US6292351B1 (en) * 1999-11-17 2001-09-18 Tdk Corporation Multilayer ceramic capacitor for three-dimensional mounting
US7152291B2 (en) * 2002-04-15 2006-12-26 Avx Corporation Method for forming plated terminations
US7068490B2 (en) * 2004-04-16 2006-06-27 Kemet Electronics Corporation Thermal dissipating capacitor and electrical component comprising same
KR100811388B1 (ko) * 2006-04-18 2008-03-07 삼화콘덴서공업주식회사 적층 세라믹 캐패시터 및 그의 제조방법
US7545623B2 (en) * 2006-11-27 2009-06-09 Kemet Electronics Corporation Interposer decoupling array having reduced electrical shorts
US7961453B2 (en) * 2007-01-09 2011-06-14 Samsung Electro-Mechanics Co., Ltd. Multilayer chip capacitor
EP2115772A4 (en) * 2007-02-12 2010-03-17 Kemet Electronics Corp PASSIVE ELECTRONIC DEVICE
US8045319B2 (en) * 2007-06-13 2011-10-25 Avx Corporation Controlled ESR decoupling capacitor
KR101217820B1 (ko) 2011-01-05 2013-01-21 삼화콘덴서공업주식회사 플렉시블 적층형 박막 커패시터를 이용한 임베디드 인쇄회로기판
KR101245347B1 (ko) 2011-12-29 2013-03-25 삼화콘덴서공업주식회사 적층 세라믹 커패시터

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249414A (ja) 2002-02-25 2003-09-05 Kyocera Corp コンデンサ素子およびコンデンサ素子内蔵多層配線基板
JP2014017470A (ja) * 2012-06-12 2014-01-30 Murata Mfg Co Ltd 積層コンデンサ

Also Published As

Publication number Publication date
US20160196921A1 (en) 2016-07-07
US9613755B2 (en) 2017-04-04
KR20160083731A (ko) 2016-07-12

Similar Documents

Publication Publication Date Title
KR101251022B1 (ko) 세라믹 전자부품
JP4752901B2 (ja) 電子部品及び電子部品内蔵基板
KR101506256B1 (ko) 칩 부품 구조체 및 제조방법
US20040066589A1 (en) Electronic device and interposer board
US11302473B2 (en) Electronic device
KR20150118385A (ko) 적층 세라믹 커패시터, 그 제조 방법 및 그 실장 기판
KR101698167B1 (ko) 적층 세라믹 커패시터
JP2018085425A (ja) セラミック電子部品
US10984950B2 (en) Method of manufacturing electronic device and the same
KR102454829B1 (ko) 칩형 전자부품, 전자부품의 실장 구조체 및 전자부품 집합체
KR102127803B1 (ko) 인터포저 및 이 인터포저를 포함하는 전자 부품
US10818432B2 (en) Electronic device
US10714264B2 (en) Electronic device
JP2008109020A (ja) 多連チップ部品および多連チップ実装基板
KR101452127B1 (ko) 적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판
JP2018085426A (ja) セラミック電子部品
JP6819346B2 (ja) セラミック電子部品
JP2019067927A (ja) セラミック電子部品
JP2023001300A (ja) セラミック電子部品
KR20160108007A (ko) 적층 세라믹 커패시터 및 그의 제조방법
JP2019050310A (ja) 電子部品
JP2003204143A (ja) セラミック電子部品の実装構造

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right