JP2003204143A - セラミック電子部品の実装構造 - Google Patents

Abstract

(57)【要約】 【課題】 耐落下衝撃性に優れ、高信頼性を有するセラ
ミック電子部品の実装構造を提供する。 【解決手段】 実装基板２０表面に設けられた実装用ラ
ンド２１，２２上にコンデンサアレイ１００の外部電極
１１，１２が配置されるようにコンデンサアレイ１００
を半田接合して実装する。ここで、実装基板２０に設け
られたランドの形成ピッチＷｐを、コンデンサアレイ１
００の外部電極形成ピッチＷｃよりも狭く形成する。こ
のような構成にすると、実装基板２０のたわみにより発
生するコンデンサアレイ１００の半田接合部に加わる応
力が小さくなり耐落下衝撃性が向上する。更に、実装基
板ランド間ギャップＧｐを５０μｍより広くすることに
より、半田短絡不良を抑制することができる。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明は、セラミック電子
部品を基板に実装する実装構造に関するものであり、特
に、アレイ型電子部品の実装構造に関するものである。 【０００２】 【従来の技術】近年、通信装置等の電子回路を用いた装
置の小型化および集積化に伴い、これに搭載する電子部
品についても小型化、集積化が行われている。この一例
として、コンデンサ等のアレイ化が行われており、その
需要は増大している。 【０００３】図３の（ａ）はこのようなアレイ型電子部
品の一例であるコンデンサアレイの外観斜視図であり、
図３の（ｂ）はその平面図である。また、図４の（ａ）
はコンデンサアレイを実装基板に実装した状態を示す外
観斜視図であり、（ｂ）はその平面図である。図３、図
４において、１００はセラミックコンデンサアレイ、１
０１，１０２は単位コンデンサ、１０は素体、１１，１
２は外部電極、２０は回路が形成された実装基板、２
１，２２はコンデンサアレイ用実装ランドであり、Ｗｃ
はコンデンサアレイの隣り合う外部電極間の形成ピッ
チ、Ｗｐは実装ランドの形成ピッチである。 【０００４】図３に示すように、セラミックコンデンサ
アレイ１００は、素体１０の内部に、対となる内部電極
（図示せず）がそれぞれ埋設された二つの単位コンデン
サ１０１，１０２を配列して形成したものである。ま
た、素体１０には、二つの単位コンデンサ１０１，１０
２の外部電極１１，１２を、対向する側面から上下面に
かけて所定の幅で形成している。 【０００５】このようなセラミックコンデンサアレイ１
００を、図４に示すように、実装基板２０上に設けられ
た実装用ランド２１，２２上にセラミックコンデンサア
レイの外部電極１１，１２が配置されるように実装し、
外部回路に接続する。セラミックコンデンサアレイの外
部電極１１，１２と実装用ランド２１，２２とは、図示
していないが、半田により接合され、電気的に導通し、
機械的に固定されている。 【０００６】ここで、実装基板２０に設けられたランド
の形成ピッチＷｐは、通常、セラミックコンデンサアレ
イ１００の外部電極形成ピッチＷｃと等しく、ランド２
１，２２と外部電極１１，１２のそれぞれの中心線が一
致するように配置され、セラミックコンデンサアレイ１
００を実装している。 【０００７】 【発明が解決しようとする課題】ところが、このような
従来のセラミックコンデンサアレイの実装構造において
は、以下に示す解決すべき課題が存在した。図５は、従
来のセラミックコンデンサアレイを半田付け実装した状
態の外観斜視図である。図５において、１００はセラミ
ックコンデンサアレイ、３１は半田フィレットである。
一般的に、セラミックコンデンサアレイ１００は、その
外部電極１１，１２が素体１０の側面や上下面の限られ
た狭い領域に形成されるものであるため、図５に示すよ
うに、セラミックコンデンサアレイ１００を、その外部
電極により、プリント基板等の実装基板に半田付けする
と、半田付け面積が小さくなり、半田量が少なくなる。
このため、実装基板のたわみの原因となる落下衝撃に弱
くなる。すなわち、セラミックコンデンサアレイ１００
の固着領域が小さいと、実装基板への固着力が不足する
ためと考えられる。 【０００８】このため、例えば、セラミックコンデンサ
アレイが搭載された携帯電話等の移動体通信器に落下な
どにより外力が加わると、セラミックコンデンサアレイ
を装着している実装基板がたわみ、その応力により、セ
ラミックコンデンサアレイにクラックが発生することが
あった。 【０００９】この発明の目的は、電子部品を搭載する通
信装置等の機器が受ける外力によってもクラックが発生
しない、十分な半田付け強度が得られるセラミック電子
部品の実装構造を構成することにある。 【００１０】 【課題を解決するための手段】この発明は、側面に複数
個の外部電極が並設されたセラミック電子部品を実装基
板に実装する構造に関し、実装基板に設けられたランド
の形成ピッチを、セラミック電子部品の並設された外部
電極の形成ピッチよりも短くした、セラミック電子部品
の実装構造を特徴とする。 【００１１】 【発明の実施の形態】第１の実施形態に係るセラミック
電子部品の実装構造について、図１、図２を参照して説
明する。図１は、セラミック電子部品であるコンデンサ
アレイを例にとって、実装基板に実装した状態を示した
平面図である。図１において、１００は対となる内部電
極（図示せず）により構成された二個の単位コンデンサ
が収蔵されてなるコンデンサアレイ、１０は素体、１
１，１２は各単位コンデンサに接続され、素体１０の側
面および上下面に並設形成された外部電極、２０は回路
等が形成されたプリント基板等の実装基板、２１，２２
はコンデンサアレイ用実装ランドであり、Ｗｃはコンデ
ンサアレイの隣り合う外部電極間の形成ピッチ、Ｗｐは
実装ランドの形成ピッチ、Ｇｐは実装ランド間ギャップ
である。図１に示すように、実装基板２０表面に設けら
れた実装用ランド２１，２２上にコンデンサアレイ１０
０の外部電極１１，１２が配置されるようにコンデンサ
アレイ１００を実装する。コンデンサアレイ１００の外
部電極１１，１２と実装用ランド２１，２２とは、図示
していないが、半田により接合され、電気的に導通し、
機械的に固定されている。実装基板２０に設けられたラ
ンドの形成ピッチＷｐは、コンデンサアレイ１００の外
部電極形成ピッチＷｃよりも狭く形成されている（Ｗｐ
＜Ｗｃ）。 【００１２】一例を示せば、チップ（素体）サイズは
２．０ｍｍ×１．２５ｍｍ×０．８５ｍｍであり、１μ
Ｆの単位コンデンサを２素子形成したセラミック積層コ
ンデンサアレイを用い、隣り合う外部電極１１，１２間
のピッチＷｃが１０００μｍ、ランド２１，２２間のピ
ッチＷｐが６００μｍとし、外部電極の幅を８００μ
ｍ、ランドの幅を４００μｍである。また、積層コンデ
ンサアレイは、３μｍ厚のＢａＴｉＯ₃ 系のセラミック
グリーンシートを用い、内部電極用パターンを形成した
セラミックグリーンシートを１６０枚積層して内層部を
構成し、この内層部を挟み込み、上下に内部電極用パタ
ーンを形成していないセラミックグリーンシートをそれ
ぞれ２２枚積層して外層部を構成し、積層後、熱圧着プ
レスにより積層体を形成し、これを厚み方向にカットし
て素体を形成し、この素体を１３００℃で焼結し、焼結
後の素体の側面から上下面にかけ導電ペーストを塗布、
焼き付けし、その後、ＮｉおよびＳｎをメッキして外部
電極を形成して作成した。 【００１３】次に、この発明の有用性を確認するため、
図２に示す装置を用いて、落下衝撃試験を行った。図２
の装置は、表面にコンデンサアレイを実装した基板（ガ
ラスエポキシ）５０が、一辺が１５０ｍｍの立方体で約
４００ｇの樹脂製落下治具５１に、治具５１の上面凹部
（図示せず）との間に一定の隙間を開けて、その周辺部
で固定されている。落下治具５１は方向支持棒５２によ
りコンクリートの土台５３から鉛直方向に１．５ｍの位
置に固定されており、固定を解除するとコンクリートの
土台５３の表面に落下する。この落下動作を繰り返し行
い、コンデンサアレイに発生するクラックを観測した。 【００１４】試験に用いた資料は、前記のセラミック積
層コンデンサアレイとするが、外部電極形成ピッチＷｃ
を１０００μｍと８５０μｍとの二条件に設定した。更
に、それぞれの外部電極形成ピッチＷｃに対して、Ｗｃ
＝１０００μｍの場合にはランド形成ピッチＷｐを６０
０μｍ，８００μｍ、９００μｍ、１０００μｍ，１２
００μｍの五条件とし、Ｗｃ＝８５０μｍの場合にはラ
ンド形成ピッチＷｐを４５０μｍとした。 【００１５】なお、表１の右端欄に、各条件の実装基板
にコンデンサアレイを全て同じ条件で半田実装工程に流
動し、半田実装部における目視確認試験による短絡不良
率を示している。 【００１６】試験結果について表１に示す。 【００１７】 【表１】 【００１８】表１に示すように、、の構成について
は優れた落下衝撃性を有する結果となった。すなわち、
実装基板ランド形成ピッチＷｐがコンデンサアレイの外
部電極形成ピッチＷｃよりも狭い場合（Ｗｐ＜Ｗｃ）
に、それぞれが同じ場合（Ｗｐ＝Ｗｃ）、またはコンデ
ンサアレイの外部電極形成ピッチＷｃの方が広い場合
（Ｗｐ＞Ｗｃ）と比較して、落下衝撃性に優れる。この
理由としては、コンデンサアレイが実装された実装基板
が落下により衝撃を受ける際に、実装基板のたわみによ
り発生するコンデンサアレイの半田付け部に加わる応力
が小さくなるからと考えられる。 【００１９】なお、実装基板ランド形成ピッチＷｐと外
部電極形成ピッチＷｃとの差が、１００μｍ程度から落
下衝撃性の効果が現れはじめることが確認されている。 【００２０】しかし、の構成においては、半田短絡不
良が発生した。この要因は、実装基板ランド間ギャップ
（Ｇｐ）が狭すぎるために発生したものである。実際
に、実装基板ランド間ギャップ（Ｇｐ）が５０μｍ程度
となった場合に半田短絡不良が発生する。 【００２１】以上のように、実装基板ランド間ピッチＷ
ｐをコンデンサアレイの外部電極形成ピッチＷｃよりも
狭くすることにより、耐落下衝撃性に優れるコンデンサ
アレイを実装した実装基板を構成することができる。ま
た、実装基板ランド間ギャップＧｐを５０μｍより広く
することにより、半田短絡不良を抑制することができ
る。 【００２２】なお、上記の実施形態は、セラミック積層
コンデンサアレイについて述べているが、他のアレイや
複合部品、ＬＣフィルタ等の側面に複数個の外部電極が
並設されたセラミック部品に適用できることはいうまで
もない。 【００２３】 【発明の効果】この発明によれば、実装基板表面のラン
ドの形成ピッチを、セラミック電子部品の並設された外
部電極の形成ピッチよりも短くすることにより、耐落下
衝撃性に優れるセラミック電子部品の実装構造を構成す
ることができる。 【００２４】また、この発明によれば、実装基板に設け
られたランド間のギャップを５０μｍより広くすること
により、実装時の半田短絡を抑制することができる。

【図面の簡単な説明】 【図１】第１の実施形態に係るセラミック電子部品を実
装基板に実装した状態を示した平面図 【図２】落下衝撃試験装置の外観斜視図 【図３】従来のセラミック電子部品の外観斜視図および
平面図 【図４】従来のセラミック電子部品を実装基板に実装し
た状態を示す外観斜視図および平面図 【図５】従来のセラミック電子部品を半田付けした状態
の外観斜視図 【符号の説明】 １００−コンデンサアレイ １０１，１０２−コンデンサアレイ１００を構成する単
位コンデンサ １０−素体 １１，１２−外部電極 ２０−実装基板 ２１，２２−コンデンサアレイ１００用の実装ランド ５０−コンデンサアレイを実装した実装基板 ５１−落下治具 ５２−方向支持棒 ５３−コンクリートの土台 ３１−半田フィレット Ｗｐ−実装基板ランド形成ピッチ Ｗｃ−コンデンサアレイの外部電極形成ピッチ Ｇｐ−実装基板ランド間ギャップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷口 政明 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 Ｆターム(参考） 5E319 AA03 AB06 AC02 AC11 CD51 GG20

Claims (1)

1. 【特許請求の範囲】 【請求項１】 複数の電子部品が内部に配列され、側面
   に複数個の外部電極が並設されたセラミック電子部品を
   実装基板に実装する構造において、 該実装基板に設けられた外部電極実装用ランドの形成ピ
   ッチが、前記並設された外部電極の形成ピッチよりも短
   い、セラミック電子部品の実装構造。