JP4032745B2 - セラミック電子部品の実装構造 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、セラミック電子部品を基板に実装する実装構造に関するものであり、特に、アレイ型電子部品の実装構造に関するものである。
【０００２】
【従来の技術】
近年、通信装置等の電子回路を用いた装置の小型化および集積化に伴い、これに搭載する電子部品についても小型化、集積化が行われている。この一例として、コンデンサ等のアレイ化が行われており、その需要は増大している。
【０００３】
図３の（ａ）はこのようなアレイ型電子部品の一例であるコンデンサアレイの外観斜視図であり、図３の（ｂ）はその平面図である。
また、図４の（ａ）はコンデンサアレイを実装基板に実装した状態を示す外観斜視図であり、（ｂ）はその平面図である。
図３、図４において、１００はセラミックコンデンサアレイ、１０１，１０２は単位コンデンサ、１０は素体、１１，１２は外部電極、２０は回路が形成された実装基板、２１，２２はコンデンサアレイ用実装ランドであり、Ｗｃはコンデンサアレイの隣り合う外部電極間の形成ピッチ、Ｗｐは実装ランドの形成ピッチである。
【０００４】
図３に示すように、セラミックコンデンサアレイ１００は、素体１０の内部に、対となる内部電極（図示せず）がそれぞれ埋設された二つの単位コンデンサ１０１，１０２を配列して形成したものである。また、素体１０には、二つの単位コンデンサ１０１，１０２の外部電極１１，１２を、対向する側面から上下面にかけて所定の幅で形成している。
【０００５】
このようなセラミックコンデンサアレイ１００を、図４に示すように、実装基板２０上に設けられた実装用ランド２１，２２上にセラミックコンデンサアレイの外部電極１１，１２が配置されるように実装し、外部回路に接続する。セラミックコンデンサアレイの外部電極１１，１２と実装用ランド２１，２２とは、図示していないが、半田により接合され、電気的に導通し、機械的に固定されている。
【０００６】
ここで、実装基板２０に設けられたランドの形成ピッチＷｐは、通常、セラミックコンデンサアレイ１００の外部電極形成ピッチＷｃと等しく、ランド２１，２２と外部電極１１，１２のそれぞれの中心線が一致するように配置され、セラミックコンデンサアレイ１００を実装している。
【０００７】
【発明が解決しようとする課題】
ところが、このような従来のセラミックコンデンサアレイの実装構造においては、以下に示す解決すべき課題が存在した。
図５は、従来のセラミックコンデンサアレイを半田付け実装した状態の外観斜視図である。図５において、１００はセラミックコンデンサアレイ、３１は半田フィレットである。
一般的に、セラミックコンデンサアレイ１００は、その外部電極１１，１２が素体１０の側面や上下面の限られた狭い領域に形成されるものであるため、図５に示すように、セラミックコンデンサアレイ１００を、その外部電極により、プリント基板等の実装基板に半田付けすると、半田付け面積が小さくなり、半田量が少なくなる。このため、実装基板のたわみの原因となる落下衝撃に弱くなる。すなわち、セラミックコンデンサアレイ１００の固着領域が小さいと、実装基板への固着力が不足するためと考えられる。
【０００８】
このため、例えば、セラミックコンデンサアレイが搭載された携帯電話等の移動体通信器に落下などにより外力が加わると、セラミックコンデンサアレイを装着している実装基板がたわみ、その応力により、セラミックコンデンサアレイにクラックが発生することがあった。
【０００９】
この発明の目的は、電子部品を搭載する通信装置等の機器が受ける外力によってもクラックが発生しない、十分な半田付け強度が得られるセラミック電子部品の実装構造を構成することにある。
【００１０】
【課題を解決するための手段】
この発明は、複数の電子部品がセラミック素体の内部に配列され、該セラミック素体の側面から上面および下面に回り込むように複数個の外部電極が並設されたセラミック電子部品を実装基板に実装する構造に関し、実装基板に設けられたランドの形成ピッチが、セラミック電子部品の並設された外部電極の形成ピッチよりも短く、
外部電極実装用ランドの幅が、当該外部電極実装用ランドに対応する外部電極の幅より狭く、
前記セラミック素体の一方端面寄りに形成された外部電極に対応する外部電極実装用ランドの前記一方端面側の端部が、前記外部電極の前記一方端面側の端部よりも前記セラミック素体の中心寄りに位置し、
前記セラミック素体の他方の端面寄りに形成された外部電極に対応する外部電極実装用ランドの前記他方端面側の端部が、前記外部電極の前記他方端面側の端部よりも前記セラミック素体の中心寄りに位置し、
前記実装基板の外部電極実装用ランドから前記電子部品の外部電極の側面にまで半田が濡れ上がっているようにした、セラミック電子部品の実装構造を特徴とする。
【００１１】
【発明の実施の形態】
第１の実施形態に係るセラミック電子部品の実装構造について、図１、図２を参照して説明する。
図１は、セラミック電子部品であるコンデンサアレイを例にとって、実装基板に実装した状態を示した平面図である。
図１において、１００は対となる内部電極（図示せず）により構成された二個の単位コンデンサが収蔵されてなるコンデンサアレイ、１０は素体、１１，１２は各単位コンデンサに接続され、素体１０の側面および上下面に並設形成された外部電極、２０は回路等が形成されたプリント基板等の実装基板、２１，２２はコンデンサアレイ用実装ランドであり、Ｗｃはコンデンサアレイの隣り合う外部電極間の形成ピッチ、Ｗｐは実装ランドの形成ピッチ、Ｇｐは実装ランド間ギャップである。
図１に示すように、実装基板２０表面に設けられた実装用ランド２１，２２上にコンデンサアレイ１００の外部電極１１，１２が配置されるようにコンデンサアレイ１００を実装する。コンデンサアレイ１００の外部電極１１，１２と実装用ランド２１，２２とは、図示していないが、半田により接合され、電気的に導通し、機械的に固定されている。実装基板２０に設けられたランドの形成ピッチＷｐは、コンデンサアレイ１００の外部電極形成ピッチＷｃよりも狭く形成されている（Ｗｐ＜Ｗｃ）。
【００１２】
一例を示せば、チップ（素体）サイズは２．０ｍｍ×１．２５ｍｍ×０．８５ｍｍであり、１μＦの単位コンデンサを２素子形成したセラミック積層コンデンサアレイを用い、隣り合う外部電極１１，１２間のピッチＷｃが１０００μｍ、ランド２１，２２間のピッチＷｐが６００μｍとし、外部電極の幅を８００μｍ、ランドの幅を４００μｍである。また、積層コンデンサアレイは、３μｍ厚のＢａＴｉＯ₃ 系のセラミックグリーンシートを用い、内部電極用パターンを形成したセラミックグリーンシートを１６０枚積層して内層部を構成し、この内層部を挟み込み、上下に内部電極用パターンを形成していないセラミックグリーンシートをそれぞれ２２枚積層して外層部を構成し、積層後、熱圧着プレスにより積層体を形成し、これを厚み方向にカットして素体を形成し、この素体を１３００℃で焼結し、焼結後の素体の側面から上下面にかけ導電ペーストを塗布、焼き付けし、その後、ＮｉおよびＳｎをメッキして外部電極を形成して作成した。
【００１３】
次に、この発明の有用性を確認するため、図２に示す装置を用いて、落下衝撃試験を行った。
図２の装置は、表面にコンデンサアレイを実装した基板（ガラスエポキシ）５０が、一辺が１５０ｍｍの立方体で約４００ｇの樹脂製落下治具５１に、治具５１の上面凹部（図示せず）との間に一定の隙間を開けて、その周辺部で固定されている。落下治具５１は方向支持棒５２によりコンクリートの土台５３から鉛直方向に１．５ｍの位置に固定されており、固定を解除するとコンクリートの土台５３の表面に落下する。この落下動作を繰り返し行い、コンデンサアレイに発生するクラックを観測した。
【００１４】
試験に用いた資料は、前記のセラミック積層コンデンサアレイとするが、外部電極形成ピッチＷｃを１０００μｍと８５０μｍとの二条件に設定した。更に、それぞれの外部電極形成ピッチＷｃに対して、Ｗｃ＝１０００μｍの場合にはランド形成ピッチＷｐを６００μｍ，８００μｍ、９００μｍ、１０００μｍ，１２００μｍの五条件とし、Ｗｃ＝８５０μｍの場合にはランド形成ピッチＷｐを４５０μｍとした。
【００１５】
なお、表１の右端欄に、各条件の実装基板にコンデンサアレイを全て同じ条件で半田実装工程に流動し、半田実装部における目視確認試験による短絡不良率を示している。
【００１６】
試験結果について表１に示す。
【００１７】
【表１】

【００１８】
表１に示すように、▲１▼、▲４▼の構成については優れた落下衝撃性を有する結果となった。すなわち、実装基板ランド形成ピッチＷｐがコンデンサアレイの外部電極形成ピッチＷｃよりも狭い場合（Ｗｐ＜Ｗｃ）に、それぞれが同じ場合（Ｗｐ＝Ｗｃ）、またはコンデンサアレイの外部電極形成ピッチＷｃの方が広い場合（Ｗｐ＞Ｗｃ）と比較して、落下衝撃性に優れる。この理由としては、コンデンサアレイが実装された実装基板が落下により衝撃を受ける際に、実装基板のたわみにより発生するコンデンサアレイの半田付け部に加わる応力が小さくなるからと考えられる。
【００１９】
なお、実装基板ランド形成ピッチＷｐと外部電極形成ピッチＷｃとの差が、１００μｍ程度から落下衝撃性の効果が現れはじめることが確認されている。
【００２０】
しかし、▲４▼の構成においては、半田短絡不良が発生した。この要因は、実装基板ランド間ギャップ（Ｇｐ）が狭すぎるために発生したものである。実際に、実装基板ランド間ギャップ（Ｇｐ）が５０μｍ程度となった場合に半田短絡不良が発生する。
【００２１】
以上のように、実装基板ランド間ピッチＷｐをコンデンサアレイの外部電極形成ピッチＷｃよりも狭くすることにより、耐落下衝撃性に優れるコンデンサアレイを実装した実装基板を構成することができる。また、実装基板ランド間ギャップＧｐを５０μｍより広くすることにより、半田短絡不良を抑制することができる。
【００２２】
なお、上記の実施形態は、セラミック積層コンデンサアレイについて述べているが、他のアレイや複合部品、ＬＣフィルタ等の側面に複数個の外部電極が並設されたセラミック部品に適用できることはいうまでもない。
【００２３】
【発明の効果】
この発明によれば、実装基板表面のランドの形成ピッチを、セラミック電子部品の並設された外部電極の形成ピッチよりも短くすることにより、耐落下衝撃性に優れるセラミック電子部品の実装構造を構成することができる。
【００２４】
また、この発明によれば、実装基板に設けられたランド間のギャップを５０μｍより広くすることにより、実装時の半田短絡を抑制することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係るセラミック電子部品を実装基板に実装した状態を示した平面図
【図２】落下衝撃試験装置の外観斜視図
【図３】従来のセラミック電子部品の外観斜視図および平面図
【図４】従来のセラミック電子部品を実装基板に実装した状態を示す外観斜視図および平面図
【図５】従来のセラミック電子部品を半田付けした状態の外観斜視図
【符号の説明】
１００−コンデンサアレイ
１０１，１０２−コンデンサアレイ１００を構成する単位コンデンサ
１０−素体
１１，１２−外部電極
２０−実装基板
２１，２２−コンデンサアレイ１００用の実装ランド
５０−コンデンサアレイを実装した実装基板
５１−落下治具
５２−方向支持棒
５３−コンクリートの土台
３１−半田フィレット
Ｗｐ−実装基板ランド形成ピッチ
Ｗｃ−コンデンサアレイの外部電極形成ピッチ
Ｇｐ−実装基板ランド間ギャップ

Claims (1)

1. 複数の電子部品がセラミック素体の内部に配列され、該セラミック素体の、互いに対向する２つの側面および上下面に、当該側面から上下面に回り込む複数個の外部電極がそれぞれ並設されたセラミック電子部品を実装基板に実装する構造であって、
   該実装基板に設けられた外部電極実装用ランドの形成ピッチが、前記並設された外部電極の形成ピッチよりも短く、
   前記外部電極実装用ランドの幅が、当該外部電極実装用ランドに対応する前記外部電極の幅より狭く、
   前記セラミック素体の一方端面寄りに形成された外部電極に対応する外部電極実装用ランドの前記一方端面側の端部が、前記外部電極の前記一方端面側の端部よりも前記セラミック素体の中心寄りに位置し、
   前記セラミック素体の他方端面寄りに形成された外部電極に対応する外部電極実装用ランドの前記他方端面側の端部が、前記外部電極の前記他方端面側の端部よりも前記セラミック素体の中心寄りに位置し、
   前記実装基板の外部電極実装用ランドから前記電子部品の外部電極の側面にまで半田が濡れ上がっている、セラミック電子部品の実装構造。

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