KR102538906B1 - 복합 전자부품 및 그 실장 기판 - Google Patents
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Abstract
본 발명은 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 제1 세라믹 바디와 상기 제1 세라믹 바디의 양 단부에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터 및 상기 적층 세라믹 커패시터의 하부에 배치되며, 제2 세라믹 바디와 상기 제2 세라믹 바디의 양 단부에 배치되되, 상기 제1 및 제2 외부전극과 접속된 제1 및 제2 단자 전극을 포함하는 세라믹 칩이 결합된 복합체를 포함하며, 상기 제1 및 제2 단자 전극이 배치된 제2 세라믹 바디의 제1 영역의 폭은 제2 세라믹 바디의 나머지 제2 영역의 폭보다 큰 복합 전자부품에 관한 것이다.
Description
본 발명은 복합 전자 부품 및 복합 전자 부품의 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 회로 기판으로 전달되어 상기 회로 기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
상기의 어쿠스틱 노이즈(acoustic noise)는 최근 전자기기가 슬림화 및 소형화됨에 따라 인쇄회로기판과 더불어 높은 전압 및 그 전압의 변화가 큰 환경에서 사용됨에 따라 사용자가 충분히 인지할 수 있는 수준으로 나타나게 된다.
따라서, 어쿠스틱 노이즈(acoustic noise)가 저감된 신규의 제품에 대한 수요가 계속 발생하는 실정이다.
본 명세서는 어쿠스틱 노이즈(acoustic noise)를 저감할 수 있는 복합 전자 부품 및 복합 전자 부품의 실장 기판을 제공하고자 한다.
본 발명의 일 실시형태는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 제1 세라믹 바디와 상기 제1 세라믹 바디의 양 단부에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터 및 상기 적층 세라믹 커패시터의 하부에 배치되며, 제2 세라믹 바디와 상기 제2 세라믹 바디의 양 단부에 배치되되, 상기 제1 및 제2 외부전극과 접속된 제1 및 제2 단자 전극을 포함하는 세라믹 칩이 결합된 복합체를 포함하며, 상기 제1 및 제2 단자 전극이 배치된 제2 세라믹 바디의 제1 영역의 폭은 제2 세라믹 바디의 나머지 제2 영역의 폭보다 큰 복합 전자부품을 제공한다.
본 발명의 다른 실시형태는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 제1 세라믹 바디와 상기 제1 세라믹 바디의 양 단부에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터 및 상기 적층 세라믹 커패시터의 하부에 배치되며, 제2 세라믹 바디와 상기 제2 세라믹 바디의 양 단부에 배치되되, 상기 제1 및 제2 외부전극과 접속된 제1 및 제2 단자 전극을 포함하는 세라믹 칩이 결합된 복합체를 포함하며, 상기 세라믹 칩은 길이 방향 양 단부에서 내부로 절개된 절개부가 더 배치되며, 상기 제1 및 제2 단자 전극은 상기 제2 세라믹 바디의 길이 방향 양측 단부 전체에 배치된 복합 전자부품을 제공한다.
본 발명의 또 다른 실시형태는 상부에 복수개의 전극 패드를 갖는 인쇄회로기판, 상기 인쇄회로기판 위에 설치된 상기 복합 전자부품 및 상기 전극 패드와 상기 복합 전자부품을 연결하는 솔더를 포함하는 복합 전자부품의 실장 기판을 제공한다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터의 압전성에 따른 응력이나 진동이 세라믹 칩에 의해 완화되어 회로 기판에서 발생하는 어쿠스틱 노이즈의 크기를 줄일 수 있는 효과가 있다.
또한, 적층 세라믹 커패시터의 내부전극은 실장면에 수직 방향으로 적층되고, 압전 변위량이 작은 길이-폭 방향의 면이 세라믹 칩과 접합하여, 적층 세라믹 커패시터에서 발생하는 응력 및 진동이 세라믹 칩에 전달되는 것을 최소화함으로써, 어쿠스틱 노이즈가 저감될 수 있다.
또한, 세라믹 칩의 폭 방향 또는 길이 방향 그리고, 폭 방향 및 길이 방향 단부에 내부로 절개부를 형성함으로써, 적층 세라믹 커패시터의 두께 방향으로 솔더가 형성되지 못하게 차단할 수 있어, 솔더에 의한 기판으로의 진동 전달을 최소화할 수 있다.
또한, 세라믹 칩에 배치된 단자 전극이 세라믹 칩의 길이 방향 양 단부의 전체에 배치됨으로써, 적층 세라믹 커패시터의 외부전극과의 고착력을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 2는 도 1의 복합 전자 부품의 상부 평면도이다.
도 3은 도 1의 복합 전자 부품을 적층 세라믹 커패시터와 세라믹 칩으로 분리하여 도시한 분해 사시도이다.
도 4는 도 1의 복합 전자 부품의 다른 실시 형태로서 적층 세라믹 커패시터와 세라믹 칩으로 분리하여 도시한 분해 사시도이다.
도 5는 도 1의 복합 전자 부품 중 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 6은 본 발명의 제1 실시 형태에 따른 복합 전자부품의 정면도이다.
도 7은 본 발명의 제2 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 8은 도 1의 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 9는 도 8의 복합 전자 부품이 회로 기판에 실장된 모습을 길이 방향으로 절단하여 도시한 단면도이다.
도 2는 도 1의 복합 전자 부품의 상부 평면도이다.
도 3은 도 1의 복합 전자 부품을 적층 세라믹 커패시터와 세라믹 칩으로 분리하여 도시한 분해 사시도이다.
도 4는 도 1의 복합 전자 부품의 다른 실시 형태로서 적층 세라믹 커패시터와 세라믹 칩으로 분리하여 도시한 분해 사시도이다.
도 5는 도 1의 복합 전자 부품 중 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 6은 본 발명의 제1 실시 형태에 따른 복합 전자부품의 정면도이다.
도 7은 본 발명의 제2 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 8은 도 1의 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 9는 도 8의 복합 전자 부품이 회로 기판에 실장된 모습을 길이 방향으로 절단하여 도시한 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
복합 전자 부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 제1 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 2는 도 1의 복합 전자 부품의 상부 평면도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 복합 전자부품에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 커패시터의 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
한편, 본 발명의 일 실시형태에서, 복합 전자부품은 서로 대향하는 상면 및 하면과 상기 상하면을 연결하는 길이 방향 제1 측면, 제2 측면, 폭 방향 제3 측면 및 제4 측면을 가질 수 있다. 상기 복합 전자부품의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
또한, 상기 복합 전자부품의 길이 방향 제1 측면, 제2 측면, 폭 방향 제3 측면 및 제4 측면은 후술하는 바와 같이, 적층 세라믹 커패시터 및 세라믹 칩의 길이 방향 제1 측면, 제2 측면, 폭 방향 제3 측면 및 제4 측면과 동일한 방향의 면으로 정의하도록 한다.
한편, 상기 복합 전자부품은 적층 세라믹 커패시터와 세라믹 칩이 결합된 형태로서, 적층 세라믹 커패시터 하부에 세라믹 칩이 결합되어 있는 경우 상기 복합 전자부품의 상면은 상기 적층 세라믹 커패시터의 상면으로 정의되며, 상기 복합 전자부품의 하면은 상기 세라믹 칩의 하면으로 정의될 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시형태에 따른 복합 전자부품은 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 제1 세라믹 바디(110)와 상기 제1 세라믹 바디(110)의 양 단부에 배치된 제1 및 제2 외부전극(131, 132)을 포함하는 적층 세라믹 커패시터(100)와 상기 적층 세라믹 커패시터(100)의 하부에 배치되며, 제2 세라믹 바디(210)와 상기 제2 세라믹 바디(210)의 양 단부에 배치되되, 상기 제1 및 제2 외부전극(131, 132)과 접속된 제1 및 제2 단자 전극(211, 212)을 포함하는 세라믹 칩(200)이 결합된 복합체(300)를 포함한다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 단자 전극(211, 212)이 배치된 제2 세라믹 바디(210)의 제1 영역(210a)의 폭(W1)은 제2 세라믹 바디(210)의 나머지 제2 영역(210b)의 폭(W2)보다 큰 복합 전자부품을 제공한다.
상기 제2 세라믹 바디(210)의 제1 영역(210a)은 상기 세라믹 칩(200)을 구성하는 제2 세라믹 바디(210)에 있어서, 제1 및 제2 단자 전극(211, 212)이 배치된 영역으로 정의하며, 제2 세라믹 바디(210)의 나머지 제2 영역(210b)은 제1 및 제2 단자 전극(211, 212)이 배치되지 않은 제2 세라믹 바디(210)의 중앙부 영역으로 정의한다.
또한, 상기 제2 세라믹 바디(210)의 나머지 제2 영역(210b)은 적층 세라믹 커패시터(100)를 구성하는 제1 세라믹 바디(110)에 있어서, 제1 및 제2 외부전극(131, 132)이 배치되지 않은 중앙부 영역에 대응되는 영역일 수 있다.
한편, 제1 및 제2 단자 전극(211, 212)이 배치된 상기 제2 세라믹 바디(210)의 제1 영역(210a)의 폭(W1)은 상기 제1 세라믹 바디(110)의 폭과 동일하거나 거의 동일할 수 있으며, 따라서 이하에서는 상기 제1 세라믹 바디(110)의 폭도 W1으로 표시하기로 한다.
본 발명의 제1 실시형태에 따르면, 상기 제1 및 제2 단자 전극(211, 212)이 배치된 제2 세라믹 바디(210)의 제1 영역(210a)의 폭(W1)은 제2 세라믹 바디(210)의 나머지 제2 영역(210b)의 폭(W2)보다 크기 때문에, 상기 세라믹 칩(200)은 제1 및 제2 단자 전극(211, 212)이 배치되지 않은 길이 방향 중앙부 영역에서 폭 방향으로 절개된 형상을 가진다.
또한, 상기 제2 세라믹 바디의 제2 영역(210b)의 폭(W2)은 대응되는 제1 세라믹 바디(110)의 폭보다 작을 수 있다.
상술한 바와 같이, 제1 및 제2 단자 전극(211, 212)이 배치된 상기 제2 세라믹 바디(210)의 제1 영역(210a)의 폭(W1)이 상기 제1 세라믹 바디(110)의 폭과 거의 동일하기 때문에, 상기 제2 세라믹 바디의 제2 영역(210b)의 폭(W2)은 제1 세라믹 바디(110)의 폭보다 작을 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 세라믹 칩(200)은 길이 방향 양 단부에서 내부로 절개된 절개부(250)가 더 배치될 수 있다.
상기 절개부(250)는 제1 및 제2 단자 전극(211, 212)이 배치된 상기 제2 세라믹 바디(210)의 제1 영역(210a)의 길이 방향 양 단부에서 내부로 절개된 형태이며, 상기 제2 세라믹 바디(210)의 폭 방향 중앙부 영역에서 소정의 크기로 형성될 수 있다.
종래 어쿠스틱 노이즈(acoustic noise) 저감을 위하여 적층 세라믹 커패시터의 하면에 기판을 사용하는 복합 전자부품에 대한 연구가 있었다.
그러나, 기판의 두께를 크게 할 경우 어쿠스틱 노이즈(acoustic noise) 저감 효과는 높아질 수 있으나, 전기적 특성이 저하되는 부효과가 발생할 수 있으므로, 기판 두께는 최소로 하되 효율적으로 어쿠스틱 노이즈를 저감할 수 있는 연구가 필요하였다.
본 발명의 일 실시형태에서는, 어쿠스틱 노이즈를 저감하기 위하여 적층 세라믹 커패시터(100)의 하부에 세라믹 칩(200)을 배치하되, 상기 제2 세라믹 바디의 제2 영역(210b)의 폭(W2)이 대응되는 제1 세라믹 바디(110)의 폭보다 작고, 상기 세라믹 칩(200)은 상기 제2 세라믹 바디(210)의 제1 영역(210a)의 길이 방향 양 단부에서 내부로 절개된 절개부(250)를 가짐으로써, 종래 적층 세라믹 커패시터의 하면에 기판을 사용하는 복합 전자부품 대비 어쿠스틱 노이즈 저감 효과가 보다 우수하다.
특히, 상기 제1 세라믹 바디(110)와 결합하는 제2 세라믹 바디(210)의 길이 방향 중앙부 영역이 절개된 형태로서, 길이 방향 양 단부에 제2 세라믹 바디(210)의 폭 방향 중앙부 영역에 절개부(250)가 더 배치됨으로써, 두께 방향으로 단차가 형성될 수 있어, 어쿠스틱 노이즈 저감 효과가 우수할 수 있다.
즉, 적층 세라믹 커패시터(100)와 세라믹 칩(200) 사이에 소위 솔더 포켓으로 정의될 수 있는 공간을 형성하기 위하여 단차를 형성하며, 이러한 솔더 포켓 혹은 단차는 적층 세라믹 커패시터(100)의 두께 방향으로 솔더가 형성되지 못하게 차단할 수 있어, 솔더에 의한 기판으로의 진동 전달을 최소화할 수 있다.
구체적으로, 도 2를 참조하면, 상기 세라믹 칩(200)에 있어서, 제2 세라믹 바디(210)의 제2 영역(210b)의 폭(W2)이 대응되는 제1 세라믹 바디(110)의 폭보다 작으며, 상기 제2 세라믹 바디(210)의 제1 영역(210a)의 길이 방향 양 단부에서 내부로 절개된 절개부(250)를 가짐으로써, 솔더 포켓으로 정의될 수 있는 공간이 생기게 된다.
이 경우, 본 발명의 제1 실시형태에 따른 복합 전자부품을 기판에 실장하고 솔더를 도포할 경우, 솔더의 대부분은 상기 솔더 포켓에 충진되면서, 솔더의 잔여량이 상기 적층 세라믹 커패시터(100)의 제1 및 제2 외부전극(131, 132)의 하면 및 세라믹 칩(200)의 제1 및 제2 단자 전극(211, 212)의 측면에 도포된다.
상기 적층 세라믹 커패시터(100)의 제1 및 제2 외부전극(131, 132)의 하면 및 세라믹 칩(200)의 제1 및 제2 단자 전극(211, 212)의 측면에 도포되는 솔더의 양은 종래의 구조 대비 소량이기 때문에, 솔더에 의한 기판으로의 진동 전달을 최소화할 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 적층 세라믹 커패시터(100)의 하부에 세라믹 칩(200)이 결합하여 배치된다.
상기 세라믹 칩(200)은 벌크(Bulk) 형태의 세라믹으로 제작된 제2 세라믹 바디(210)의 양 단부에 상기 제1 및 제2 외부전극(131, 132)과 접속된 제1 및 제2 단자 전극(211, 212)이 배치된 형상을 갖는다.
일반적으로, 적층 세라믹 커패시터의 진동이 인쇄회로기판에 전달되는 것을 최소화하기 위하여 적층 세라믹 커패시터와 기판 사이에 중간 매개체를 삽입하는 시도가 있었다.
그러나, 상기 중간 매개체는 일반적으로 기판 제작에 사용되는 수지로서, 탄성을 가지는 재료로 제작되기 때문에 적층 세라믹 커패시터의 진동을 중간 매개체가 갖는 탄성으로 흡수하는 작용을 한다.
반면, 본 발명의 제1 실시형태에 따르면, 상기 세라믹 칩(200)의 제2 세라믹 바디(210)는 탄성 변형을 하지 않는 단단한 재질의 세라믹만으로 제작되기 때문에 인쇄회로기판과 적층 세라믹 커패시터(100)를 상기 세라믹 칩(200)으로 이격시키며, 이로 인하여 적층 세라믹 커패시터(100)로부터 발생한 진동 자체의 전달을 차단할 수 있다.
상기 세라믹은 알루미나(Al2O3)를 포함할 수 있다.
상기 제2 세라믹 바디(210)를 알루미나(Al2O3)로 제작함으로써, 상기 적층 세라믹 커패시터(100)로부터 발생한 진동 자체의 전달을 억제할 수 있다.
상기 제1 및 제2 단자 전극(211, 212)은 내측의 제1 및 제2 도전성 수지층과 외측의 제1 및 제2 도금층의 이중층 구조를 가질 수 있다.
본 발명의 제1 실시형태에 따르면, 상기와 같이 제1 및 제2 단자 전극(211, 212)이 내측의 제1 및 제2 도전성 수지층과 외측의 제1 및 제2 도금층의 이중층 구조를 가질 경우, 외부에서 기계적 응력이 가해졌을 경우, 세라믹 칩(200)과 세라믹 칩(200)의 단자 전극(211, 212)으로 이용된 도전성 수지층에 의해 적층 세라믹 커패시터(100)로의 응력 전달을 억제함으로써, 적층 세라믹 커패시터의 크랙에 의한 손상을 방지할 수 있다.
상기 제1 및 제2 도전성 수지층은 도전성 금속과 열경화성 수지를 포함할 수 있으며, 이에 제한되는 것은 아니나 예를 들어 은(Ag)과 에폭시 수지를 포함할 수 있다.
상기 제1 및 제2 단자 전극(211, 212)은 상기 제2 세라믹 바디(210)의 길이 방향 양측 단부 전체에 배치될 수 있다.
상기 제1 및 제2 단자 전극(211, 212)이 상기 제2 세라믹 바디(210)의 길이 방향 양측 단부 전체에 배치됨으로써, 적층 세라믹 커패시터의 외부전극(131, 132)과의 고착력을 향상시킬 수 있다.
도 3은 도 1의 복합 전자 부품을 적층 세라믹 커패시터와 세라믹 칩으로 분리하여 도시한 분해 사시도이다.
본 실시형태에서, 상기 복합체(300)는 상기 적층 세라믹 커패시터(100)와 세라믹 칩(200)이 결합되어 형성될 수 있으며, 상기 복합체(300)의 형성 방법은 특별히 제한되지 않는다.
예를 들면, 도 3에서와 같이 상기 복합체(300)의 형성은 별도로 제작된 상기 적층 세라믹 커패시터(100)와 세라믹 칩(200)을 고융점 솔더 또는 도전성 접착제(213) 등으로 결합시킬 수 있다.
상기 도전성 접착제(213)는 전도성 금속과 에폭시 수지를 포함하는 페이스트 형태일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 적층 세라믹 커패시터(100)와 세라믹 칩(200)을 고융점 솔더 또는 도전성 접착제(213) 등으로 결합시킬 경우, 상기 도전성 접착제(213)는 상기 제1 외부전극(131)과 제2 외부전극(132)의 하면에 도포되어 상기 세라믹 칩(200)의 제1 및 제2 단자 전극(211, 212)과 접합된다.
상기 고융점 솔더 또는 도전성 접착제(213)는 상기 제1 외부전극(131)과 제2 외부전극(132)의 하면에 도포되어 상기 적층 세라믹 커패시터(100)의 하면에서 상기 세라믹 칩(200)과 고정이 되며, 이로 인하여 상기 제1 세라믹 바디(110)의 길이-폭 면(LW 면)의 진동만이 상기 세라믹 칩(200)에 전달되도록 한다.
이로 인하여, 적층 세라믹 커패시터에서 발생하는 응력 및 진동이 세라믹 칩에 전달되는 것을 최소화함으로써, 어쿠스틱 노이즈가 저감될 수 있다.
도 4는 도 1의 복합 전자 부품의 다른 실시 형태로서 적층 세라믹 커패시터와 세라믹 칩으로 분리하여 도시한 분해 사시도이다.
도 4를 참조하면, 복합 전자 부품의 다른 실시 형태로서 상기 적층 세라믹 커패시터(100)와 세라믹 칩(200)을 결합하는 방법으로서, 상기 적층 세라믹 커패시터의 제1 세라믹 바디(110)의 하면과 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 상면 사이에 도포된 절연성 접착제(214)에 의해 수행될 수 있다.
상기 절연성 접착제(214)가 상기 제1 세라믹 바디(110)의 하면과 상기 세라믹 칩(200)의 제2 세라믹 바디(210)의 상면 사이에 도포의 의미는 상기 제1 세라믹 바디(110)의 하면과 상기 제2 세라믹 바디(210)의 상면에서 제1 및 제2 외부전극과 제1 및 제2 단자 전극이 배치되지 않은 세라믹 부분에 도포되는 것을 의미한다.
상기 절연성 접착제(214)는 특별히 제한되는 것은 아니나, 예를 들어 에폭시 수지일 수 있다.
이하에서는 상기 복합체(300)를 구성하는 적층 세라믹 커패시터(100)와 세라믹 칩(200)에 대하여 구체적으로 설명하도록 한다.
도 5는 도 1의 복합 전자 부품 중 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 5를 참조하면, 상기 적층 세라믹 커패시터(100)를 구성하는 상기 제1 세라믹 바디(110)는 복수의 유전체층(111)이 적층됨으로써 형성되며, 상기 제1 세라믹 바디(110)의 내에는 복수의 내부 전극들(121, 122: 순차적으로 제1 및 제2 내부 전극)이 유전체층을 사이에 두고 서로 분리되어 배치될 수 있다.
상기 제1 세라믹 바디(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
즉, 상기 제1 세라믹 바디(110)를 구성하는 유전체층(111)은 강유전체 재료를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
한편, 본 발명의 제1 실시형태에 따르면, 상기 내부전극은 상기 복합체(300)의 길이 방향 제1 측면으로 노출된 제1 내부전극(121)과 길이 방향 제2 측면으로 노출된 제2 내부전극(122)을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 제1 및 제2 내부전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
상기 유전체층(111)을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 제1 및 제2 내부 전극(121, 122)을 인쇄할 수 있다.
내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 바디를 형성할 수 있다.
상기 복수의 제1 및 제2 내부 전극(121, 122)은 상기 제1 세라믹 바디(110)의 상면 및 하면에 수직으로 배치될 수 있다.
즉, 상기 제1 및 제2 내부 전극(121, 122)은 상기 복합체(300)를 인쇄회로기판에 실장시 실장면에 대하여 수직으로 적층될 수 있다.
일반적으로 적층 세라믹 커패시터에 전압이 인가된 경우 유전체 층의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 바디는 길이, 폭 및 두께 방향으로 팽창과 수축을 반복하게 된다.
즉, 세라믹 바디의 길이-폭 면(LW 면)과 폭-두께 면(WT 면) 및 길이-두께 면(LT 면)의 변위량을 LDV(Laser Doppler Vibrometer)에 의해 실측할 경우 LW 면 〉WT 면 〉LT 면의 순서로 변위량이 나타난다.
WT 면 대비 LT 면의 변위량은 약 42% 수준으로 WT 면의 변위량보다 적게 나타난다. 이는 LT 면과 WT 면에 동일한 크기의 응력이 발생하게 되나, 특히 LT 면은 WT 면보다 상대적으로 넓은 면적을 가지게 되므로 넓은 면적에 걸쳐 유사 크기의 응력이 분포하게 되어 상대적으로 작은 변형이 발생하는 것으로 추측할 수 있다.
이를 통해, 일반 적층 세라믹 커패시터에서는 LT 면에서의 변위량이 가장 적음을 알 수 있다.
즉, 본 발명의 제1 실시형태에 따르면 상기 제1 및 제2 내부 전극(121, 122)을 상기 제1 세라믹 바디(110)의 상면 및 하면에 수직으로 적층함으로써, 상기 복합체(300)를 인쇄회로기판에 실장시 상기 제1 및 제2 내부 전극(121, 122)이 실장면에 대하여 수직으로 배치되어 세라믹 칩(200)과 접촉되는 면의 진동량을 최소화시킬 수 있다.
다만, 상기 제1 및 제2 내부 전극(121, 122)이 상기 제1 세라믹 바디(110)의 상면 및 하면에 수직으로 적층되는 형태로 한정되는 것은 아니며, 상기 제1 및 제2 내부 전극(121, 122)은 상기 제1 세라믹 바디(110)의 상면 및 하면에 수평으로 적층되는 형태일 수도 있다.
한편, 상기 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 제1 및 제2 외부 전극(131, 132) 상에는 니켈/주석(Ni/Sn) 도금층이 더 배치될 수 있다.
도 6은 본 발명의 제1 실시 형태에 따른 복합 전자부품의 정면도이다.
도 6을 참조하면, 본 발명의 제1 실시 형태에 따른 복합 전자부품에 있어서, 상기 세라믹 칩(200)의 길이는 상기 적층 세라믹 커패시터(100)의 길이보다 짧다.
상기 세라믹 칩(200)의 길이는 상기 적층 세라믹 커패시터(100)의 길이의 0.6 배 이상일 수 있으며, 최대 길이는 상기 적층 세라믹 커패시터(100)의 길이와 동일할 수 있다.
상기 세라믹 칩(200)의 길이가 상기 적층 세라믹 커패시터(100)의 길이보다 짧기 때문에, 상기 복합 전자부품을 인쇄회로기판에 실장시 솔더가 상기 적층 세라믹 커패시터(100)의 길이 방향에서는 제1 및 제2 외부전극(131, 132)의 하면까지만 도포되며, 상기 적층 세라믹 커패시터(100)로까지 연결되지 못하도록 차단하는 역할을 할 수 있다.
이로 인하여, 상기 솔더에 의한 기판으로의 진동 전달 감소 효과가 보다 우수할 수 있다.
도 7은 본 발명의 제2 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 7을 참조하면, 본 발명의 제2 실시 형태에 따른 복합 전자부품은 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 제1 세라믹 바디(110)와 상기 제1 세라믹 바디(110)의 양 단부에 배치된 제1 및 제2 외부전극(131, 132)을 포함하는 적층 세라믹 커패시터(100) 및 상기 적층 세라믹 커패시터(100)의 하부에 배치되며, 제2 세라믹 바디(210')와 상기 제2 세라믹 바디(210')의 양 단부에 배치되되, 상기 제1 및 제2 외부전극(131, 132)과 접속된 제1 및 제2 단자 전극(211', 212')을 포함하는 세라믹 칩(200')이 결합된 복합체(300')를 포함하며, 상기 세라믹 칩(200')은 길이 방향 양 단부에서 내부로 절개된 절개부(250)가 더 배치되며, 상기 제1 및 제2 단자 전극(211', 212')은 상기 제2 세라믹 바디(210')의 길이 방향 양측 단부 전체에 배치된다.
본 발명의 제2 실시 형태에 따르면, 상기 제2 세라믹 바디(210')의 폭은 전체적으로 일정한 반면, 길이 방향 양 단부에서 내부로 절개된 절개부(250)가 더 배치된 형태를 갖는다.
상기 제2 세라믹 바디(210')의 길이 방향 양 단부에서 내부로 절개된 절개부(250)가 배치됨으로써, 솔더 포켓으로 정의될 수 있는 공간이 생기게 된다.
이 경우, 본 발명의 제2 실시형태에 따른 복합 전자부품을 기판에 실장하고 솔더를 도포할 경우, 솔더의 대부분은 상기 솔더 포켓에 충진되면서, 솔더의 잔여량이 상기 적층 세라믹 커패시터(100)의 제1 및 제2 외부전극(131, 132)의 하면 및 세라믹 칩(200')의 제1 및 제2 단자 전극(211', 212')의 측면에 도포된다.
상기 적층 세라믹 커패시터(100)의 제1 및 제2 외부전극(131, 132)의 하면 및 세라믹 칩(200')의 제1 및 제2 단자 전극(211', 212')의 측면에 도포되는 솔더의 양은 종래의 구조 대비 소량이기 때문에, 솔더에 의한 기판으로의 진동 전달을 최소화할 수 있다.
또한, 상기 제1 및 제2 단자 전극(211', 212')은 상기 제2 세라믹 바디(210')의 길이 방향 양측 단부 전체에 배치됨으로써, 적층 세라믹 커패시터(100)의 외부전극(131, 132)과의 고착력을 향상시킬 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 복합 전자 부품의 제작 공정에 대하여 설명하도록 하지만, 이에 한정되는 것은 아니다.
본 발명의 복합 전자 부품에 포함되는 세라믹 칩(200)은 먼저 벌크(Bulk) 형태의 세라믹으로 제작된 제2 세라믹 바디(210)를 마련한다.
상기 세라믹은 알루미나(Al2O3)를 포함할 수 있다.
상기 제2 세라믹 바디(210)는 단자 전극이 형성되는 영역인 제1 영역의 폭이 단자 전극이 형성되지 않는 중앙부 영역인 제2 영역의 폭보다 크도록 제2 영역에 폭 방향으로 절개한 형태를 가질 수 있다.
이로 인하여, 상기 제2 세라믹 바디(210)의 형상은 H 자 형태를 가질 수 있다.
이에 더하여, 단자 전극이 형성되는 제2 세라믹 바디(210)의 길이 방향 양측 단부에 절개부(250)를 더 형성할 수도 있다.
상기 절개부(250)는 제2 세라믹 바디(210)의 폭 방향 중앙부에 소정의 크기로 형성될 수 있으며, 반드시 이에 제한되는 것은 아니다.
상기와 같은 형상으로 인하여 제2 세라믹 바디(210)는 폭 방향 및 길이 방향에 소위 솔더 포켓으로 정의될 수 있는 공간이 형성될 수 있다.
다른 실시형태에 따르면, 폭이 일정한 형태의 제2 세라믹 바디(210')의 길이 방향 양측 단부에 절개부를 형성할 수 있다.
이로 인하여, 상기 제2 세라믹 바디(210')의 형상은 I 자 형태를 가질 수 있다.
본 실시 형태에 따를 경우, I자 형상의 본연의 구조적 형태로 인해 길이 방향 양측 단부에 솔더 포켓이 형성될 수 있다.
다음으로, 상기 제2 세라믹 바디(210)의 양 단부에 단자 전극(211, 212)을 형성하여 세라믹 칩(200)을 제작하고, 기 제작된 적층 세라믹 커패시터(100)와 상하로 접합한다.
상기 세라믹 칩(200)과 적층 세라믹 커패시터(100)를 결합하는 방법은 다양하며, 특별히 제한되지 않는다.
그 결합 방법으로서 하나의 예는 단자 전극이 형성되지 않은 제2 세라믹 바디의 중앙부 영역에 에폭시 수지 등의 절연성 접착제를 도포하여, 외부전극이 형성되지 않은 제1 세라믹 바디(110)의 영역과 결합하며, 다음으로 전도성 페이스트를 도포하고 이후 도금 공정을 거쳐 단자 전극이 형성된 세라믹 칩과 적층 세라믹 커패시터 복합체를 형성할 수 있다.
다른 예로서는, 단자 전극이 형성된 세라믹 칩(200)의 단자 전극 영역에 고융점 솔더 혹은 도전성 접착제를 도포하여 적층 세라믹 커패시터(100)의 제1 및 제2 외부전극(131, 132)과 접하면서 세라믹 칩(200)과 적층 세라믹 커패시터(100)를 결합할 수 있다.
복합 전자부품의 실장 기판
도 8은 도 1의 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 9는 도 8의 복합 전자 부품이 회로 기판에 실장된 모습을 길이 방향으로 절단하여 도시한 단면도이다.
도 8 및 도 9를 참조하면, 본 실시 형태에 따른 복합 전자부품의 실장 기판(400)은 복합 전자부품이 실장되는 인쇄회로기판(410)과, 인쇄회로기판(410)의 상면에 형성된 2개의 전극 패드(421, 422)를 포함한다.
상기 전극 패드(421, 422)는 상기 복합 전자부품 중 상기 세라믹 칩(200)의 제1 및 제2 단자 전극(211, 212)와 각각 연결되는 제1 및 제2 전극 패드(421, 422)로 이루어질 수 있다.
이때, 상기 세라믹 칩(200)의 제1 및 제2 단자 전극(211, 212)는 각각 제1 및 제2 전극 패드(421, 422) 위에 접촉되게 위치한 상태에서 솔더(430)에 의해 인쇄회로기판(410)과 전기적으로 연결될 수 있다.
위와 같이 복합 전자부품이 인쇄회로기판(410)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
즉, 상기 복합 전자부품이 인쇄회로기판(410)에 실장된 상태에서 복합 전자부품 중 적층 세라믹 커패시터(100)의 길이 방향 양 측면에 배치된 제1 외부전극(131) 및 제2 외부전극(132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 바디는 두께 방향으로 팽창과 수축을 하게 되고, 제1 외부전극(131) 및 제2 외부전극(132)의 양 측면부는 포아송 효과(Poisson effect)에 의해 제1 세라믹 바디의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다.
여기서, 본 발명의 일 실시형태에 따른 복합 전자부품에 있어서 제1 및 제2 단자 전극(211, 212)이 배치된 제2 세라믹 바디(210)의 제1 영역(210a)의 폭은 제2 세라믹 바디(210)의 나머지 제2 영역(210b)의 폭보다 크고, 상기 제2 세라믹 바디(210)의 제2 영역(210b)의 폭은 대응되는 제1 세라믹 바디(110)의 폭보다 작게 제작함으로써, 복합 전자부품을 인쇄회로기판 위에 실장시 솔더의 양이 많더라도 솔더가 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)을 타고 올라가는 것이 방지되어, 적층 세라믹 커패시터(100)에서 제1 및 제2 외부 전극(131, 132)을 통해 회로 기판으로 압전 응력이 직접 전달되는 것을 차단하므로 어쿠스틱 노이즈의 저감 효과를 향상시킬 수 있다.
즉, 상기 복합 전자부품을 기판에 실장시 커패시터의 역압전성에 의한 커패시터의 진동이 기판에 전달되는 것을 감소시켜 어쿠스틱 노이즈(acoustic noise)를 감소시킬 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 ; 적층 세라믹 커패시터
200, 200' ; 세라믹 칩
110 ; 제1 세라믹 바디 210, 210' ; 제2 세라믹 바디
210a ; 제2 세라믹 바디의 제1 영역
210b ; 제2 세라믹 바디의 제2 영역
250 ; 절개부
300, 300' ; 복합체 111 ; 유전체층
121, 122 ; 제1 및 제2 내부전극
131, 132 ; 제1 및 제2 외부전극
211, 211' 212, 212' ; 제1 및 제2 단자 전극
213 ; 도전성 접착제 214 ; 절연성 접착제
400 ; 실장 기판 410 ; 인쇄회로기판
421, 422 ; 제1 및 제2 전극패드
430 ; 솔더
200, 200' ; 세라믹 칩
110 ; 제1 세라믹 바디 210, 210' ; 제2 세라믹 바디
210a ; 제2 세라믹 바디의 제1 영역
210b ; 제2 세라믹 바디의 제2 영역
250 ; 절개부
300, 300' ; 복합체 111 ; 유전체층
121, 122 ; 제1 및 제2 내부전극
131, 132 ; 제1 및 제2 외부전극
211, 211' 212, 212' ; 제1 및 제2 단자 전극
213 ; 도전성 접착제 214 ; 절연성 접착제
400 ; 실장 기판 410 ; 인쇄회로기판
421, 422 ; 제1 및 제2 전극패드
430 ; 솔더
Claims (15)
- 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 제1 세라믹 바디와 상기 제1 세라믹 바디의 양 단부에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터;
상기 적층 세라믹 커패시터의 하부에 배치되며, 알루미나(Al2O3)를 포함하는 제2 세라믹 바디와, 상기 제2 세라믹 바디의 양 단부에 배치되는 제1 및 제2 단자 전극을 포함하는 세라믹 칩;
상기 제1 및 제2 외부전극과 상기 제1 및 제2 단자 전극이 접속되도록 상기 제1 및 제2 외부전극과 상기 제1 및 제2 단자 전극 사이에 배치되는 도전성 접착제; 및
상기 제1 세라믹 바디와 상기 제2 세라믹 바디를 결합하도록 상기 제1 세라믹 바디와 상기 제2 세라믹 바디 사이에 배치되는 절연성 접착제;가 결합된 복합체를 포함하며,
상기 제2 세라믹 바디는, 상기 제1 및 제2 단자 전극이 배치된 제1 영역과, 상기 제1 및 제2 단자 전극 사이의 제2 영역을 가지고,
상기 제2 세라믹 바디의 상기 제1 영역의 폭은 상기 제2 세라믹 바디의 상기 제2 영역의 폭보다 크고,
상기 세라믹 칩의 길이는 상기 적층 세라믹 커패시터의 길이보다 짧은 복합 전자부품.
- 삭제
- 제1항에 있어서,
상기 제2 세라믹 바디의 상기 제2 영역의 폭은 대응되는 상기 제1 세라믹 바디의 폭보다 작은 복합 전자부품.
- 제1항에 있어서,
상기 세라믹 칩은 길이 방향 양 단부에서 내부로 절개된 절개부가 더 배치된 복합 전자부품.
- 제1항에 있어서,
상기 내부전극은 상기 복합체의 실장면에 대하여 수직 또는 수평으로 적층된 복합 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 단자 전극은 상기 제2 세라믹 바디의 길이 방향 양측 단부 전체에 배치된 복합 전자부품.
- 삭제
- 제1항에 있어서,
상기 세라믹 칩의 길이는 상기 적층 세라믹 커패시터의 길이의 0.6 배 이상인 복합 전자부품.
- 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 제1 세라믹 바디와 상기 제1 세라믹 바디의 양 단부에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터;
상기 적층 세라믹 커패시터의 하부에 배치되며, 알루미나(Al2O3)를 포함하는 제2 세라믹 바디와, 상기 제2 세라믹 바디의 양 단부에 배치되는 제1 및 제2 단자 전극을 포함하는 세라믹 칩;
상기 제1 및 제2 외부전극과 상기 제1 및 제2 단자 전극이 접속되도록 상기 제1 및 제2 외부전극과 상기 제1 및 제2 단자 전극 사이에 배치되는 도전성 접착제; 및
상기 제1 세라믹 바디와 상기 제2 세라믹 바디를 결합하도록 상기 제1 세라믹 바디와 상기 제2 세라믹 바디 사이에 배치되는 절연성 접착제;가 결합된 복합체를 포함하며,
상기 세라믹 칩은 길이 방향 양 단부에서 내부로 절개된 절개부가 더 배치되며, 상기 제1 및 제2 단자 전극은 상기 제2 세라믹 바디의 길이 방향 양측 단부 전체에 배치되고,
상기 절개부의 모든 영역은 상기 적층 세라믹 커패시터와 상하방향으로 오버랩되는 복합 전자부품.
- 제9항에 있어서,
상기 내부전극은 상기 복합체의 실장면에 대하여 수직 또는 수평으로 적층된 복합 전자부품.
- 제9항에 있어서,
상기 제2 세라믹 바디는
상기 제1 및 제2 단자 전극이 배치된 제1 영역과, 상기 제1 및 제2 단자 전극 사이의 제2 영역을 가지고,
상기 제2 세라믹 바디의 상기 제1 영역의 폭은 상기 제2 세라믹 바디의 상기 제2 영역의 폭보다 큰 복합 전자부품.
- 제9항에 있어서,
상기 세라믹 칩의 길이는 상기 적층 세라믹 커패시터의 길이보다 짧은 복합 전자부품.
- 제12항에 있어서,
상기 세라믹 칩의 길이는 상기 적층 세라믹 커패시터의 길이의 0.6 배 이상인 복합 전자부품.
- 상부에 복수개의 전극 패드를 갖는 인쇄회로기판;
상기 인쇄회로기판 위에 설치된 상기 제1항, 제3항 내지 제6항 및 제8항 내지 제13항 중 어느 한 항에 따른 복합 전자부품; 및
상기 전극 패드와 상기 복합 전자부품을 연결하는 솔더;를 포함하는 복합 전자부품의 실장 기판.
- 삭제
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| Date | Code | Title | Description |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |