KR20210075670A - 적층형 커패시터 - Google Patents

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KR20210075670A
KR20210075670A KR1020190167024A KR20190167024A KR20210075670A KR 20210075670 A KR20210075670 A KR 20210075670A KR 1020190167024 A KR1020190167024 A KR 1020190167024A KR 20190167024 A KR20190167024 A KR 20190167024A KR 20210075670 A KR20210075670 A KR 20210075670A
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capacitor
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capacitor body
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이상종
장수봉
윤희수
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삼성전기주식회사
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Abstract

본 발명은, 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 제1 및 제2 면을 연결하는 제1 방향으로 번갈아 적층되는 제1 및 제2 유전체층과 제3 면을 통해 노출되는 복수의 제1 내부 전극과 제4 면을 통해 노출되는 복수의 제2 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고, 하나의 제1 유전체층에 제1 및 제2 내부 전극이 서로 이격되게 배치되고, 하나의 제2 유전체층에 제1 및 제2 내부 전극이 서로 이격되게 배치되되, 제1 방향으로 상기 제1 유전체층의 제1 내부 전극과 상기 제2 유전체층의 제2 내부 전극이 서로 오버랩 되고, 제1 방향으로 상기 제1 유전체층의 제2 내부 전극과 상기 제2 유전체층의 제1 내부 전극이 서로 오버랩 되도록, 상기 제1 및 제2 유전체층이 제1 방향으로 번갈아 적층되는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
최근 스마트 폰의 두께가 얇아짐에 따라, 전자 부품의 경량화, 집적화 및 박형화가 급속히 진행되고 있으며, 전자 기기에 적용되는 수동 소자는 능동 소자보다 더 많은 수를 차지하고 있다.
이러한 수동 소자들 중에 특히 적층형 커패시터가 많은 관심을 받고 있는데, 그 이유는 적층형 커패시터가 다른 수동 소자들에 비해 회로 상에서 수적으로 우세하고 동시에 마이크로 일렉트로닉스의 발전으로 인하여 큰 정전 용량과 짧은 연결 길이를 갖는 디커플링 커패시터를 요구하고 있어, 전기 회로에서 그 중요성이 증가하고 있기 때문이다.
또한, 이러한 적층형 커패시터는 동일 정전 용량에서 고효율을 위해 낮은 ESR(Equivalent Series Resistance, 등가직렬저항)과 전원 전류의 리플을 최소화 하기 위해 낮은 ESL(Equivalent Serial Inductance: 등가 직렬 인덕턴스)이 요구되고 있다.
국내공개특허 제2009-0117686호 국내공개특허 제2015-0121479호
본 발명의 목적은 낮은 ESR과 낮은 ESL을 갖는 적층형 커패시터를 제공하는데 있다.
본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 제1 및 제2 면을 연결하는 제1 방향으로 번갈아 적층되는 제1 및 제2 유전체층과 제3 면을 통해 노출되는 복수의 제1 내부 전극과 제4 면을 통해 노출되는 복수의 제2 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고, 하나의 제1 유전체층에 제1 및 제2 내부 전극이 서로 이격되게 배치되고, 하나의 제2 유전체층에 제1 및 제2 내부 전극이 서로 이격되게 배치되되, 제1 방향으로 상기 제1 유전체층의 제1 내부 전극과 상기 제2 유전체층의 제2 내부 전극이 서로 오버랩 되고, 제1 방향으로 상기 제1 유전체층의 제2 내부 전극과 상기 제2 유전체층의 제1 내부 전극이 서로 오버랩 되도록, 상기 제1 및 제2 유전체층이 제1 방향으로 번갈아 적층되는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고 상기 제1-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 제1-2 내부 전극; 을 포함하고, 상기 제2 내부 전극은, 상기 제1 유전체층에 제2 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 제2-1 내부 전극과; 상기 제2 유전체층에 제2 방향으로 제1-2 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되고 상기 제2-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 제2-2 내부 전극; 을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은 제1 용량부와, 상기 제1 용량부에서 상기 커패시터 바디의 제3 면을 통해 노출되도록 연장되고 상기 제1 용량부 보다 제2 방향으로 넓게 형성되는 제1 리드부를 포함하고, 상기 제2 내부 전극은 상기 제1 용량부와 제1 방향으로 오버랩 되는 제2 용량부와, 상기 제2 용량부에서 상기 커패시터 바디의 제4 면을 통해 노출되도록 연장되고 상기 제2 용량부 보다 제2 방향으로 넓게 형성되는 제2 리드부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고, 상기 제1-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 복수의 제1-2 내부 전극; 을 포함하고, 상기 제2 내부 전극은, 상기 제1 유전체층에 제2 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 복수의 제2-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제4 면을 향해 노출되고, 상기 제2-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 제2-2 내부 전극; 을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1-1 내부 전극은, 제1-1 용량부와, 상기 제1-1 용량부에서 상기 커패시터 바디의 제3 면을 통해 노출되도록 연장되고 상기 제1-1 용량부 보다 제2 방향으로 넓게 형성되는 제1-1 리드부를 포함하고, 상기 제1-2 내부 전극은, 복수의 제1-2 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제3 면을 통해 노출되는 제1-2 리드부를 포함하고, 상기 제2-1 내부 전극은, 복수의 제1-2 용량부와 제1 방향으로 오버랩 되는 복수의 제2-1 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제4 면을 통해 노출되는 제2-1 리드부를 포함하고, 상기 제2-2 내부 전극은, 제1-1 용량부와 제1 방향으로 오버랩 되는 제2-2 용량부와, 상기 제2-2 용량부애서 상기 커패시터 바디의 제4 면을 통해 노출되도록 연장되고 상기 제2-2 용량부 보다 제2 방향으로 넓게 형성되는 제2-2 리드부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 복수의 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고, 상기 복수의 제1-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 복수의 제1-2 내부 전극; 을 포함하고, 상기 제2 내부 전극은, 상기 제1 유전체층에 제2 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 복수의 제2-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제4 면을 향해 노출되고, 상기 복수의 제2-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 복수의 제2-2 내부 전극; 을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1-1 내부 전극은, 복수의 제1-1 용량부와, 상기 복수의 제1-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제3 면을 통해 노출되는 제1-1 리드부를 포함하고, 상기 제1-2 내부 전극은, 복수의 제1-2 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제3 면을 통해 노출되는 제1-2 리드부를 포함하고, 상기 제2-1 내부 전극은, 복수의 제1-2 용량부와 제1 방향으로 오버랩 되는 복수의 제2-1 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제4 면을 통해 노출되는 제2-1 리드부를 포함하고, 상기 제2-2 내부 전극은, 복수의 제1-1 용량부와 제1 방향으로 오버랩 되는 복수의 제2-2 용량부와, 상기 복수의 제2-2 용량부의 단부를 연결하고 상기 커패시터 바디의 제4 면을 통해 노출되는 제2-2 리드부를 포함할 수 있다.
본 발명의 다른 측면은, 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 제5 및 제6 면을 연결하는 제2 방향으로 번갈아 적층되는 제1 및 제2 유전체층과 제3 면을 통해 노출되는 복수의 제1 내부 전극과 제4 면을 통해 노출되는 복수의 제2 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고, 하나의 제1 유전체층에 제1 및 제2 내부 전극이 서로 이격되게 배치되고, 하나의 제2 유전체층에 제1 및 제2 내부 전극이 서로 이격되게 배치되되, 제2 방향으로 상기 제1 유전체층의 제1 내부 전극과 상기 제2 유전체층의 제2 내부 전극이 서로 오버랩 되고, 제2 방향으로 상기 제1 유전체층의 제2 내부 전극과 상기 제2 유전체층의 제1 내부 전극이 서로 오버랩 되도록, 상기 제1 및 제2 유전체층이 제2 방향으로 번갈아 적층되는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고, 상기 제1-1 내부 전극과 제2 방향으로 오버랩 되지 않도록 배치되는 제1-2 내부 전극; 을 포함하고, 상기 제2 내부 전극은, 상기 제1 유전체층에 제1 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 제2-1 내부 전극과; 상기 제2 유전체층에 제1 방향으로 제1-2 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되고, 상기 제2-1 내부 전극과 제2 방향으로 오버랩 되지 않도록 배치되는 제2-2 내부 전극; 을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은 제1 용량부와, 상기 제1 용량부에서 상기 커패시터 바디의 제3 면을 통해 노출되도록 연장되고 상기 제1 용량부 보다 제1 방향으로 넓게 형성되는 제1 리드부를 포함하고, 상기 제2 내부 전극은 상기 제1 용량부와 제2 방향으로 오버랩 되는 제2 용량부와, 상기 제2 용량부에서 상기 커패시터 바디의 제4 면을 통해 노출되도록 연장되고 상기 제2 용량부 보다 제1 방향으로 넓게 형성되는 제2 리드부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고, 상기 제1-1 내부 전극과 제2 방향으로 오버랩 되지 않도록 배치되는 복수의 제1-2 내부 전극; 을 포함하고, 상기 제2 내부 전극은, 상기 제1 유전체층에 제2 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 복수의 제2-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제4 면을 향해 노출되고, 상기 제2-1 내부 전극과 제2 방향으로 오버랩 되지 않도록 배치되는 제2-2 내부 전극; 을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1-1 내부 전극은, 제1-1 용량부와, 상기 제1-1 용량부에서 상기 커패시터 바디의 제3 면을 통해 노출되도록 연장되고 상기 제1-1 용량부 보다 제1 방향으로 넓게 형성되는 제1-1 리드부를 포함하고, 상기 제1-2 내부 전극은, 복수의 제1-2 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제3 면을 통해 노출되는 제1-2 리드부를 포함하고, 상기 제2-1 내부 전극은, 복수의 제1-2 용량부와 제2 방향으로 오버랩 되는 복수의 제2-1 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제4 면을 통해 노출되는 제2-1 리드부를 포함하고, 상기 제2-2 내부 전극은, 제1-1 용량부와 제2 방향으로 오버랩 되는 제2-2 용량부와, 상기 제2-2 용량부애서 상기 커패시터 바디의 제4 면을 통해 노출되도록 연장되고 상기 제2-2 용량부 보다 제1 방향으로 넓게 형성되는 제2-2 리드부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 복수의 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고, 상기 복수의 제1-1 내부 전극과 제2 방향으로 오버랩 되지 않도록 배치되는 복수의 제1-2 내부 전극; 을 포함하고, 상기 제2 내부 전극은, 상기 제1 유전체층에 제1 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 복수의 제2-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제4 면을 향해 노출되고, 상기 복수의 제2-1 내부 전극과 제2 방향으로 오버랩 되지 않도록 배치되는 복수의 제2-2 내부 전극; 을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1-1 내부 전극은, 복수의 제1-1 용량부와, 상기 복수의 제1-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제3 면을 통해 노출되는 제1-1 리드부를 포함하고, 상기 제1-2 내부 전극은, 복수의 제1-2 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제3 면을 통해 노출되는 제1-2 리드부를 포함하고, 상기 제2-1 내부 전극은, 복수의 제1-2 용량부와 제2 방향으로 오버랩 되는 복수의 제2-1 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제4 면을 통해 노출되는 제2-1 리드부를 포함하고, 상기 제2-2 내부 전극은, 복수의 제1-1 용량부와 제2 방향으로 오버랩 되는 복수의 제2-2 용량부와, 상기 복수의 제2-2 용량부의 단부를 연결하고 상기 커패시터 바디의 제4 면을 통해 노출되는 제2-2 리드부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 외부 전극은 상기 커패시터 바디의 제3 면에 형성되는 제1 접속부와, 상기 제1 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제1 밴드부를 포함하고, 상기 제2 외부 전극은 상기 커패시터 바디의 제4 면에 형성되는 제2 접속부와, 상기 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제2 밴드부를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 내부 전극의 유효 면적을 제어하여, 적층형 커패시터가 고용량을 가지면서 ESR과 ESL이 저감되도록 할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2(a) 및 도 2(b)는 도 1의 적층형 커패시터의 제1 및 제2 유전체층과 제1 및 제2 내부 전극을 나타낸 평면도이다.
도 3은 도 1의 적층형 커패시터의 제1 및 제2 유전체층의 적층 구조를 나타낸 분리사시도이다.
도 4는 도 1의 적층형 커패시터의 제1 및 제2 유전체층의 적층 구조를 나타낸 투명사시도이다.
도 5(a) 및 도 5(b)는 도 2의 제1 및 제2 내부 전극의 변형 예를 나타낸 평면도이다.
도 6은 도 5(a) 및 도 5(b)의 제1 및 제2 유전체층의 적층 구조를 나타낸 분리사시도이다.
도 7(a) 및 도 7(b)는 본 발명의 적층형 커패시터의 제1 및 제2 내부 전극의 다른 실시 예를 나타낸 평면도이다.
도 8(a) 및 도 8(b)는 도 7(a) 및 도 7(b)의 제1 및 제2 내부 전극의 변형 예를 나타낸 평면도이다.
도 9(a) 및 도 9(b)는 본 발명의 적층형 커패시터의 제1 및 제2 내부 전극의 또 다른 실시 예를 나타낸 평면도이다.
도 10(a) 및 도 10(b)는 도 9(a) 및 도 9(b)의 제1 및 제2 내부 전극의 변형 예를 나타낸 평면도이다.
도 11(a) 및 도 11(b)는 본 발명의 적층형 커패시터의 제1 및 제2 내부 전극의 또 다른 실시 예를 나타낸 평면도이다.
도 12(a) 및 도 12(b)는 도 11(a) 및 도 11(b)의 제1 및 제2 내부 전극의 변형 예를 나타낸 평면도이다.
도 13은 본 발명의 다른 실시 예에 따른 적층형 커패시터의 제1 및 제2 유전체층의 적층 구조를 나타낸 투명사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2(a) 및 도 2(b)는 도 1의 적층형 커패시터의 제1 및 제2 유전체층과 제1 및 제2 내부 전극을 나타낸 평면도이고, 도 3은 도 1의 적층형 커패시터의 제1 및 제2 유전체층의 적층 구조를 나타낸 분리사시도이고, 도 4는 도 1의 적층형 커패시터의 제1 및 제2 유전체층의 적층 구조를 나타낸 투명사시도이다.
도 1 내지 도 4를 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 제1 및 제2 유전체층(111, 112)을 Z방향으로 번갈아 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 제1 및 제2 유전체층(111, 112) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 예에서는, 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 제5 및 제6 면(5, 6)으로 정의한다.
제1 및 제2 유전체층(111, 112)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 유전체층(111, 112)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버 영역을 포함할 수 있다.
상기 상부 및 하부 커버 영역은 내부 전극을 포함하지 않는 것을 제외하고는 제1 및 제2 유전체층(111, 112)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버 영역은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
그리고, 커패시터 바디(110)는, 복수의 제1 내부 전극과 복수의 제2 내부 전극을 포함한다.
제1 및 제2 내부 전극은 서로 다른 극성을 인가 받는 전극으로서, 제1 및 제2 유전체층(111)의 일면에 각각 형성되고, 제1 내부 전극의 일단은 커패시터 바디(110)의 제3 면(3)을 통해 노출되어 제1 외부 전극(131)과 접속되고, 제2 내부 전극의 일단은 커패시터 바디(100)의 제4 면(3, 4)을 통해 노출되어 제2 외부 전극(132)와 접속된다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 외부 전극(131, 132)의 표면을 각각 커버하도록 형성되는 도금층을 더 포함할 수 있다.
제1 외부 전극(131)은 커패시터 바디(110)의 제3 면(3)에 배치된다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극의 노출된 부분과 접속되는 부분이다.
제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
제2 외부 전극(132)은 커패시터 바디(110)의 제4 면(4)에 배치된다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극의 노출된 부분과 접속되는 부분이다.
제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
본 발명은 제1 유전체층(111)과 제2 유전체층(112)에 각각 두 개 이상의 내부 전극이 배치되고, 이때 제1 및 제2 내부 전극은 제1 유전체층(111)에 서로 이격되게 배치되고, 제2 유전체층(112)에도 서로 이격되게 배치된다.
즉, 하나의 제1 유전체층(111)에 제1 및 제2 내부 전극이 서로 이격되게 배치되고, 하나의 제2 유전체층(112)에 제1 및 제2 내부 전극이 서로 이격되게 배치되되, 커패시터 바디(110)는 Z방향으로 제1 유전체층(111)의 제1 내부 전극과 제2 유전체층(112)의 제2 내부 전극이 서로 오버랩 되고, Z방향으로 제1 유전체층(111)의 제2 내부 전극과 제2 유전체층(112)의 제1 내부 전극이 서로 오버랩 되도록, 제1 및 제2 유전체층(111, 112)이 Z방향으로 번갈아 적층되어 형성될 수 있다.
또한, 제1 유전체층(111)에 형성된 제1 내부 전극과 제2 유전체층(112)에 형성된 제1 내부 전극은 Y방향으로 서로 대칭 구조를 이룰 수 있다.
또한, 제1 유전체층(111)에 형성된 제2 내부 전극과 제2 유전체층(112)에 형성된 제2 내부 전극은 Y방향으로 서로 대칭 구조를 이룰 수 있다.
본 실시 예에서, 제1 내부 전극은 제1-1 내부 전극(121)과 제1-2 내부 전극(123)을 포함할 수 있다.
제1-1 내부 전극(121)은 제1 유전체층(111)에 커패시터 바디(110)의 제3 면(3)을 향해 노출되도록 배치된다.
제1-2 내부 전극(123)은 제2 유전체층(112)에 커패시터 바디(110)의 제3 면(3)을 향해 노출되고 제1-1 내부 전극(121)과 Z방향으로 오버랩 되지 않도록 배치된다.
즉, 제1-1 내부 전극(121)은 제1 유전체층(111)에서 Y방향으로 도면 상의 우측으로 치우치게 형성되고, 제1-2 내부 전극(123)은 제2 유전체층(112)에서 Y방향으로 도면 상의 좌측으로 치우치게 형성되어, 제1 및 제2 유전체층(111, 112)이 Z방향으로 적층되어 커패시터 바디(110)를 형성할 때, 제1-1 내부 전극(121)과 제1-2 내부 전극(123)이 Z방향으로 오버랩 되지 않는 것이다.
제2 내부 전극은 제2-1 내부 전극(122)과, 제2-2 내부 전극(124)을 포함할 수 있다.
제2-1 내부 전극(122)은 제1 유전체층(111)에 Y방향으로 제1-1 내부 전극(121)과 이격되게 배치되고, 커패시터 바디(110)의 제4 면(4)을 향해 노출되도록 배치된다.
제2-2 내부 전극(124)은 제2 유전체층(112)에 Y방향으로 제1-2 내부 전극(123)과 이격되게 배치되고, 커패시터 바디(110)의 제4 면(4)을 향해 노출되고 제2-1 내부 전극(122)과 Z방향으로 오버랩 되지 않도록 배치된다.
즉, 제2-1 내부 전극(122)은 제1 유전체층(111)에서 Y방향으로 도면 상의 좌측으로 치우치게 형성되고, 제2-2 내부 전극(124)은 제2 유전체층(112)에서 Y방향으로 도면 상의 우측으로 치우치게 형성되어, 제1 및 제2 유전체층(111, 112)이 Z방향으로 적층되어 커패시터 바디(110)를 형성할 때, 제2-1 내부 전극(122)과 제2-2 내부 전극(124)이 Z방향으로 오버랩 되지 않는 것이다.
이와 같이 구성된 본 실시 예의 적층형 커패시터(100)는 제1 및 제2 내부 전극이 Z방향뿐만 아니라 Y방향으로도 오버랩 되면서 적층형 커패시터(100)의 용량 형성에 관여하는 내부 전극의 유효 면적을 극대화할 수 있기 때문에, 이를 통해 적층형 커패시터(100)의 정전 용량을 크게 증가시킬 수 있다.
본 실시 예에 따르면, 종래의 적층형 커패시터에 비해 내부 전극의 유효 면적을 약 68% 정도 증가시킬 수 있다.
또한, 전류가 흐르는 도체는 전류의 패스(path)에 따라 자기장이 형성되고, 이로 인해 전류의 흐름을 억제하는 방향으로 인덕턴스(inductance) 성분이 필연적으로 발생하는데, 종래의 적층형 커패시터는 제1 및 제2 내부 전극이 상하로 배치되면서 전류 패스가 하나로 이루어진다.
그러나, 본 실시 예에 따르면, 적층형 커패시터의 전류 패스의 수가 증가하고 전류의 방향이 서로 반대 방향으로 배치되어, 자기장의 방향이 서로 상쇄되어 인덕턴스 성분이 감소되도록 함으로써, 적층형 커패시터의 ESL 및 ESR을 저감시킬 수 있다.
따라서, 본 발명의 적층형 커패시터는, 낮은 ESL을 필요로 하는 여러 가지 어플리케이션(Application), 예를 들어 AP, 스마트폰(Smartphone), 노트북(Notebook), 타블렛(Tablet) 및 전장 등에 효과적으로 적용할 수 있다.
도 5(a) 및 도 5(b)는 도 2의 제1 및 제2 내부 전극의 변형 예를 나타낸 평면도이고, 도 6은 도 5(a) 및 도 5(b)의 제1 및 제2 유전체층의 적층 구조를 나타낸 분리사시도이다.
도 5(a) 내지 도 6을 참조하면, 본 실시 예에 따른 제1 내부 전극은, 제1 용량부와 제1 리드부를 포함할 수 있다.
제1 리드부는 제1 용량부에서 커패시터 바디의 제3 면을 통해 노출되도록 연장되고, 제1 용량부 보다 Y방향으로 넓게 형성될 수 있다.
보다 구체적으로, 본 실시 예에 따른 제1-1 내부 전극(1210)은, 제1-1 용량부(1210a)와 제1-1 리드부(1210b)를 포함할 수 있다.
제1-1 리드부(1210b)는 제1-1 용량부(1210a)에서 커패시터 바디(110)의 제3 면(3)을 통해 노출되도록 연장되고, 제1-1 용량부(1210a)의 단부에서 Y방향의 좌측으로 연장되어 제1-1 용량부(1210a) 보다 Y방향으로 넓게 형성될 수 있다.
제1-2 내부 전극(1230)은, 제1-2 용량부(1230a)와 제1-2 리드부(1230b)를 포함할 수 있다.
제1-2 리드부(1230b)는 제1-2 용량부(1230a)에서 커패시터 바디(110)의 제3 면(3)을 통해 노출되도록 연장되고, 제1-2 용량부(1230a)의 단부에서 Y방향의 우측으로 연장되어 제1-2 용량부(1230a) 보다 Y방향으로 넓게 형성될 수 있다.
제2 내부 전극은 제2 용량부와 제2 리드부를 포함할 수 있다.
제1 용량부는 제1 용량부와 Z방향으로 오버랩 된다.
제2 리드부는 제2 용량부에서 커패시터 바디의 제4 면을 통해 노출되도록 연장되고, 제2 용량부 보다 Y방향으로 넓게 형성될 수 있다.
보다 구체적으로, 본 실시 예에 따른 제2-1 내부 전극(1220)은, 제2-1 용량부(1220a)와 제2-1 리드부(1220b)를 포함할 수 있다.
제2-1 리드부(1220b)는 제2-1 용량부(1220a)에서 커패시터 바디(110)의 제4 면(4)을 통해 노출되도록 연장되고, 제2-1 용량부(1220a)의 단부에서 Y방향의 우측으로 연장되어 제2-1 용량부(1220a) 보다 Y방향으로 넓게 형성될 수 있다.
제2-2 내부 전극(1240)은, 제2-2 용량부(1240a)와 제2-2 리드부(1240b)를 포함할 수 있다.
제2-2 리드부(1240b)는 제2-2 용량부(1240a)에서 커패시터 바디(110)의 제4 면(4)을 통해 노출되도록 연장되고, 제2-2 용량부(1240a)의 단부에서 Y방향의 좌측으로 연장되어 제2-2 용량부(1240a) 보다 Y방향으로 넓게 형성될 수 있다.
도 7(a) 및 도 7(b)는 본 발명의 적층형 커패시터의 제1 및 제2 내부 전극의 다른 실시 예를 나타낸 평면도이다.
도 7(a) 및 도 7(b)를 참조하면, 본 실시 예의 적층형 커패시터는, 제1 내부 전극이 제1-1 내부 전극(141)과 복수의 제1-2 내부 전극(142, 143)을 포함할 수 있다.
제1-1 내부 전극(141)은 제1 유전체층(111)에 커패시터 바디(110)의 제3 면(3)을 향해 노출되도록 배치된다.
복수의 제1-2 내부 전극(142, 143)은 제2 유전체층(112)에 커패시터 바디(110)의 제3 면(3)을 향해 노출되고, 제1-1 내부 전극(141)과 Z방향으로 오버랩 되지 않도록 배치된다.
즉, 제1-1 내부 전극(141)은 제1 유전체층(111)에서 Y방향으로 도면 상의 중앙에 형성되고, 2개의 제1-2 내부 전극(142, 143)은 제2 유전체층(112)에서 Y방향으로 도면 상의 좌우측으로 각각 치우치게 형성되어, 제1 및 제2 유전체층(111, 112)이 Z방향으로 적층되어 커패시터 바디(110)를 형성할 때, 제1-1 내부 전극(121)과 2개의 제1-2 내부 전극(142, 143)이 Z방향으로 오버랩 되지 않는 것이다.
제2 내부 전극은 복수의 제2-1 내부 전극(151, 152)과 제2-2 내부 전극(153)을 포함할 수 있다.
복수의 제2-1 내부 전극(151, 152)은 제1 유전체층(111)에 Y방향으로 제1-1 내부 전극(141)과 이격되게 배치되고, 커패시터 바디(110)의 제4 면(4)을 향해 노출된다.
제2-2 내부 전극(153)은 제2 유전체층(112)에 커패시터 바디(110)의 제4 면(4)을 향해 노출되고, 제2-1 내부 전극(151, 152)과 Z방향으로 오버랩 되지 않도록 배치된다.
즉, 제2-2 내부 전극(153)은 제2 유전체층(112)에서 Y방향으로 도면 상의 중앙에 형성되고, 2개의 제2-1 내부 전극(151, 152)은 제1 유전체층(111)에서 Y방향으로 도면 상의 좌우측으로 각각 치우치게 형성되어, 제1 및 제2 유전체층(111, 112)이 Z방향으로 적층되어 커패시터 바디(110)를 형성할 때, 복수의 제2-1 내부 전극(151, 152)과 제2-2 내부 전극(153)이 Z방향으로 오버랩 되지 않는 것이다.
도 8(a) 및 도 8(b)는 도 7(a) 및 도 7(b)의 제1 및 제2 내부 전극의 변형 예를 나타낸 평면도이다.
도 8(a) 및 도 8(b)를 참조하면, 본 실시 예의 제1-1 내부 전극(1410)은 제1-1 용량부(1410a)와 제1-1 리드부(1410b)를 포함할 수 있다.
제1-1 리드부(1410b)는 제1-1 용량부(1410a)에서 커패시터 바디(110)의 제3 면(3)을 통해 노출되도록 연장되고, 제1-1 용량부(1410a)의 단부에서 Y방향의 좌우측으로 각각 연장되어 제1-1 용량부(1410a) 보다 Y방향으로 넓게 형성될 수 있다.
제1-2 내부 전극은 복수의 제1-2 용량부(1420, 1430)와 제1-2 리드부(1425)를 포함할 수 있다.
제1-2 리드부(1425)는 복수의 제1-2 용량부(1420, 1430)의 단부를 연결하고 커패시터 바디(110)의 제3 면(3)을 통해 노출된다.
제2-1 내부 전극은 복수의 제1-2 용량부(1420, 1430)와 Z방향으로 오버랩 되는 복수의 제2-1 용량부(1510, 1520)와, 제2-1 리드부(1515)를 포함할 수 있다.
제2-1 리드부(1515)는 복수의 제2-1 용량부(1510, 1520)의 단부를 연결하고 커패시터 바디(110)의 제4 면(4)을 통해 노출된다.
제2-2 내부 전극(1530)은 제1-1 용량부(1410a)와 Z방향으로 오버랩 되는 제2-2 용량부(1530a)와, 제2-2 용량부(1530a)에서 커패시터 바디(110)의 제4 면(4)을 통해 노출되도록 연장되고, 제2-2 용량부(1530a)의 단부에서 Y방향의 좌우측으로 각각 연장되어 제2-2 용량부(1530a) 보다 Y방향으로 넓게 형성될 수 있다.
한편, 본 발명의 다른 실시 예에 따르면, 상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 복수의 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고, 상기 복수의 제1-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 복수의 제1-2 내부 전극; 을 포함할 수 있다.
또한, 상기 제2 내부 전극은, 상기 제1 유전체층에 제2 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 복수의 제2-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제4 면을 향해 노출되고, 상기 복수의 제2-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 복수의 제2-2 내부 전극; 을 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 적층형 커패시터의 전류 패스의 수를 앞서 일 실시 예 보다 더 많이 증가시킬 수 있기 때문에, 자기장의 방향이 서로 상쇄되어 인덕턴스 성분이 감소되도록 하는 효과를 더욱 향상시켜, 이에 적층형 커패시터의 ESL 및 ESR을 더 낮게 만들 수 있다.
이하, 도면을 참조하여, 이러한 실시 예에 대해 구체적으로 설명한다. 다만, 본 발명이 아래 설명하는 실시 예들로 한정되는 것은 아니다.
도 9(a) 및 도 9(b)는 본 발명의 적층형 커패시터의 제1 및 제2 내부 전극의 또 다른 실시 예를 나타낸 평면도이다.
도 9(a) 및 도 9(b)를 참조하면, 제1 내부 전극은, 제1 유전체층(111)에 Y방향으로 이격되게 배치되는 2개의 제1-1 내부 전극(161, 162)과, 제2 유전체층(112)에 Y방향으로 이격되게 배치되는 2개의 제1-2 내부 전극(163, 164)을 포함할 수 있다.
2개의 제1-1 내부 전극(161, 162)은 단부가 커패시터 바디(110)의 제3 면(3)을 통해 각각 노출되고, 2개의 제1-2 내부 전극(163, 164)은 단부가 커패시터 바디(110)의 제3 면(3)을 통해 각각 노출된다.
또한, 2개의 제1-2 내부 전극(163, 164)은 제1 및 제2 유전체층(111, 112)이 Z방향으로 적층되어 커패시터 바디(110)를 형성할 때, 2개의 제1-1 내부 전극(161, 162)과 Z방향으로 오버랩 되지 않도록 제2 유전체층(112) 상에 소정 간격을 두고 배치된다.
제2 내부 전극은, 제1 유전체층(111)에 Y방향으로 이격되게 배치되는 2개의 제2-1 내부 전극(171, 172)과, 제2 유전체층(112)에 Y방향으로 이격되게 배치되는 2개의 제2-2 내부 전극(173, 174)을 포함할 수 있다.
2개의 제2-1 내부 전극(171, 172)은 단부가 커패시터 바디(110)의 제4 면(4)을 통해 각각 노출되고, 2개의 제2-2 내부 전극(173, 174)은 단부가 커패시터 바디(110)의 제4 면(4)을 통해 각각 노출된다.
또한, 2개의 제2-2 내부 전극(173, 174)은 제1 및 제2 유전체층(111, 112)이 Z방향으로 적층되어 커패시터 바디(110)를 형성할 때, 2개의 제2-1 내부 전극(171, 172)과 Z방향으로 오버랩 되지 않도록 제2 유전체층(112) 상에 소정 간격을 두고 배치된다.
도 10(a) 및 도 10(b)는 도 9(a) 및 도 9(b)의 제1 및 제2 내부 전극의 변형 예를 나타낸 평면도이다.
도 10(a) 및 도 10(b)를 참조하면, 제1-1 내부 전극은, 2개의 제1-1 용량부(1610, 1620)와, 2개의 제1-1 용량부(1610, 1620)의 단부를 연결하고 커패시터 바디(110)의 제3 면(3)을 통해 노출되는 제1-1 리드부(1615)를 포함할 수 있다.
제1-2 내부 전극은, 2개의 제1-2 용량부(1630, 1640)와, 2개의 제2-1 용량부(1630, 1640)의 단부를 연결하고 커패시터 바디(110)의 제3 면(3)을 통해 노출되는 제1-2 리드부(1635)를 포함할 수 있다.
제2-1 내부 전극은, 2개의 제1-2 용량부(1630, 1640)와 Z방향으로 오버랩 되는 2개의 제2-1 용량부(1710, 1720)와, 2개의 제2-1 용량부(1710, 1720)의 단부를 연결하고 커패시터 바디(110)의 제4 면(4)을 통해 노출되는 제2-1 리드부(1715)를 포함할 수 있다.
제2-2 내부 전극은, 2개의 제1-1 용량부(1610, 1620)와 Z방향으로 오버랩 되는 2개의 제2-2 용량부(1730, 1740)와, 2개의 제2-2 용량부(1730, 1740)의 단부를 연결하고 커패시터 바디(110)의 제4 면(4)을 통해 노출되는 제2-2 리드부(1735)를 포함할 수 있다.
도 11(a) 및 도 11(b)는 본 발명의 적층형 커패시터의 제1 및 제2 내부 전극의 또 다른 실시 예를 나타낸 평면도이다.
도 11(a) 및 도 11(b)를 참조하면, 제1 내부 전극은, 제1 유전체층(111)에 Y방향으로 이격되게 배치되는 5개의 제1-1 내부 전극(180-184)과, 제2 유전체층(112)에 Y방향으로 이격되게 배치되는 5개의 제1-2 내부 전극(185-189)을 포함할 수 있다.
5개의 제1-1 내부 전극(180-184)은 단부가 커패시터 바디(110)의 제3 면(3)을 통해 각각 노출되고, 5개의 제1-2 내부 전극(185-189)은 단부가 커패시터 바디(110)의 제3 면(3)을 통해 각각 노출된다.
또한, 5개의 제1-2 내부 전극(185-189)은 제1 및 제2 유전체층(111, 112)이 Z방향으로 적층되어 커패시터 바디(110)를 형성할 때, 2개의 제1-1 내부 전극(180-184)과 Z방향으로 오버랩 되지 않도록 제2 유전체층(112) 상에 소정 간격을 두고 배치된다.
제2 내부 전극은, 제1 유전체층(111)에 Y방향으로 이격되게 배치되는 5개의 제2-1 내부 전극(190-194)과, 제2 유전체층(112)에 Y방향으로 이격되게 배치되는 5개의 제2-2 내부 전극(195-199)을 포함할 수 있다.
5개의 제2-1 내부 전극(190-194)은 단부가 커패시터 바디(110)의 제4 면(4)을 통해 각각 노출되고, 5개의 제2-2 내부 전극(195-199)은 단부가 커패시터 바디(110)의 제4 면(4)을 통해 각각 노출된다.
또한, 5개의 제2-2 내부 전극(195-199)은 제1 및 제2 유전체층(111, 112)이 Z방향으로 적층되어 커패시터 바디(110)를 형성할 때, 2개의 제2-1 내부 전극(190-194)과 Z방향으로 오버랩 되지 않도록 제2 유전체층(112) 상에 소정 간격을 두고 배치된다.
아래 표 1은 1층 구조로 종래의 내부 전극으로 된 적층형 커패시터와 도 11(a) 및 도 11(b)의 적층형 커패시터를 제작한 후 전기적 특성을 비교한 것이다.
　 종래 구조(1-Layer) 실시 예(1-Layer) 변화율[%]
Cp[pF] 162.2 420.1 159%
ESL[uH] 1.948 0.197 -90%
ESR[mΩ] 120097.2 46515.4 -61%
표 1을 참조하면, 본 실시 예의 경우, 용량이 159%로 크게 증가하면서 ESL과 ESR은 크게 저감되는 것을 확인할 수 있다.
도 12(a) 및 도 12(b)는 도 11(a) 및 도 11(b)의 제1 및 제2 내부 전극의 변형 예를 나타낸 평면도이다.
도 12(a) 및 도 12(b)를 참조하면, 제1-1 내부 전극은, 5개의 제1-1 용량부(1800, 1810, 1820, 1830, 1840)와, 5개의 제1-1 용량부(1800, 1810, 1820, 1830, 1840)의 단부를 연결하고 커패시터 바디(110)의 제3 면(3)을 통해 노출되는 제1-1 리드부(1805)를 포함할 수 있다.
제1-2 내부 전극은, 5개의 제1-2 용량부(1850, 1860, 1870, 1880, 1890)와, 5개의 제2-1 용량부(1850, 1860, 1870, 1880, 1890)의 단부를 연결하고 커패시터 바디(110)의 제3 면(3)을 통해 노출되는 제1-2 리드부(1855)를 포함할 수 있다.
제2-1 내부 전극은, 5개의 제1-2 용량부(1850, 1860, 1870, 1880, 1890)와 Z방향으로 오버랩 되는 5개의 제2-1 용량부(1900, 1910, 1920, 1930, 1940)와, 5개의 제2-1 용량부(1900, 1910, 1920, 1930, 1940)의 단부를 연결하고 커패시터 바디(110)의 제4 면(4)을 통해 노출되는 제2-1 리드부(1905)를 포함할 수 있다.
제2-2 내부 전극은, 5개의 제1-1 용량부(1800, 1810, 1820, 1830, 1840)와 Z방향으로 오버랩 되는 5개의 제2-2 용량부(1950, 1960, 1970, 1980, 1990)와, 5개의 제2-2 용량부(1950, 1960, 1970, 1980, 1990)의 단부를 연결하고 커패시터 바디(110)의 제4 면(4)을 통해 노출되는 제2-2 리드부(1955)를 포함할 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 적층형 커패시터의 제1 및 제2 유전체층의 적층 구조를 나타낸 투명사시도이다
여기서, 앞서 설명한 일 실시 예와 유사한 특징은 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 예와 상이한 구조를 중심으로 설명하기로 한다.
도 13을 참조하면, 본 실시 예의 적층형 커패시터는 실장 면이 되는 커패시터 바디(110')의 제1 면에 대해 내부 전극들(121-124)이 수직으로 적층되는 구조로 이루어진다.
앞서 서커패시터 바디(110')는 Z방향으로 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 X방향으로 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 Y방향으로 서로 대향하는 제5 및 제6 면을 포함하고, Y방향으로 번갈아 적층되는 제1 및 제2 유전체층과 제3 면을 통해 노출되는 복수의 제1 내부 전극과 제4 면을 통해 노출되는 복수의 제2 내부 전극을 포함한다.
또한, 제1 및 제2 외부 전극(131, 132)이 커패시터 바디(110')의 제3 및 제4 면(3, 4)에 각각 배치된다.
본 실시 예에서는, 제1 유전체층(111)과 제2 유전체층(112)에 각각 두 개 이상의 내부 전극이 배치되고, 이때 제1 및 제2 내부 전극은 제1 유전체층(111)에 서로 이격되게 배치되고, 제2 유전체층(112)에도 서로 이격되게 배치된다.
즉, 하나의 제1 유전체층(111)에 제1 및 제2 내부 전극이 서로 이격되게 배치되고, 하나의 제2 유전체층(112)에 제1 및 제2 내부 전극이 서로 이격되게 배치되되, 커패시터 바디(110)는 Y방향으로 제1 유전체층(111)의 제1 내부 전극과 제2 유전체층(112)의 제2 내부 전극이 서로 오버랩 되고, Y방향으로 제1 유전체층(111)의 제2 내부 전극과 제2 유전체층(112)의 제1 내부 전극이 서로 오버랩 되도록, 제1 및 제2 유전체층(111, 112)이 Y방향으로 번갈아 적층되어 형성될 수 있다.
또한, 제1 유전체층(111)에 형성된 제1 내부 전극과 제2 유전체층(112)에 형성된 제1 내부 전극은 Z방향으로 서로 대칭 구조를 이룰 수 있다.
또한, 제1 유전체층(111)에 형성된 제2 내부 전극과 제2 유전체층(112)에 형성된 제2 내부 전극은 Z방향으로 서로 대칭 구조를 이룰 수 있다.
이러한 수직 적층 구조의 적층형 커패시터도 앞서 설명한 수평 적층 구조의 적층형 커패시터와 같이 내부 전극의 구조가 다양한 실시 형태로 적절히 변형되어 적용될 수 있다.
한편, 본 발명의 적층형 커패시터는 필요시 제1 및 제2 외부 전극의 제1 및 제2 접속부가 커패시터 바디의 제5 및 제6 면에 배치되고, 제1 및 제2 내부 전극의 일단이 커패시터 바디의 제5 및 제6 면을 통해 각각 노출되는 구조로 구성할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110, 110': 커패시터 바디
111: 제1 유전체층
112: 제2 유전체층
121: 제1-1 내부 전극
123: 제1-2 내부 전극
122: 제2-1 내부 전극
124: 제2-2 내부 전극
131, 132: 제1 및 제2 외부 전극

Claims (16)

  1. 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 제1 및 제2 면을 연결하는 제1 방향으로 번갈아 적층되는 제1 및 제2 유전체층과 제3 면을 통해 노출되는 복수의 제1 내부 전극과 제4 면을 통해 노출되는 복수의 제2 내부 전극을 포함하는 커패시터 바디; 및
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고,
    하나의 제1 유전체층에 제1 및 제2 내부 전극이 서로 이격되게 배치되고, 하나의 제2 유전체층에 제1 및 제2 내부 전극이 서로 이격되게 배치되되,
    제1 방향으로 상기 제1 유전체층의 제1 내부 전극과 상기 제2 유전체층의 제2 내부 전극이 서로 오버랩 되고, 제1 방향으로 상기 제1 유전체층의 제2 내부 전극과 상기 제2 유전체층의 제1 내부 전극이 서로 오버랩 되도록, 상기 제1 및 제2 유전체층이 제1 방향으로 번갈아 적층되는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고 상기 제1-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 제1-2 내부 전극; 을 포함하고,
    상기 제2 내부 전극은, 상기 제1 유전체층에 제2 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 제2-1 내부 전극과; 상기 제2 유전체층에 제5 면과 제6 면을 서로 연결하는 제2 방향으로 제1-2 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되고 상기 제2-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 제2-2 내부 전극; 을 포함하는 적층형 커패시터.
  3. 제2항에 있어서,
    상기 제1 내부 전극은 제1 용량부와, 상기 제1 용량부에서 상기 커패시터 바디의 제3 면을 통해 노출되도록 연장되고 상기 제1 용량부 보다 제2 방향으로 넓게 형성되는 제1 리드부를 포함하고,
    상기 제2 내부 전극은 상기 제1 용량부와 제1 방향으로 오버랩 되는 제2 용량부와, 상기 제2 용량부에서 상기 커패시터 바디의 제4 면을 통해 노출되도록 연장되고 상기 제2 용량부 보다 제2 방향으로 넓게 형성되는 제2 리드부를 포함하는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고, 상기 제1-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 복수의 제1-2 내부 전극; 을 포함하고,
    상기 제2 내부 전극은, 상기 제1 유전체층에 제2 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 복수의 제2-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제4 면을 향해 노출되고, 상기 제2-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 제2-2 내부 전극; 을 포함하는 적층형 커패시터.
  5. 제4항에 있어서,
    상기 제1-1 내부 전극은, 제1-1 용량부와, 상기 제1-1 용량부에서 상기 커패시터 바디의 제3 면을 통해 노출되도록 연장되고 상기 제1-1 용량부 보다 제2 방향으로 넓게 형성되는 제1-1 리드부를 포함하고,
    상기 제1-2 내부 전극은, 복수의 제1-2 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제3 면을 통해 노출되는 제1-2 리드부를 포함하고,
    상기 제2-1 내부 전극은, 복수의 제1-2 용량부와 제1 방향으로 오버랩 되는 복수의 제2-1 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제4 면을 통해 노출되는 제2-1 리드부를 포함하고,
    상기 제2-2 내부 전극은, 제1-1 용량부와 제1 방향으로 오버랩 되는 제2-2 용량부와, 상기 제2-2 용량부애서 상기 커패시터 바디의 제4 면을 통해 노출되도록 연장되고 상기 제2-2 용량부 보다 제2 방향으로 넓게 형성되는 제2-2 리드부를 포함하는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 복수의 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고, 상기 복수의 제1-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 복수의 제1-2 내부 전극; 을 포함하고,
    상기 제2 내부 전극은, 상기 제1 유전체층에 제2 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 복수의 제2-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제4 면을 향해 노출되고, 상기 복수의 제2-1 내부 전극과 제1 방향으로 오버랩 되지 않도록 배치되는 복수의 제2-2 내부 전극; 을 포함하는 적층형 커패시터.
  7. 제6항에 있어서,
    상기 제1-1 내부 전극은, 복수의 제1-1 용량부와, 상기 복수의 제1-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제3 면을 통해 노출되는 제1-1 리드부를 포함하고,
    상기 제1-2 내부 전극은, 복수의 제1-2 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제3 면을 통해 노출되는 제1-2 리드부를 포함하고,
    상기 제2-1 내부 전극은, 복수의 제1-2 용량부와 제1 방향으로 오버랩 되는 복수의 제2-1 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제4 면을 통해 노출되는 제2-1 리드부를 포함하고,
    상기 제2-2 내부 전극은, 복수의 제1-1 용량부와 제1 방향으로 오버랩 되는 복수의 제2-2 용량부와, 상기 복수의 제2-2 용량부의 단부를 연결하고 상기 커패시터 바디의 제4 면을 통해 노출되는 제2-2 리드부를 포함하는 적층형 커패시터.
  8. 제1항에 있어서,
    상기 제1 외부 전극은 상기 커패시터 바디의 제3 면에 형성되는 제1 접속부와, 상기 제1 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제1 밴드부를 포함하고,
    상기 제2 외부 전극은 상기 커패시터 바디의 제4 면에 형성되는 제2 접속부와, 상기 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제2 밴드부를 포함하는 적층형 커패시터.
  9. 서로 대향하는 제1 및 제2 면과, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 제5 및 제6 면을 연결하는 제2 방향으로 번갈아 적층되는 제1 및 제2 유전체층과 제3 면을 통해 노출되는 복수의 제1 내부 전극과 제4 면을 통해 노출되는 복수의 제2 내부 전극을 포함하는 커패시터 바디; 및
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고,
    하나의 제1 유전체층에 제1 및 제2 내부 전극이 서로 이격되게 배치되고, 하나의 제2 유전체층에 제1 및 제2 내부 전극이 서로 이격되게 배치되되,
    제2 방향으로 상기 제1 유전체층의 제1 내부 전극과 상기 제2 유전체층의 제2 내부 전극이 서로 오버랩 되고, 제2 방향으로 상기 제1 유전체층의 제2 내부 전극과 상기 제2 유전체층의 제1 내부 전극이 서로 오버랩 되도록, 상기 제1 및 제2 유전체층이 제2 방향으로 번갈아 적층되는 적층형 커패시터.
  10. 제9항에 있어서,
    상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고, 상기 제1-1 내부 전극과 제2 방향으로 오버랩 되지 않도록 배치되는 제1-2 내부 전극; 을 포함하고,
    상기 제2 내부 전극은, 상기 제1 유전체층에 제1 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 제2-1 내부 전극과; 상기 제2 유전체층에 제1 방향으로 제1-2 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되고, 상기 제2-1 내부 전극과 제2 방향으로 오버랩 되지 않도록 배치되는 제2-2 내부 전극; 을 포함하는 적층형 커패시터.
  11. 제10항에 있어서,
    상기 제1 내부 전극은 제1 용량부와, 상기 제1 용량부에서 상기 커패시터 바디의 제3 면을 통해 노출되도록 연장되고 상기 제1 용량부 보다 제1 방향으로 넓게 형성되는 제1 리드부를 포함하고,
    상기 제2 내부 전극은 상기 제1 용량부와 제2 방향으로 오버랩 되는 제2 용량부와, 상기 제2 용량부에서 상기 커패시터 바디의 제4 면을 통해 노출되도록 연장되고 상기 제2 용량부 보다 제1 방향으로 넓게 형성되는 제2 리드부를 포함하는 적층형 커패시터.
  12. 제9항에 있어서,
    상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고, 상기 제1-1 내부 전극과 제2 방향으로 오버랩 되지 않도록 배치되는 복수의 제1-2 내부 전극; 을 포함하고,
    상기 제2 내부 전극은, 상기 제1 유전체층에 제2 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 복수의 제2-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제4 면을 향해 노출되고, 상기 제2-1 내부 전극과 제2 방향으로 오버랩 되지 않도록 배치되는 제2-2 내부 전극; 을 포함하는 적층형 커패시터.
  13. 제12항에 있어서,
    상기 제1-1 내부 전극은, 제1-1 용량부와, 상기 제1-1 용량부에서 상기 커패시터 바디의 제3 면을 통해 노출되도록 연장되고 상기 제1-1 용량부 보다 제1 방향으로 넓게 형성되는 제1-1 리드부를 포함하고,
    상기 제1-2 내부 전극은, 복수의 제1-2 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제3 면을 통해 노출되는 제1-2 리드부를 포함하고,
    상기 제2-1 내부 전극은, 복수의 제1-2 용량부와 제2 방향으로 오버랩 되는 복수의 제2-1 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제4 면을 통해 노출되는 제2-1 리드부를 포함하고,
    상기 제2-2 내부 전극은, 제1-1 용량부와 제2 방향으로 오버랩 되는 제2-2 용량부와, 상기 제2-2 용량부애서 상기 커패시터 바디의 제4 면을 통해 노출되도록 연장되고 상기 제2-2 용량부 보다 제1 방향으로 넓게 형성되는 제2-2 리드부를 포함하는 적층형 커패시터.
  14. 제9항에 있어서,
    상기 제1 내부 전극은, 상기 제1 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되도록 배치되는 복수의 제1-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제3 면을 향해 노출되고, 상기 복수의 제1-1 내부 전극과 제2 방향으로 오버랩 되지 않도록 배치되는 복수의 제1-2 내부 전극; 을 포함하고,
    상기 제2 내부 전극은, 상기 제1 유전체층에 제1 방향으로 제1-1 내부 전극과 이격되게 배치되고, 상기 커패시터 바디의 제4 면을 향해 노출되는 복수의 제2-1 내부 전극과; 상기 제2 유전체층에 상기 커패시터 바디의 제4 면을 향해 노출되고, 상기 복수의 제2-1 내부 전극과 제2 방향으로 오버랩 되지 않도록 배치되는 복수의 제2-2 내부 전극; 을 포함하는 적층형 커패시터.
  15. 제14항에 있어서,
    상기 제1-1 내부 전극은, 복수의 제1-1 용량부와, 상기 복수의 제1-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제3 면을 통해 노출되는 제1-1 리드부를 포함하고,
    상기 제1-2 내부 전극은, 복수의 제1-2 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제3 면을 통해 노출되는 제1-2 리드부를 포함하고,
    상기 제2-1 내부 전극은, 복수의 제1-2 용량부와 제2 방향으로 오버랩 되는 복수의 제2-1 용량부와, 상기 복수의 제2-1 용량부의 단부를 연결하고 상기 커패시터 바디의 제4 면을 통해 노출되는 제2-1 리드부를 포함하고,
    상기 제2-2 내부 전극은, 복수의 제1-1 용량부와 제2 방향으로 오버랩 되는 복수의 제2-2 용량부와, 상기 복수의 제2-2 용량부의 단부를 연결하고 상기 커패시터 바디의 제4 면을 통해 노출되는 제2-2 리드부를 포함하는 적층형 커패시터.
  16. 제9항에 있어서,
    상기 제1 외부 전극은 상기 커패시터 바디의 제3 면에 형성되는 제1 접속부와, 상기 제1 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제1 밴드부를 포함하고,
    상기 제2 외부 전극은 상기 커패시터 바디의 제4 면에 형성되는 제2 접속부와, 상기 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 제2 밴드부를 포함하는 적층형 커패시터.
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