KR20150121479A - 적층 세라믹 커패시터 - Google Patents

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KR20150121479A
KR20150121479A KR1020140047381A KR20140047381A KR20150121479A KR 20150121479 A KR20150121479 A KR 20150121479A KR 1020140047381 A KR1020140047381 A KR 1020140047381A KR 20140047381 A KR20140047381 A KR 20140047381A KR 20150121479 A KR20150121479 A KR 20150121479A
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김성우
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삼성전기주식회사
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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체의 양 단부에서 다른 극성의 전압을 제공하는 제1 및 제2 외부 전극; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상하로 오버랩되게 배치된 복수의 몸체부와, 상기 유전체층의 적층 방향을 따라 상기 제1 및 제2 외부 전극과 번갈아 접속되도록 상기 각각의 몸체부에서 연장 형성된 복수의 리드부를 포함하는 복수의 내부 전극; 을 포함하며, 상기 내부 전극은 상하로 인접하여 배치된 동일 극성의 전압을 인가 받는 리드부가 서로 오버랩되지 않게 배치된 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
상기 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전 또는 방전시키는 역할을 한다.
적층 세라믹 커패시터는 유전체층 상에 상기 유전체층의 면적보다 작은 면적으로 일정 두께의 내부 전극을 배치한 후 적층하기 때문에, 내부 전극이 배치된 액티브 영역과 내부 전극이 미배치된 마진 영역 간의 단차가 발생한다.
또한, 적층 세라믹 커패시터의 제조 공정에서, 복수의 유전체층과 내부 전극을 적층한 후 일정한 압력으로 압착하게 되는데, 이때 단차가 있는 마진 영역은 압력에 의해 수축과 함께 꺽여지므로 상기 마진 영역은 상기 액티브 영역에 비해 세라믹 본체의 두께 방향으로 향상된 밀도를 가질 수 있다.
이때, 세라믹 본체의 길이 방향의 마진 영역은 세라믹 본체의 폭 방향 마진 영역과는 달리 내부 전극의 리드부가 매 2층 마다 존재한다.
따라서, 상기 복수의 유전체층과 내부 전극을 적층한 후 압착할 때 상기 리드부가 압력을 지지하는 역할을 하여, 상기 세라믹 본체의 길이 방향의 마진 영역의 꺽여지는 양이 상기 폭 방향 마진 영역에 작아 밀도 또한 상대적으로 낮아질 수 있다.
국내등록특허 제587006호
본 발명의 목적은 신뢰성이 향상된 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 일 태양은, 복수의 유전체층이 적층된 세라믹 본체, 상기 세라믹 본체에서 다른 극성의 전압을 제공하도록 배치된 제1 및 제2 외부 전극, 및 복수의 내부 전극을 포함하며, 상기 내부 전극은 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상하로 오버랩되게 배치된 복수의 몸체부와, 상기 유전체층의 적층 방향을 따라 상기 제1 및 제2 외부 전극과 번갈아 접속되도록 상기 각각의 몸체부에서 연장 형성된 복수의 리드부를 포함하며, 상기 내부 전극은 상하로 인접하여 배치된 동일 극성의 리드부가 오버랩되지 않게 배치된 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 형태에 따르면, 기계적 강도 개선을 통해 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서 외부 전극을 분리하고 유전체층, 내부 전극 및 유전체 커버층을 개략적으로 나타낸 분해사시도이다.
도 4는 도 1의 B-B'선 단면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극을 횡방향으로 나열하여 나타낸 평면도이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극을 횡방향으로 나열하여 나타낸 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이고, 도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서 외부 전극을 분리하고 유전체층, 내부 전극 및 유전체 커버층을 개략적으로 나타낸 분해사시도이다.
도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 제1 및 제2 외부 전극(131, 132), 및 제1 내지 제4 내부 전극(121-124)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성한 것이다.
이때, 세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인하기 어려울 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상일 수 있으나, 이에 한정되는 것은 아니다.
본 실시 형태에서는, 설명의 편의를 위해, 세라믹 본체(110)의 유전체층(111)이 적층된 두께 방향(T)의 서로 마주보는 면을 상하 면(1, 2)으로, 상하 면(1, 2)을 연결하는 세라믹 본체(110)의 길이 방향(L)의 면을 제1 및 제2 측면(3, 4)으로, 제1 및 제2 측면(3, 4)과 수직으로 교차하며 서로 마주보는 폭 방향(W)의 면을 폭 방향의 제3 및 제4 측면(5, 6)으로 정의하기로 한다.
한편, 세라믹 본체(110)는 최상부의 내부 전극의 상부에 소정 두께의 상부 유전체 커버층(112)이 형성되고, 최하부의 내부 전극의 하부에는 하부 유전체 커버층(113)이 형성될 수 있다.
이때, 유전체 커버층(112, 113)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 본체(110)의 상하 면에 적어도 1개 이상 적층하여 형성된다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은, 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단부에 각각 배치되며, 필요시 세라믹 본체(110)의 제1 및 제2 측면(3, 4)에서 세라믹 본체(110)의 상하 면(1, 2)의 일부 또는 제3 및 제4 측면(5, 6)의 일부까지 각각 연장되게 형성될 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단부에 도전성 금속을 포함하는 도전성 페이스트를 도포하고 소성하여 형성될 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
한편, 제1 및 제2 외부 전극(131, 132)은 필요시 표면을 도금 처리하여 도금층이 형성될 수 있다.
상기 도금층은 제1 및 제2 외부 전극(131, 132) 상에 니켈(Ni)을 도금하여 형성된 니켈 도금층과, 상기 니켈 도금층 상에 주석(Sn)을 도금하여 형성된 주석 도금층을 포함할 수 있다.
제1 내지 제4 내부 전극(121-124)은 각각의 유전체층(111)을 사이에 두고 세라믹 본체(110)의 두께 방향을 따라 하나씩 차례대로 배치된다.
이때, 제1 내지 제4 내부 전극(121-124)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이때, 제1 내지 제4 내부 전극(121-124)은 유전체층(111)을 형성하는 각각의 세라믹 그린 시트 상에 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용하여 도전성 금속을 포함하는 도전성 페이스트로 각각의 내부전극패턴을 인쇄한 후, 상기 내부전극패턴이 인쇄된 세라믹 그린 시트들을 제1 내지 제4 내부 전극의 순서로 차례대로 적층한 후 소성하여 형성할 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 내지 제4 내부 전극(121-124)은 유전체층을 사이에 두고 상하로 오버랩되게 배치된 제1 내지 제4 몸체부(121a-124a)와, 제1 내지 제4 몸체부(121a-124a)에서 세라믹 본체(110)의 일 면을 통해 노출되도록 각각 연장된 제1 내지 제4 리드부(121b-124b)를 포함한다.
이때, 제1 내지 제4 내부 전극(121-124)은 서로 다른 극성의 전압을 인가 받는 내부 전극이 유전체층(111)의 적층 방향을 따라 세라믹 본체(110)의 제1 및 제2 측면(3, 4)을 통해 번갈아 노출되며 제1 또는 제2 외부 전극(131, 132)과 접속되도록 구성된다.
본 실시 형태에서, 제1 내부 전극(121)은 제1 몸체부(121a)와, 제1 몸체부(121a)에서 제1 외부 전극(131)과 접속되도록 세라믹 본체(110)의 제1 측면(3)을 향해 연장 형성된 제1 리드부(121b)를 포함한다.
또한, 제2 내부 전극(122)은 제1 내부 전극과 다른 극성의 전압이 인가되며, 세라믹 본체(110) 내에서 제1 몸체부(121a)와 상하로 오버랩되게 배치된 제2 몸체부(122a)와, 제2 몸체부(122a)에서 제2 외부 전극(132)과 접속되도록 세라믹 본체(110)의 제2 측면(4)을 향해 연장 형성된 제2 리드부(122b)를 포함한다.
또한, 제3 내부 전극(123)은 제1 내부 전극(121)과 동일한 극성의 전압이 인가되며, 세라믹 본체(110) 내에서 제2 몸체부(122a)와 상하로 오버랩되게 배치된 제3 몸체부(123a)와, 제3 몸체부(123a)에서 제1 외부 전극(131)과 접속되도록 세라믹 본체(110)의 제1 측면(3)을 향해 연장 형성되며 제1 리드부(121b)와 상하로 오버랩되지 않게 배치된 제3 리드부(123b)를 포함한다.
또한, 제4 내부 전극(124)은 제2 내부 전극(122)와 동일한 극성의 전압이 인가되며, 세라믹 본체(110) 내에서 제3 몸체부(123a)와 상하로 오버랩되게 배치된 제4 몸체부(124a)와, 제4 몸체부(124a)에서 제2 외부 전극(132)과 접속되도록 세라믹 본체(110)의 제2 측면(4)을 향해 연장 형성되며 제2 리드부(122b)와 상하로 오버랩되지 않게 배치된 제4 리드부(124b)를 포함한다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 내지 제4 내부 전극(121-124) 사이에 전하가 축적된다.
이때, 적층 세라믹 커패시터(100)의 정전 용량은 제1 내지 제4 내부 전극(121-124)의 적층 방향을 따라 서로 오버랩된 제1 내지 제4 몸체부(121a-124a)의 오버랩 면적과 비례하게 된다.
본 실시 형태에 있어서, 제1 내부 전극(121)의 제1 리드부(121b)는 세라믹 본체(110)의 제3 측면(5) 쪽의 모서리부(121c)가 단차지게 형성되며, 제3 내부 전극(123)의 제3 리드부(123b)는 세라믹 본체(110)의 제4 측면(6) 쪽의 모서리부(123c)가 단차지게 형성되며, 이때 제1 및 제3 리드부(121b, 123b)의 최대 폭은 제1 및 제3 몸체부(121a, 123a)의 폭의 1/2 미만으로 형성된다.
도 4를 참조하면, 제1 리드부(121b)의 경우 도면 상의 왼쪽으로 치우치게 배치되고, 제3 리드부(123b)의 경우 도면 상의 오른쪽으로 치우치게 배치된다.
따라서, 제1 및 제3 내부 전극(121, 123)은 동일한 극성을 인가 받지만, 상하로 인접하여 배치된 제1 및 제3 리드부(121b, 123b)가 서로 오버랩되지 않게 배치되므로, 세라믹 본체(110)의 길이 방향의 마진 영역을 종래의 적층 세라믹 커패시터 구조에 비해 2배 정도 늘리게 된다.
한편, 제2 및 제4 내부 전극(122, 124)의 경우, 제2 및 제4 리드부(122b, 124b)가 세라믹 본체(110)의 제2 측면(4)으로 노출되는 것을 제외하고는 앞서 제1 및 제3 내부 전극(121, 123)과 유사한 구조를 가지므로, 중복되는 설명은 생략하기로 한다. 도면부호 122c 및 124c는 제2 및 제4 내부 전극(122, 124)의 모서리부를 각각 나타낸다.
일반적으로 적층 세라믹 커패시터는, 복수의 유전체층과 내부 전극을 적층한 후 일정한 압력으로 압착하는 적층 세라믹 커패시터 제조 공정에서, 단차가 있는 마진 영역이 압력에 의해 수축과 함께 압착되는 방향으로 꺽여지면서 상기 마진 영역이 액티브 영역에 비해 세라믹 본체의 두께 방향으로 밀도 향상이 이루어진다.
본 실시 형태에 따르면, 종래의 세라믹 본체의 길이 방향의 마진 영역에 매 2층 마다 존재하는 내부 전극의 리드부의 상하로 오버랩된 면적을 1/2 수준으로 줄이게 되므로, 상기 복수의 유전체층과 내부 전극을 적층한 후 압착할 때 상기 세라믹 본체의 길이 방향의 마진 영역의 꺽여지는 양이 종래 대비 증가되도록 하여 상기 세라믹 본체의 길이 방향의 마진 영역의 밀도를 더 향상시킬 수 있다.
따라서, 이러한 기계적 강도의 개선을 통해 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극을 횡방향으로 나열하여 나타낸 평면도이다.
여기서, 앞서 설명한 일 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 내지 제4 리드부(1210a-1240b)에 대해서 구체적으로 설명하기로 한다. 또한, 세라믹 본체의 방향과 각 면에 대한 정의는 앞서 도 1을 참조한다.
도 5를 참조하면, 본 발명의 다른 실시 형태의 제1 내지 제4 내부 전극(1210-1240)은 제1 내지 제4 몸체부(1210a-1240a)와, 제1 내지 제4 몸체부(1210a-1240a)에서 각각 연장 형성된 제1 내지 제4 리드부(1210b-1240b)를 포함한다.
또한, 제1 내부 전극(1210)의 제1 리드부(1210b)는 세라믹 본체(110)의 제3 측면(5) 쪽의 모서리부(1210c)가 단차지게 형성되며, 제3 내부 전극(1230)의 제3 리드부(1230b)는 세라믹 본체(110)의 제4 측면(6) 쪽의 모서리부(1220c)가 단차지게 형성되며, 이때 제1 및 제3 리드부(1210b, 1230b)의 최대 폭은 제1 및 제3 몸체부(1210a, 1230a)의 폭의 1/2 미만으로 형성된다.
이때, 제1 및 제3 리드부(1210b, 1230b)는 일 측변(12010d, 1230d) 이 경사지게 형성될 수 있다.
제2 및 제4 내부 전극(1220, 1240)의 경우, 제2 및 제4 리드부(1220b, 1240b)가 세라믹 본체(110)의 제2 단면(4)으로 노출되는 것을 제외하고는 앞서 제1 및 제3 내부 전극(1210, 1230)과 유사한 구조를 가지므로, 중복되는 설명은 생략하기로 한다. 도면부호 1220c 및 1240c는 제2 및 제4 내부 전극(1220, 1240)의 모서리부를 각각 나타낸다.
한편 본 발명의 제1 및 제3 리드부의 형상은 필요시 다양하게 변형될 수 있다.
예컨대, 도 6에 도시된 바와 같이, 제1 및 제3 리드부(1210b', 1230b')는 필요시 양 측변(1210d', 1210e', 1230d', 1230e')이 경사지게 형성되어 테이퍼진 형상으로 이루어질 수 있다.
여기서, 도면부호 1210c' 내지 1240c'는 제1 내지 제4 내부 전극(1210', 1240')의 모서리부를 각각 나타낸다.
이때, 제1 및 제 3 리드부(1210b', 1230b')는 세라믹 본체의 제1 또는 제2 측면(3, 4)을 향해 폭이 점진적으로 좁아지도록 형성된다.
제2 및 제4 내부 전극(1220', 1240')의 경우, 제2 및 제4 리드부(1220b', 1240b')가 세라믹 본체의 제2 측면(4)으로 노출되는 것을 제외하고는 앞서 제1 및 제3 내부 전극(1210', 1230')과 유사한 구조를 가지므로, 중복되는 설명은 생략하기로 한다. 도면부호 1220d', 1220e', 1240d', 1240e'는 제2 및 제4 내부 전극(1220', 1240')의 양 측변을 각각 나타낸다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터
110 ; 세라믹 본체
111 ; 유전체층
112, 113 ; 유전체 커버층
121-124, 1210-1240, 1210', 1240' ; 제1 내지 제4 내부 전극
121a-124a, 1210a-1240a, 1210a', 1240' ; 제1 내지 제4 몸체부
121b-124b, 1210b-1240b, 1210b', 1240b' ; 제1 내지 제4 리드부
131, 132 ; 제1 및 제2 외부 전극

Claims (12)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 세라믹 본체에서 다른 극성의 전압을 제공하는 제1 및 제2 외부 전극; 및
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상하로 오버랩되게 배치된 복수의 몸체부와, 상기 유전체층의 적층 방향을 따라 상기 제1 및 제2 외부 전극과 번갈아 접속되도록 상기 각각의 몸체부에서 연장 형성된 복수의 리드부를 포함하는 복수의 내부 전극; 을 포함하며,
    상기 내부 전극은 상하로 인접하여 배치된 동일 극성의 전압을 인가 받는 리드부가 서로 오버랩되지 않게 배치된 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 리드부의 일 모서리부는 단차지게 형성되며,
    상기 리드부의 최대 폭이 상기 몸체부의 폭의 1/2 미만인 적층 세라믹 커패시터.
  3. 제2항에 있어서,
    상기 내부 전극은, 상기 리드부의 일 측변이 경사지게 형성된 적층 세라믹 커패시터.
  4. 제2항에 있어서,
    상기 리드부가 테이퍼지게 형성되는 적층 세라믹 커패시터.
  5. 제2항에 있어서,
    상기 리드부가 상기 세라믹 본체의 일 면을 향해 폭이 점진적으로 좁아지도록 형성되는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 세라믹 본체는 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 각각 유전체 커버층이 배치되는 적층 세라믹 커패시터.
  7. 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체;
    상기 세라믹 본체의 양 단부에 각각 배치된 제1 및 제2 외부 전극; 및
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 두께 방향을 따라 하나씩 차례로 배치된 제1 내지 제4 내부 전극; 을 포함하며,
    상기 제1 내부 전극은 제1 몸체부와, 상기 제1 몸체부에서 상기 제1 외부 전극과 접속되도록 연장 형성된 제1 리드부를 포함하며,
    상기 제2 내부 전극은 상기 제1 몸체부와 상하로 오버랩되게 배치된 제2 몸체부와, 상기 제2 몸체부에서 상기 제2 외부 전극과 접속되도록 연장 형성된 제2 리드부를 포함하며,
    상기 제3 내부 전극은 상기 제2 몸체부와 상하로 오버랩되게 배치된 제3 몸체부와, 상기 제3 몸체부에서 상기 제1 외부 전극과 접속되도록 연장 형성되며 상기 제1 리드부와 상하로 오버랩되지 않게 배치된 제3 리드부를 포함하며,
    상기 제4 내부 전극은 상기 제3 몸체부와 상하로 오버랩되게 배치된 제4 몸체부와, 상기 제4 몸체부에서 상기 제2 외부 전극과 접속되도록 연장 형성되며 상기 제2 리드부와 상하로 오버랩되지 않게 배치된 제4 리드부를 포함하는 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 제1 내지 제4 리드부의 일 모서리부는 단차지게 형성되며, 상기 제1 내지 제4 리드부의 최대 폭이 상기 제1 내지 제4 몸체부의 폭의 1/2 미만인 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 제1 내지 제4 내부 전극은, 상기 제1 내지 제4 리드부의 일 측변이 경사지게 형성된 적층 세라믹 커패시터.
  10. 제8항에 있어서,
    상기 제1 내지 제4 리드부가 테이퍼지게 형성되는 적층 세라믹 커패시터.
  11. 제8항에 있어서,
    상기 제1 내지 제4 리드부가 상기 세라믹 본체의 일 면을 향해 폭이 점진적으로 좁아지도록 형성되는 적층 세라믹 커패시터.
  12. 제7항에 있어서,
    상기 세라믹 본체는 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 각각 유전체 커버층이 배치되는 적층 세라믹 커패시터.
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